JPS5972545A - マイクロプログラム制御システム - Google Patents
マイクロプログラム制御システムInfo
- Publication number
- JPS5972545A JPS5972545A JP18338982A JP18338982A JPS5972545A JP S5972545 A JPS5972545 A JP S5972545A JP 18338982 A JP18338982 A JP 18338982A JP 18338982 A JP18338982 A JP 18338982A JP S5972545 A JPS5972545 A JP S5972545A
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- JP
- Japan
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- address
- register
- micro
- memory
- control memory
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/24—Loading of the microprogram
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野の説明）
本発明は主記憶装置から制御メモ１７ Ｋロードしたマ
イクロプログラムを制御メモリ上で実行するマイクロプ
ログラム制御システムに関する。
イクロプログラムを制御メモリ上で実行するマイクロプ
ログラム制御システムに関する。
（従来技術の説明）
マイクロプログラムにより制御される情報処理装置にお
いては、その性能を向上させるために、最近ではマイク
ロプログラムの容量を増加させている。一方、性能を向
上させるためにはマシンサ、イクルの短縮や装賃価格の
低減なども要求され、−男前に制御メモリの容量を増加
させることはできない。
いては、その性能を向上させるために、最近ではマイク
ロプログラムの容量を増加させている。一方、性能を向
上させるためにはマシンサ、イクルの短縮や装賃価格の
低減なども要求され、−男前に制御メモリの容量を増加
させることはできない。
これらの問題を解決するためには、特願昭５５−９０１
５４ 号に記載されたマイクロプログラム制御装置にお
いて開示されているオーバーレイ方式や、特願昭５７−
１５９６号に記載されたマイクログログラム制御方式に
おいて開示されているバッファメモリ方式などが提案さ
れている。従来、大容量メモリから高速制御メモリにマ
イクロプログラムをロードして実行する形式のこの種の
装置においては、大容量メモＩＪ Ｔｈ主記憶装置上で
定義することが多く行われている。この場合、制御メモ
リはマイクロ論理アドレスでアクセスされ、主記憶装置
はその実アドレスでアクセスされることが多い。
５４ 号に記載されたマイクロプログラム制御装置にお
いて開示されているオーバーレイ方式や、特願昭５７−
１５９６号に記載されたマイクログログラム制御方式に
おいて開示されているバッファメモリ方式などが提案さ
れている。従来、大容量メモリから高速制御メモリにマ
イクロプログラムをロードして実行する形式のこの種の
装置においては、大容量メモＩＪ Ｔｈ主記憶装置上で
定義することが多く行われている。この場合、制御メモ
リはマイクロ論理アドレスでアクセスされ、主記憶装置
はその実アドレスでアクセスされることが多い。
したがって、マイクロ論理アドレスから主記憶装置上の
実アドレスを生成するための複雑なハードウェアが必要
であるばかりではなく、マイクロ論理アドレスの連続性
が主記憶装置上の実アドレスでも保障されている必要が
ある。このため、一連のマイクロ論理アドレスの途中に
未使用のワードを定義すると、その分の主記憶装置上の
領域ｔｉまったく使用されないにもかかわらず、これを
確保しておく必要があシ、主記憶装置の使用効率を低下
させるという問題があった。
実アドレスを生成するための複雑なハードウェアが必要
であるばかりではなく、マイクロ論理アドレスの連続性
が主記憶装置上の実アドレスでも保障されている必要が
ある。このため、一連のマイクロ論理アドレスの途中に
未使用のワードを定義すると、その分の主記憶装置上の
領域ｔｉまったく使用されないにもかかわらず、これを
確保しておく必要があシ、主記憶装置の使用効率を低下
させるという問題があった。
（発明の詳細な説明）
本発明の目的は、マイクロ論理アドレスと主記憶装置上
の実アドレスとの対応関係を示すアドレス変換テーブル
？設け、主記憶装置から制御メモリへのマイクロ命令の
ロード動作をブロック単位に制御することＫよシ上記欠
点を除去し、設計の自由変の大きいマイクロプログラム
制御システムを提供することにある。
の実アドレスとの対応関係を示すアドレス変換テーブル
？設け、主記憶装置から制御メモリへのマイクロ命令の
ロード動作をブロック単位に制御することＫよシ上記欠
点を除去し、設計の自由変の大きいマイクロプログラム
制御システムを提供することにある。
（発明の構成と作用の説明）
本発明によるマイクロプログラム制御システムはレジス
タと、制御メモリと、アドレスアレイと。
タと、制御メモリと、アドレスアレイと。
比較器と、アドレス変換表と、主記憶装置と、ロード制
御装置とを具備して実現したものである。
御装置とを具備して実現したものである。
レジスタはマイクロ論理アドレスを保持するための回路
である。制御メモ＋７１ｄマイクロ命令の一部を保持す
るためマイクロ論理アドレスによってアクセスされ、複
数のグロックから成るものである。
である。制御メモ＋７１ｄマイクロ命令の一部を保持す
るためマイクロ論理アドレスによってアクセスされ、複
数のグロックから成るものである。
アドレスアレイは制御メモリの複数のブロックのそれぞ
れに対応したエントリを有するものである。
れに対応したエントリを有するものである。
比較器はアドレスアレイの出力とレジスタの内容の一部
とを比較し、制御メモリ上に実行すべきマイクロ命令が
保持されているか否かを確認するための回路である。ア
ドレス変換テーブルはマイクロ論理アドレスで索引され
ることによってマイクロ論理アドレスに対応する実アド
レス管与えるためのものである。主記憶装置は一連のマ
イクロ命令から成るマイクロプログラムを記憶するため
の領域を含み、実アドレスによυアクセスされるもので
ある。ロード制御装置は主記憶装置から制御メモリへの
マイクロ命令のロ°−ド動作をブロック単位に制御する
ための回路である。
とを比較し、制御メモリ上に実行すべきマイクロ命令が
保持されているか否かを確認するための回路である。ア
ドレス変換テーブルはマイクロ論理アドレスで索引され
ることによってマイクロ論理アドレスに対応する実アド
レス管与えるためのものである。主記憶装置は一連のマ
イクロ命令から成るマイクロプログラムを記憶するため
の領域を含み、実アドレスによυアクセスされるもので
ある。ロード制御装置は主記憶装置から制御メモリへの
マイクロ命令のロ°−ド動作をブロック単位に制御する
ための回路である。
（実施例の説明）
次に本発明について図面を参照しながら詳細に説明する
。本発明によるマイクロプログラム制御システムの一実
施例を第１図に示す。第１図にといては、マイクロプロ
グラム制御システムはレジスタ１と、制御メモリ２と、
アドレスアレイ３と。
。本発明によるマイクロプログラム制御システムの一実
施例を第１図に示す。第１図にといては、マイクロプロ
グラム制御システムはレジスタ１と、制御メモリ２と、
アドレスアレイ３と。
比較器４と、アドレス変換表５と、主記憶装置６とを具
備して実現したものである。
備して実現したものである。
本実施例におけるマイクロプログラムＦｉ、６５ 。
５３６ ワードの容量から成り、そのマイクロ論理ア
ドレスｉ１６ビツトから成るもので１．Ｉｅ、８１．１
図において、レジスタＩＦ！、１６ビツトのマイクロ論
理アドレスを保持するためのレジスタ、制御メモリ２Ｉ
／′ｉ４，０９６ワードの容量を有するメモリ、アドレ
スアレイ３は２５６個のエントリを有する素子である。
ドレスｉ１６ビツトから成るもので１．Ｉｅ、８１．１
図において、レジスタＩＦ！、１６ビツトのマイクロ論
理アドレスを保持するためのレジスタ、制御メモリ２Ｉ
／′ｉ４，０９６ワードの容量を有するメモリ、アドレ
スアレイ３は２５６個のエントリを有する素子である。
制御メモリ２は１６ワード毎に２５６のブロックに分割
されておシ、各ブロックはアドレスアレイ３の各エント
リに対応している。制御メモリ２にはレジスタ１のビッ
ト４〜１５がアドレス情報として与えられ、アドレスア
レイ３にはビット４〜１１がアドレス情報として与えら
れている。アドレスアレイ３の各エントリには、対応す
る制御メモリ２のブロック内に保持されているマイクロ
命令のマイクロ論理アドレスのビット０〜３が格納され
ている。比較器４はレジスタ１のビットＯ〜３とアドレ
スアレイ３の出力とを比較し、レジスタ１に保持された
マイクロ論理アドレスに対応するマイクロ命令が制御メ
モリ２に保持されているか否を検出する。アドレス変換
表５はレジスタ１０ビツト０〜７を索引情報として使用
した２５６個の項目より成るアドレス変換テーブルであ
る。主記憶装置６は６５ 、５３６ ワードのマイク
ロプログラムを記憶する領域全含むものである。この主
記憶装置上に記憶されたマイクロプログラムはそれぞれ
２５６ワードのグループに分割され、この各グループの
先頭の実アドレスがアドレス変換テーブル５の対応する
各項目に保持されている。ロード制御回路７は主記憶装
置６から制御メモリ２へのマイクロ命令のロード動作を
上記ブロック単位に制御するための回路である。レジス
タ１に保持されたマイクロ論理アドレスに対応したマイ
クロ命令が制御メモリ２上に存在しないときには、まず
、ロード制御回路７はこれを指示し、アドレス変換テー
ブル５から供給された対応するグループの先頭の実アド
レスとレジスタ１０ビツト８〜１１とから対応するブロ
ックの先頭の実アドレスを比較器４によって求める。求
められた実アドレスにより主記憶装置６からレジスタ１
の内容に対応するマイクロ命令を含む１６ワードが読出
され、制御メモリ２の対応するブロックへこれがロード
される。
されておシ、各ブロックはアドレスアレイ３の各エント
リに対応している。制御メモリ２にはレジスタ１のビッ
ト４〜１５がアドレス情報として与えられ、アドレスア
レイ３にはビット４〜１１がアドレス情報として与えら
れている。アドレスアレイ３の各エントリには、対応す
る制御メモリ２のブロック内に保持されているマイクロ
命令のマイクロ論理アドレスのビット０〜３が格納され
ている。比較器４はレジスタ１のビットＯ〜３とアドレ
スアレイ３の出力とを比較し、レジスタ１に保持された
マイクロ論理アドレスに対応するマイクロ命令が制御メ
モリ２に保持されているか否を検出する。アドレス変換
表５はレジスタ１０ビツト０〜７を索引情報として使用
した２５６個の項目より成るアドレス変換テーブルであ
る。主記憶装置６は６５ 、５３６ ワードのマイク
ロプログラムを記憶する領域全含むものである。この主
記憶装置上に記憶されたマイクロプログラムはそれぞれ
２５６ワードのグループに分割され、この各グループの
先頭の実アドレスがアドレス変換テーブル５の対応する
各項目に保持されている。ロード制御回路７は主記憶装
置６から制御メモリ２へのマイクロ命令のロード動作を
上記ブロック単位に制御するための回路である。レジス
タ１に保持されたマイクロ論理アドレスに対応したマイ
クロ命令が制御メモリ２上に存在しないときには、まず
、ロード制御回路７はこれを指示し、アドレス変換テー
ブル５から供給された対応するグループの先頭の実アド
レスとレジスタ１０ビツト８〜１１とから対応するブロ
ックの先頭の実アドレスを比較器４によって求める。求
められた実アドレスにより主記憶装置６からレジスタ１
の内容に対応するマイクロ命令を含む１６ワードが読出
され、制御メモリ２の対応するブロックへこれがロード
される。
このとき、同時にアドレスアレイ３の対応するエントリ
に対してレジスタ１のビットＯ〜３の内容を書き込むこ
とが指示される。
に対してレジスタ１のビットＯ〜３の内容を書き込むこ
とが指示される。
次に具体例について本実施例の動作を詳細に説明する。
次に第２図に示すようなマイクロ命令シーケンスを実行
する場合を考える。第１図において、アドレスアレイ３
ＫＦｉ初期値として１６進の１２０１番地に％Ｑｌ９％
３１１番地に１６進の亀２１が書込まれているとする（
％ ＃ＩＩ′ｉ、１６進数を表わす）。
する場合を考える。第１図において、アドレスアレイ３
ＫＦｉ初期値として１６進の１２０１番地に％Ｑｌ９％
３１１番地に１６進の亀２１が書込まれているとする（
％ ＃ＩＩ′ｉ、１６進数を表わす）。
このとき、まず、レジスタ１に％ ０２００ ＃がセッ
トされる。
トされる。
ステップｌ：制御メモリ２にアドレスとして１６進の−
２００１が供給され、１６進の＄ ２００７番地の内容
が出力信号線１１に読出さ れる。同時に、アドレスアレイ３に１６進アドレスｔ
２０１が供給され、出力信号線１２に１６進の％０〃が
読出される。
２００１が供給され、１６進の＄ ２００７番地の内容
が出力信号線１１に読出さ れる。同時に、アドレスアレイ３に１６進アドレスｔ
２０１が供給され、出力信号線１２に１６進の％０〃が
読出される。
比較器４の入力はともに１６進の％Ｏｌであるため、出
力信号線１１が有効化 されるとともに、レジスタ１にステッ プ２の１６進アドレス−９２０２＃がセットされる。
力信号線１１が有効化 されるとともに、レジスタ１にステッ プ２の１６進アドレス−９２０２＃がセットされる。
ステップ２ニステツプ１と同様にして制御メモリの１６
進アドレス＆２０２＃番地の内容が読出されて有効化さ
れる。レジスタ１ にステップ３の１６進アドレス’１３１４＃がセットさ
れる。
進アドレス＆２０２＃番地の内容が読出されて有効化さ
れる。レジスタ１ にステップ３の１６進アドレス’１３１４＃がセットさ
れる。
ステップ３：制御メモリ２から１６進アドレスの覧３１
４１番地の内容が出力信号線１１に読出される。同時に
アドレスアレイ３ から１６進アドレスの蟻３］’ｉ地の内容、すなわち、
１６進の蟻２１が出力信号線１２に読出される。比較器
４の入力は 片方が１６進の１１Ｎであり、いま一方が１６進の気２
１であるため、制御メモリ２の出力信号線１１の内容は
無効化 され、ロード制御回路７に起動がかけ られる。また、アドレス変換テーブル ５にアドレスとして１６進の１１３１が供給され、１６
進のマイクロ論理アドレス’ １３００ ＃に対応する
マイクロ命令が格納されている主記憶装置上での実ア ドレスが出力信号ｍ１３に読出され、 レジスタ１の出力ビット８〜ｎ（＝’１１〃）とともに
ロード制御回路７に送 出される。ロード制御回路７＃−ｉこれらの情報を受け
、１６進のマイクロ論理アドレス’ １３１０ ＃ Ｉ
ｃＪＩ応するマイクロ命令が格納されている主記憶装置
上で ノ実アドレスを求め、このアドレスに より主記憶装置から１６進のマイクロ論理アドレス％１
３１０７〜−１５１Ｆ＃ に対応した１６ワードのマイ
クロ命令を読出シ、制御メモリ２の１６進アドレスの気
３１０１番地〜−５１Ｆ”番地に順次これを引込む。同
時にアドレスアレイ３ の１６進アドレス亀３１＃番地にレジスタ１のビット０
〜３に保持されている１６進データ％ｌＮを書込む。以
上の過程 が終了すると制御メモリ２の出力信号 線１１には新たな１６進アドレスの ’ ３１４７番地の内容が読出され、アドレスアレイ３
の出力信号線ｊ２には１６進アドレス−３１１番地の新
たな内容亀１＃が読出されて比較器４に入力され る。比較器４の入力はともに１１１で あるため出力信号線１２が有効化され るとともに、レジスタ１にステップ４ の１６進アドレスト１３１５１がセットされる。
４１番地の内容が出力信号線１１に読出される。同時に
アドレスアレイ３ から１６進アドレスの蟻３］’ｉ地の内容、すなわち、
１６進の蟻２１が出力信号線１２に読出される。比較器
４の入力は 片方が１６進の１１Ｎであり、いま一方が１６進の気２
１であるため、制御メモリ２の出力信号線１１の内容は
無効化 され、ロード制御回路７に起動がかけ られる。また、アドレス変換テーブル ５にアドレスとして１６進の１１３１が供給され、１６
進のマイクロ論理アドレス’ １３００ ＃に対応する
マイクロ命令が格納されている主記憶装置上での実ア ドレスが出力信号ｍ１３に読出され、 レジスタ１の出力ビット８〜ｎ（＝’１１〃）とともに
ロード制御回路７に送 出される。ロード制御回路７＃−ｉこれらの情報を受け
、１６進のマイクロ論理アドレス’ １３１０ ＃ Ｉ
ｃＪＩ応するマイクロ命令が格納されている主記憶装置
上で ノ実アドレスを求め、このアドレスに より主記憶装置から１６進のマイクロ論理アドレス％１
３１０７〜−１５１Ｆ＃ に対応した１６ワードのマイ
クロ命令を読出シ、制御メモリ２の１６進アドレスの気
３１０１番地〜−５１Ｆ”番地に順次これを引込む。同
時にアドレスアレイ３ の１６進アドレス亀３１＃番地にレジスタ１のビット０
〜３に保持されている１６進データ％ｌＮを書込む。以
上の過程 が終了すると制御メモリ２の出力信号 線１１には新たな１６進アドレスの ’ ３１４７番地の内容が読出され、アドレスアレイ３
の出力信号線ｊ２には１６進アドレス−３１１番地の新
たな内容亀１＃が読出されて比較器４に入力され る。比較器４の入力はともに１１１で あるため出力信号線１２が有効化され るとともに、レジスタ１にステップ４ の１６進アドレスト１３１５１がセットされる。
以後、同様の動作が繰返される。
（発明の詳細な説明）
以上説明したように、本発明によればマイクロ論理アド
レスと主記憶装置上の実アドレスとの対応関係を示すア
ドレス変換テーブルを設け、主記憶装置から制御メモリ
へのマイクロ命令のロード動作をブロック単位に制御す
ることにより、マイクロ論理アドレスと主記憶装置上の
実アドレスと全自由に対応づけることが可能であシ、主
記憶装置の使用効率を高めるとともに、設計の自由度の
大きいマイクロプログラム制御システムを実現できると
いう効果がある。
レスと主記憶装置上の実アドレスとの対応関係を示すア
ドレス変換テーブルを設け、主記憶装置から制御メモリ
へのマイクロ命令のロード動作をブロック単位に制御す
ることにより、マイクロ論理アドレスと主記憶装置上の
実アドレスと全自由に対応づけることが可能であシ、主
記憶装置の使用効率を高めるとともに、設計の自由度の
大きいマイクロプログラム制御システムを実現できると
いう効果がある。
第１図は本発明によるマイクロプログラム制御システム
を実現するための構成の一実施例を示すブロック図であ
る。 第２図はマイクロ命令シーケンスの一実施例ヲ示す図で
ある。 ｊ＊＠１１＠１ルジスタ ２・・・０・制御メモリ ３・・・φのアドレスアレイ ４・・・・・比較器 ５・・・・・アドレス変換表 ６拳・・・・主記憶装置 ７・・・・・ロード制御装置 １１〜１３・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 連 片１図 才２図
を実現するための構成の一実施例を示すブロック図であ
る。 第２図はマイクロ命令シーケンスの一実施例ヲ示す図で
ある。 ｊ＊＠１１＠１ルジスタ ２・・・０・制御メモリ ３・・・φのアドレスアレイ ４・・・・・比較器 ５・・・・・アドレス変換表 ６拳・・・・主記憶装置 ７・・・・・ロード制御装置 １１〜１３・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 連 片１図 才２図
Claims (1)
- マイクロ論理アドレスを保持するためのレジスタと、マ
イクロ命令の一部を保持するため前記マイクロ論理アド
レスによりアクセスされ複数ブロックから成る制御メモ
リと、前記制御メモリの複数ブロックのそれぞれに対応
したエントリを有するアドレスアレイと、前記アドレス
アレイの出力と前記レジスタの内部の一部とを比較して
前記制御メモリ上に実行すべきマイクロ命令が保持され
ているかを確認するための比較器と、前記マイクロ論理
アドレスで索引されることにより前記マイクロ論理アド
レスに対応する実アドレスを与えるためのアドレス変換
テーブルと、一連のマイクロ命令から成るマイクロプロ
グラムを記憶するための領域を含み前記実アドレスによ
りアクセスされる主記憶装置と、前記主記憶装置から前
記制御メモリへの前記マイクロ命令のロード動作を前記
ブロック単位に制御するためのロード制御装置とを具備
したことを特徴とするマイクロプログラム制御システム
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18338982A JPS5972545A (ja) | 1982-10-19 | 1982-10-19 | マイクロプログラム制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18338982A JPS5972545A (ja) | 1982-10-19 | 1982-10-19 | マイクロプログラム制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5972545A true JPS5972545A (ja) | 1984-04-24 |
Family
ID=16134912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18338982A Pending JPS5972545A (ja) | 1982-10-19 | 1982-10-19 | マイクロプログラム制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283931A (ja) * | 1985-06-11 | 1986-12-13 | Nec Corp | マイクロプログラム制御システム |
| JPS61283932A (ja) * | 1985-06-11 | 1986-12-13 | Nec Corp | マイクロプログラム制御システム |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5241131A (en) * | 1975-09-25 | 1977-03-30 | Voest Ag | Method of cleaning surface of austenite material particularly by removing ferrite series polluted substances |
| JPS5251836A (en) * | 1975-10-23 | 1977-04-26 | Ibm | Microprogram data processor system |
-
1982
- 1982-10-19 JP JP18338982A patent/JPS5972545A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5241131A (en) * | 1975-09-25 | 1977-03-30 | Voest Ag | Method of cleaning surface of austenite material particularly by removing ferrite series polluted substances |
| JPS5251836A (en) * | 1975-10-23 | 1977-04-26 | Ibm | Microprogram data processor system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61283931A (ja) * | 1985-06-11 | 1986-12-13 | Nec Corp | マイクロプログラム制御システム |
| JPS61283932A (ja) * | 1985-06-11 | 1986-12-13 | Nec Corp | マイクロプログラム制御システム |
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