JPH03191449A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特にマルチプロセッサシ
ステムにおけるアドレス変換バッファの制御方式に関す
るものである。

従来技術 従来のマルチプロセッサシステムでは、各プロセッサか
らの論理アドレスを実アドレスに変換して共通の主記憶
装置をアクセスする場合、各プロセッサの内部にアドレ
ス変換バッファを有する構成となっている。

そのために、プロセッサでアクセスする実メモリアドレ
ス分のページテーブルを格納するアドレス変換バッファ
が、プロセッサ毎に必要となる。

よって、実メモリを全て使用する様な大規模プログラム
においては、ハードウェア量が極めて大となるという欠
点がある。

また、複数台のプロセッサで同一プログラムの同−Ｄｏ
ループを分担する様な場合にも、同一の部分空間ページ
テーブルを各プロセッサ内にロードしておく必要がある
。

更に、プロセッサ内のアドレス変換バッファにより変換
可能なページサイズは固定となっている。

ここで、大規模科学技術計算用プログラムでは、ページ
サイズは大きい方が良く、逆に小さなプログラムでは、
ページサイズは小さい方が良い。そのために、ページサ
イズが固定であり大きくしておくと、小規模プログラム
が多く走行している場合には、メモリの使用効率が低下
し、逆にページサイズを小とすると、大規模プログラム
に対してはアドレス変換バッファへのロードを多く行う
必要があり、アドレス変換バッファ量も多くなるという
欠点がある。

発明の目的 そこで、本発明はかかる従来技術の欠点を解決すべくな
されたものであって、その目的とするところは、ハード
ウェア量の増大なく効率良くアドレス変換処理が可能な
情報処理装置を提供することにある。

発明の構成 本発明によれば、複数台のプロセッサと、これ等プロセ
ッサからの論理アドレスを実アドレスに変換するアドレ
ス変換装置と、前記論理アドレスを前記実アドレスへ変
換するためのページ記述子が予め準備された複数のアド
レス部分空間ページテーブルと、前記アドレス変換装置
により変換された実アドレスによりアクセスされる記憶
装置とを含む情報処理装置であって、前記アドレス変換
装置は、前記部分空間ページテーブルを複数格納可能な
複数のアドレス変換バッファと、前記アドレス変換バッ
ファに夫々対応して設けられ、それに格納された前記部
分空間ページテーブルを特定する部分空間番号を格納す
る複数の部分空間番号レジスタと、前記アドレス変換バ
ッファに夫々対応して設けられ、それに格納された前記
部分空間ページテーブルを使用するプロセッサを特定す
るプロセッサ番号を格納する複数のプロセッサ番号レジ
スタと、前記プロセッサから必要とする部分空間ページ
テーブルが指定されたとき、指定部分空間ページテーブ
ルを空状態のアドレス変換バッファへ格納し、このバッ
ファに対応する部分空間番号レジスタとプロセッサ番号
レジスタとに対応する部分空間番号と指定プロセッサ番
号とを夫々格納制御する手段と、前記プロセッサから不
必要な部分空間ページテーブルが指定されたとき、それ
に対応するプロセッサ番号レジスタの対応プロセッサ番
号をリセットする手段とを含むことを特徴とする情報処
理装置が得られる。

実施例 以下に、図面を用いて本発明の実施例について詳細に説
明する。

第１図は本発明の実施例のシステムブロック図である。

本例は複数台のプロセッサ０，１．・・・ｎとこれ等プ
ロセッサに共通の記憶装置２１と、これ等プロセッサか
ら記憶装置２１をアクセスする際に、論理アドレスを実
アドレスに変換するだめの共通のアドレス変換装置２０
とからなる。

第２図はこのアドレス変換装置２０内の１組のアドレス
変換バッファ（ＡＴＢ）と主記憶装置中に予め格納され
たアドレス部分空間ページ表との関係を示したものであ
る。

このアドレス部分空間ページ表の１つが、プロセッサか
ら発行されるＦＴＰ　（ページテーブルポインタ）によ
り特定されて主記憶装置中より導出され、アドレス変換
装置２０内の１つのアドレス変換バッファにロードされ
る。

このアドレス変換バッファ（ＡＴＢ）には対応してプロ
セッサ番号レジスタと部分空間番号レジスタとが設けら
れている。プロセッサ番号レジスタには、このＡＴＢに
格納されている部分空間ページ表を使用するプロセッサ
の番号（Ｓ　Ｐ　＃）がセットされる。例えば、プロセ
ッサ＃０が使用する場合には、そのレジスタの左端ビッ
トが“１”にセットされ、プロセッサ＃１が使用する場
合には、左端ビットから２ビツト目が“１”にセットさ
れる。

部分空間番号レジスタには、このＡＴＢに格納されてい
る部分空間ページ表を特定する部分空間番号（Ｐ　Ｓ　
＃）が格納される。これ等、プロセッサ番号レジスタと
部分空間番号レジスタとは、対応ＡＴＢ内の部分空間ペ
ージ表の使用情況を示すディレクトリとなる。

このディレクトリとＡＴＢとが、アドレス変換装置２０
内には複数組設けられているものとする。

尚、部分空間ページ表には、各プロセッサからの論理ア
ドレスを実アドレスに変換するためのページ記連子が予
め準備されてなるものである。

第３図（Ａ）は各プロセッサから生成されるアドレス変
換バッファ制御命令の付随情報フィールドフォーマット
を示しており、（Ｂ）は各フィールドの機能を示す。Ｓ
Ｐ＃はアドレス変換バッファの制御命令を発したプロセ
ッサ番号を示す。ＰＳ＃はアドレス空間の部分空間番号
であり、ＦＴＰは前述したページテーブルポインタであ
って部分空間ページ表が格納されている主記憶装置内の
実アドレスを示している。

Ｐ＃はマスタプロセッサの番号を示し、同一の部分空間
ページ表を複数台のプロセッサが共有する場合のマスク
となるプロセッサ番号とする。このＰ＃とＳＰ＃とは、
本実施例では、ディレクトリのプロセッサ番号レジスタ
と同じ４ビツトとし、プロセッサ＃０の場合は、４ビツ
トの左端部分に“１°がセットされたものとなり、プロ
セッサ＃１の場合は、４ビツトの左から第２ビツトに１
１″がセットされたものとなる。

Ｓ、Ｍ及びＡは制御フィールドを構成しており、Ｓはア
ドレス変換装置内のアドレス変換バッファの４Ｍバイト
ページ用あるいは４にバイトページ用のいずれを使用制
御するかを指定するものである。

Ｍ、Ａは共にアドレス変換バッファの制御オペレーショ
ンの詳細を指示するフィールドであり、第４図にＭ、Ａ
フィールドの内容に応じた動作概要を示している。

第５図はアドレス変換装置２０のブロックを、第３図（
Ａ）に示したアドレス変換バッファ制御命令の付随情報
との関連において示した図である。

図において、ＡＴＢ５０１は４Ｍバイトページ用のアド
レス変換バッファであり、ＡＴ８５０６は４にバイト用
のアドレス変換バッファであり、共にアドレス空間の部
分空間に対応した数だけのページ表を格納可能な数設け
られている。

プロセッサ番号レジスタ５０２と部分空間番号レジスタ
５０３とがＡ　Ｔ　Ｂ　５０１の各々に対応して設けら
れ、各ＡＴＢのディレクトリとなる。また、同じくプロ
セッサ番号レジスタ５０７と部分空間番号レジスタ５０
８とがＡ　Ｔ　８５０Ｂの各々に対応して設けられ、各
ＡＴＢのディレクトリとなる。

比較器５０４及び５０９はセレクタ５１１の出力である
プロセッサ番号とプロセッサ番号レジスタ５０２との内
容を比較し、また比較器５０５及び５１０はプロセッサ
からのアドレス変換バッファ制御命令付随情報の部分空
間番号ＰＳ＃と、部分空間番号レジスタ５０３，５０８
の出力とを比較する。

セレクタ５１１は付随情報の自プロセッサ番号ＳＰ＃と
マスタプロセッサ番号Ｐ＃とを択一的に出力するもので
ある。

制御部５１２は付随情報のＳ、Ｍ、Ａフィールドの内容
を識別してその識別結果に応じて第４図に示した動作を
なすよう、各部を制御するものである。

かかる構成において、Ｍ、Ａが共にＯの場合（Ｍ、Ａ−
０，Ｏ）について説明する。この場合は部分空間のロー
ド動作を意味しており、Ｓ−０であれば、４Ｍバイトペ
ージ用のＡ　Ｔ　Ｂ　５０１側が、Ｓ−１であれば、４
にバイト用のＡ　Ｔ　Ｂ　５０Ｅｉ側が夫々制御される
。

いま、Ｓ−０とする。制御命令付随情報の部分空間番号
ＰＳ＃とこの制御命令を発したプロセッサ番号ＳＰ＃と
により、ＡＴＢのディレクトリの部分空間番号レジスタ
５０３とプロセッサ番号レジスタ５０２と夫々比較器５
０５　、５０４で比較する。

比較の結果、同−組の比較器５０４．５０５の出力が両
方“１”であれば一致した組のＡ　Ｔ　Ｂ　５０１に付
随情報中のＦＴＰで示した記憶装置より部分空間ページ
表をロードする。比較の結果、いずれの組の比較器５０
４．５０５の出力が両方“１”にならないならば不一致
であり、ＡＴＢの空、を調べる。ＡＴＢの空はＡＴＢデ
ィレクトリのプロセッサレジスタ５０２中にいずれも“
１”がセットされていないものである。ＡＴＢに空のも
のがあれば空のものを選択し、そのＡＴＢに部分空間ペ
ージ表をロードし、その組のＡＴＢディレクトリのプロ
セッサ番号レジスタ５０２にＳＦ４で示されるプロセッ
サ番号に対応するビットをセットすると共に、その組の
部分空間番号レジスタ５０３に付随情報中のＰＳ＃をセ
ットする。

Ｍ、Ａ−０，１の場合は部分空間クリアである。

この時、付随情報のＰＳ＃とＳＦ４とでＡＴＢディレク
トリを上記と同様に調べ、一致するものがあれば、一致
した組のＡＴＢディレクトリのプロセッサ番号レジスタ
５０２中のＳＦ４に相当するビットをリセットする。

Ｍ、Ａ−１，１の場合は、スレーブプロセッサの部分空
間クリア動作及びマスクプロセッサ部分空間共有動作で
ある。このとき、先ずＳＦ４とＰＳ＃とによりＡＴＢデ
ィレクトリを調べ、一致するものがあればそのディレク
トリのプロセッサ番号レジスタ５０２中のＳＦ４に相当
するビットをリセットする。これにより、スレーブプロ
セッサの部分空間がクリアされ空となる。

その後、付随情報中のＰ＃とＰＳ＃とによりＡＴＢディ
レクトリを調べる。このＰ＃はマスタプロセッサ番号で
あり、予めソフトウェアにより共有すべきマスクプロセ
ッサ番号がセットされているものとする。一致するもの
があれば、その組のディレクトリのプロセッサ番号レジ
スタ５０２中のＳＦ４に相当するビットをセットして、
マスクプロセッサとの共有が可能となる。

Ｍ、Ａ−１，０の場合、部分空間共有リセット及びスレ
ーブプロセッサ部分空間ロード動作である。このとき、
先ずＰＳ＃及びＰ＃によりＡＴＢディレクトリを調べ、
一致するものがあれば、ディレクトリよりＳＦ４に相当
するビットをリセットして、部分空間共有状態がリセッ
トされる。その後、上述したＭ、Ａ−０，Ｏのときの動
作を実行すれば、スレーブプロセッサとして、部分空間
ロードが可能となる。

Ｓ−１の時はＡＴＢ５０Ｂ、ディレクトリプロセッサレ
ジスタ５０７、部分空間レジスタ５０８、比較器５０９
．５１０は上記と機能的には同じであり、４にバイトペ
ージ用である。４Ｍバイトページ用ＡＴＢと４にバイト
ページ用ＡＴＢの使い分けは、大規模科学技術計算用等
に４にバイトページは小規模のコマンド処理用等に使い
分ける。これは科学技術計算計算機といえどもいろいろ
な処理環境に対応できることが要求されて来ているから
である。

また、前述のアドレス変換バッファ制御命令のＭ、Ａ−
１，１の機能は複数のプロセッサが同一のプログラムの
同一の空間を使用して実行することによりプログラム実
行のＴＡＴ（Ｔｕｒｎ＾ｒｏｕｎｄＴｉｍｅ）を短縮す
る手段を提供するものである。

例えば、あるＰｏｒｔｒａｎプログラムのあるＤｏルー
プ中の要素０〜ｎ−１はプロセッサ０で、要素ｎ〜２ｎ
−［はプロセッサ１で、要素２１〜２ｎ−１はプロセッ
サ３でという様に夫々実行する場合、各プロセッサが同
じ部分空間ページ表を異ったＡＴＢにロードし使用する
ことは性能的にも）１−ドウエア量的にも得策ではなく
、分担実行している各プロセッサが同一部分空間ページ
表を参照すれば良いことである。

第６図はアドレス変換バッファ（ＡＴＢ）に部分空間ペ
ージ表がロードされたあと、プロセッサから記憶装置を
アクセスする際の論理アドレスから実アドレスを得るた
めのブロック図を示したものであり、第５図と同等部分
は同一符号により示している。

記憶装置をアクセスする際、プロセッサよりプロセッサ
番号ＳＰ＃と、ＰＳ＃、ページ＃、ベージ内アドレスＰ
　ＲＡ　（Ｐａｇｅ　Ｒｅ１ａｔｉｖｅ　Ａｄｄｒｅｓ
ｓ　）と、解釈される論理アドレスとを受信する。受信
したＳＰ＃とＰＳ＃でＡＴＢのディレクトリのプロセッ
サ番号レジスタ５０２、部分空間番号レジスタ５０３を
各々比較器５０４，５０５で比較する。一致したものが
あると、その組のアンド回路６０５の出力が“１”とな
り、受信した論理アドレスのページ＃で指定されたＡＴ
Ｂのエントリに格納されているページ記述子がセレクタ
６０７で選択され、その出力に論理アドレスのＰＲＡが
結合されて記憶装置の実アドレスとなる。

もし、アンド回路６０５のいずれも一致しない場合は、
対応する部分空間ページ表がＡＴＢにロードされておら
ず、よってアドレス変換できないため、アンド回路６０
６で例外検出を報告する。

発明の詳細 な説明したように、本発明によれば、複数台のプロセッ
サと記憶装置間にアドレス変換装置を設け、該装置には
ドレス変換バッファとディレクトリを組としたものとを
複数組設け、プロセッサからのアドレス変換バッファに
ページ表をロードし有効にしたり、無効にすることによ
り、具備した複数組のアドレス変換バッファの絹内で必
要に応じてアドレス変換バッファを使用できる柔軟な情
報処理装置を提供できるという効果がある。また、各プ
ロセッサ内にアドレス変換バ・ソファを設ける場合に比
べて、ノ１−ドウエア量が少なくすることができると共
に、ノ１−ドウエア資源を有効に使用することができる
。

また、異種のページサイズ用のアドレス変換ノくソファ
を設けることにより、プログラムの規模に従ってこれ等
を使い分けるようにすれば、メモリの使用効率を向上で
きるという効果もある。

さらに、これ等アドレス変換バ・ソファの一組を複数の
プロセッサで共有して使用可能とすることにより、アド
レス変換バッファの有効使用ができ、同じものをロード
する時間が不要となり、システム性能の向上が図れる。

【図面の簡単な説明】

第１図は本発明の実施例のシステムブロック図、第２図
はアドレス変換装置内の一組のＡＴＢと記憶装置内の部
分空間ページ表との関係を示す図、第３図（Ａ）はアド
レス変換バ・ソファ制御命令の付随情報のフォーマット
図、（Ｂ）はそのＳ、Ｍ。 Ａフィールドの制御態様を示す図、第４図はアドレス変
換バッファ制御命令の付随情報中のＭ、　Ａフィールド
による動作概念を示した図、第５図はアドレス変換バッ
ファのブロック図、第６図はプロセッサからの論理アド
レスから実アドレスを得るためのブロック図である。 主要部分の符号の説明 ５０１．５０６・・・・・・ＡＴＢ ５０２．５０７・・・・・・プロセッサ番号レジスタ５
０８．５０８・・・・・・部分空間番号レジスタ５０４
．５０５゜ ５０９．５１０・・・・・・比較器 ５１２・・・・・・制御部

Claims (3)

【特許請求の範囲】
1. （１）複数台のプロセッサと、これ等プロセッサからの
   論理アドレスを実アドレスに変換するアドレス変換装置
   と、前記論理アドレスを前記実アドレスへ変換するため
   のページ記述子が予め準備された複数のアドレス部分空
   間ページテーブルと、前記アドレス変換装置により変換
   された実アドレスによりアクセスされる記憶装置とを含
   む情報処理装置であって、前記アドレス変換装置は、前
   記部分空間ページテーブルを複数格納可能な複数のアド
   レス変換バッファと、前記アドレス変換バッファに夫々
   対応して設けられ、それに格納された前記部分空間ペー
   ジテーブルを特定する部分空間番号を格納する複数の部
   分空間番号レジスタと、前記アドレス変換バッファに夫
   々対応して設けられ、それに格納された前記部分空間ペ
   ージテーブルを使用するプロセッサを特定するプロセッ
   サ番号を格納する複数のプロセッサ番号レジスタと、前
   記プロセッサから必要とする部分空間ページテーブルが
   指定されたとき、指定部分空間ページテーブルを空状態
   のアドレス変換バッファへ格納し、このバッファに対応
   する部分空間番号レジスタとプロセッサ番号レジスタと
   に対応する部分空間番号と指定プロセッサ番号とを夫々
   格納制御する手段と、前記プロセッサから不必要な部分
   空間ページテーブルが指定されたとき、それに対応する
   プロセッサ番号レジスタの対応プロセッサ番号をリセッ
   トする手段とを含むことを特徴とする情報処理装置。
2. （２）前記プロセッサ番号レジスタの各々には、対応部
   分空間ページテーブルを必要とする複数台のプロセッサ
   の番号が登録可能とされていることを特徴とする特許請
   求の範囲第１項の情報処理装置。
3. （３）前記アドレス変換バッファは、第１のページサイ
   ズ用のアドレス変換バッファ群と、第２のページサイズ
   用のアドレス変換バッファ群とを有し、これ等第１及び
   第２のアドレス変換バッファの全てには夫々対応して前
   記プロセッサ番号レジスタと前記部分空間番号レジスタ
   とが設けられていることを特徴とする特許請求の範囲第
   １項若しくは第２項の情報処理装置。