JPH03189749A - アドレス変換装置 - Google Patents
アドレス変換装置Info
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- JPH03189749A JPH03189749A JP1330829A JP33082989A JPH03189749A JP H03189749 A JPH03189749 A JP H03189749A JP 1330829 A JP1330829 A JP 1330829A JP 33082989 A JP33082989 A JP 33082989A JP H03189749 A JPH03189749 A JP H03189749A
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- 239000000872 buffer Substances 0.000 claims description 25
- 238000006243 chemical reaction Methods 0.000 claims description 23
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 239000013598 vector Substances 0.000 description 2
- 230000001174 ascending effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアドレス変換方式に関し、特に仮想記憶、方式
において論理アドレスから実アドレスに変換する方式に
関する。
において論理アドレスから実アドレスに変換する方式に
関する。
科学技術計算を超高速に行なうスーパーコンピュータで
は、配列吠になった多量のデータの各要素に対して同一
演算を行なういわゆるベクトル演算が主に実行されるが
、取り扱う配列データは一般に主記憶装置の容量に比べ
大きなものとなるため、プログラム上の論理アドレスを
アドレス変換表に基づき、実アドレスに変換して主記憶
装置をアクセスする仮想記憶方式が一般的に用いられて
いる。アドレス変換を高速に行なうために、アドレス変
換バッファを設けて、主記憶装置に格納されているアド
レス変換表の写しを保持するようにしたものが多く用い
られている。
は、配列吠になった多量のデータの各要素に対して同一
演算を行なういわゆるベクトル演算が主に実行されるが
、取り扱う配列データは一般に主記憶装置の容量に比べ
大きなものとなるため、プログラム上の論理アドレスを
アドレス変換表に基づき、実アドレスに変換して主記憶
装置をアクセスする仮想記憶方式が一般的に用いられて
いる。アドレス変換を高速に行なうために、アドレス変
換バッファを設けて、主記憶装置に格納されているアド
レス変換表の写しを保持するようにしたものが多く用い
られている。
従来、この種のアドレス変換方式には、全輪理ページに
対するアドレス変換バッファを複数個設け、複数ページ
に対するアドレス変換データを同時に読み出し、複数ペ
ージに及ぶ主記憶アクセスを同時に処理することによっ
て、主記憶装置とのデータスループットの向上を図った
ものがある。
対するアドレス変換バッファを複数個設け、複数ページ
に対するアドレス変換データを同時に読み出し、複数ペ
ージに及ぶ主記憶アクセスを同時に処理することによっ
て、主記憶装置とのデータスループットの向上を図った
ものがある。
また、アドレス変換バッファを複数個に分割し、アドレ
ス変換を行なうべきページの選択をページの方向と先頭
ページとに基づいて行ない、連続する複数ページのアド
レス変換を同時に行なうことにより、少量のハードウェ
アで前述と同様に近い効果が得られたものがある。（特
公昭６３−８２０１２号公報） 〔発明が解決しようとする課題〕 上述した従来のアドレス変換方式のうち、アドレス変換
バッフ１を複数個設け、複数ページに対するアドレス変
換データを同時に読み出す方式では、全輪理ページに対
するアドレス変換バッファを複数個設けなければならな
いのでハードウェアの量が多くなるという欠点がある。
ス変換を行なうべきページの選択をページの方向と先頭
ページとに基づいて行ない、連続する複数ページのアド
レス変換を同時に行なうことにより、少量のハードウェ
アで前述と同様に近い効果が得られたものがある。（特
公昭６３−８２０１２号公報） 〔発明が解決しようとする課題〕 上述した従来のアドレス変換方式のうち、アドレス変換
バッフ１を複数個設け、複数ページに対するアドレス変
換データを同時に読み出す方式では、全輪理ページに対
するアドレス変換バッファを複数個設けなければならな
いのでハードウェアの量が多くなるという欠点がある。
またアドレス変換バッファを分割しアドレス行なうべき
ページの選択をページの方向と先頭ページとに基づいて
行ない、少量のハードウェアの量で複数ページのアドレ
ス変換を同時に行なう方式では、間接ベクトルのような
ランダムな論理ページアドレスについては、アドレス変
換を同時に行なえないという欠点がある。
ページの選択をページの方向と先頭ページとに基づいて
行ない、少量のハードウェアの量で複数ページのアドレ
ス変換を同時に行なう方式では、間接ベクトルのような
ランダムな論理ページアドレスについては、アドレス変
換を同時に行なえないという欠点がある。
本発明のアドレス変換装置は、プログラムでアクセス可
能な論理アドレス空間を論理アドレスの上位Ｍ＋Ｎビッ
トによりページに等分割し、ページ単位で論理アドレス
から実アドレスに変換して記憶装置をアクセスするよう
に制御する処理装置において、論理ページアドレスの下
位Ｎビットの内容を同じとするページに対するページ変
換データを格納する２のＮ乗個に分割されたアドレス変
換バッファと、論理アドレスの中の第１番目の論理アド
レスの上位Ｍビットの第２番目以降の・２Ｎ−１個の論
理アドレスの上位Ｍビットとの一致情報を検出する比較
手段と、論理アドレス各々の論理ページアドレスの下位
Ｎビットの値と、比較手段から出力される論理アドレス
の一致情報と、前記２のＮ乗個のアドレス変換バッフ１
から出力されるページ変換データを受け、前記比較手段
において一致した論理アドレスについてのみ実ページア
ドレスを得るように制御するアドレス変換制御回路上を
有している。
能な論理アドレス空間を論理アドレスの上位Ｍ＋Ｎビッ
トによりページに等分割し、ページ単位で論理アドレス
から実アドレスに変換して記憶装置をアクセスするよう
に制御する処理装置において、論理ページアドレスの下
位Ｎビットの内容を同じとするページに対するページ変
換データを格納する２のＮ乗個に分割されたアドレス変
換バッファと、論理アドレスの中の第１番目の論理アド
レスの上位Ｍビットの第２番目以降の・２Ｎ−１個の論
理アドレスの上位Ｍビットとの一致情報を検出する比較
手段と、論理アドレス各々の論理ページアドレスの下位
Ｎビットの値と、比較手段から出力される論理アドレス
の一致情報と、前記２のＮ乗個のアドレス変換バッフ１
から出力されるページ変換データを受け、前記比較手段
において一致した論理アドレスについてのみ実ページア
ドレスを得るように制御するアドレス変換制御回路上を
有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。第
１図において、本実施例はたとえばＭ。
１図において、本実施例はたとえばＭ。
Ｎの値が、それぞれＭ＝８．Ｎ＝２の場合であり、４個
の論理アドレスレジスタ１．２，３．４と４個のアドレ
ス変換バッファ５，６，７．８とページ比較回路９とア
ドレス変換制御回路１０と４個の実アドレスレジスタ１
１，１２．１３，１４とから構成されている。
の論理アドレスレジスタ１．２，３．４と４個のアドレ
ス変換バッファ５，６，７．８とページ比較回路９とア
ドレス変換制御回路１０と４個の実アドレスレジスタ１
１，１２．１３，１４とから構成されている。
第２図は論理アドレスレジスタ１と実アドレスレジスタ
１１を示す図である。第２図において、論理アドレスレ
ジスタ２，３．４は論理アドレスレジスタ１と、実アド
レスレジスタ１２，１３゜１４は実アドレスレジスタ１
１と同じ構成である。本実施例では実ページが２’＝３
２ページ存在するのに対し、論理ページは２８ ＝２５
８ページが存在するので、実際の主記憶の容量の８倍の
アドレス空間をプログラムで扱うことが可能である。論
理アドレスから実アドレスへアドレス変換を行なう時、
アドレス変換バッファ５，６．７゜８を通じ変換が行な
われるのは、ページアドレスのみであり、ページ内アド
レスの２０ビット分については、論理アドレスと実アド
レスは同じ値をとる。実アドレスレジスタの最上位ピッ
トはアドレス変換フラグであり、実アドレスレジスタ１
１のアドレス変換フラグは常にＯを保持している。
１１を示す図である。第２図において、論理アドレスレ
ジスタ２，３．４は論理アドレスレジスタ１と、実アド
レスレジスタ１２，１３゜１４は実アドレスレジスタ１
１と同じ構成である。本実施例では実ページが２’＝３
２ページ存在するのに対し、論理ページは２８ ＝２５
８ページが存在するので、実際の主記憶の容量の８倍の
アドレス空間をプログラムで扱うことが可能である。論
理アドレスから実アドレスへアドレス変換を行なう時、
アドレス変換バッファ５，６．７゜８を通じ変換が行な
われるのは、ページアドレスのみであり、ページ内アド
レスの２０ビット分については、論理アドレスと実アド
レスは同じ値をとる。実アドレスレジスタの最上位ピッ
トはアドレス変換フラグであり、実アドレスレジスタ１
１のアドレス変換フラグは常にＯを保持している。
第３図はアドレス変換バッファ５，８，７．８の詳細を
示した図である。第３図において、アドレス変換バッフ
ァ５，６，７．８には論理ページアドレスの下位２ビツ
トＮの値がそれぞれＮ＝００．０１，１０．１１である
論理ページに対応する実ページデータが格納されており
、おのおのアドレス変換バッファにおける実ページデー
タは対応する論理ページデータの上位６ビツトＭの値の
昇順になるように格納されている。４個のアドレス変換
バッファ５．８，７．８とも論理アドレスレジスタ１の
論理ページの上位６ビツトＭの値を入力とし、入力され
たＭに続く２ビツトＮの値がそれぞれ００．Ｏｆ、１０
．１１である論理ページアドレスに対応する実ページア
ドレスを出力する。
示した図である。第３図において、アドレス変換バッフ
ァ５，６，７．８には論理ページアドレスの下位２ビツ
トＮの値がそれぞれＮ＝００．０１，１０．１１である
論理ページに対応する実ページデータが格納されており
、おのおのアドレス変換バッファにおける実ページデー
タは対応する論理ページデータの上位６ビツトＭの値の
昇順になるように格納されている。４個のアドレス変換
バッファ５．８，７．８とも論理アドレスレジスタ１の
論理ページの上位６ビツトＭの値を入力とし、入力され
たＭに続く２ビツトＮの値がそれぞれ００．Ｏｆ、１０
．１１である論理ページアドレスに対応する実ページア
ドレスを出力する。
第４図はページ比較回路９の詳細を示した図である。第
４図において、ページ比較回路９は３個のコンパレータ
４１，４２．４３から構成されており、コンパレータ４
１は論理アドレスレジスタ１の論理ページアドレスの上
位６ビツトＭと論理アドレスレジスタ２の論理ページア
ドレスの上位６ビツトＭを比較し、６ビツト全て一致し
たらＯを出力し、６ビツトのうち１ビツトでも一致しな
いものがあれば１を出力する。同様にコンパレータ４２
は論理アドレスレジスタ１のＭの値と論理アドレスレジ
スタ３のＭの値を、コンパレータ４３は論理アドレスレ
ジスタ１のＭの値と論理アドレスレジスタ４のＭの値を
比較し、それぞれの−致情報を出力する。
４図において、ページ比較回路９は３個のコンパレータ
４１，４２．４３から構成されており、コンパレータ４
１は論理アドレスレジスタ１の論理ページアドレスの上
位６ビツトＭと論理アドレスレジスタ２の論理ページア
ドレスの上位６ビツトＭを比較し、６ビツト全て一致し
たらＯを出力し、６ビツトのうち１ビツトでも一致しな
いものがあれば１を出力する。同様にコンパレータ４２
は論理アドレスレジスタ１のＭの値と論理アドレスレジ
スタ３のＭの値を、コンパレータ４３は論理アドレスレ
ジスタ１のＭの値と論理アドレスレジスタ４のＭの値を
比較し、それぞれの−致情報を出力する。
第５図はアドレス変換制御回路１０の詳細を示した図で
ある。第５図において、アドレス変換制御回路１０は４
個のセレクタ５１，５２，５３゜５４から構成されてい
る。セレクタ５１．５２゜５３．５４には、アドレス変
換バッファ５，８゜７．８から得られた４個の実ページ
アドレスがそれぞれ入力され、それぞれ論理アドレスレ
ジスタ１．２，３．４の論理ページの下位２ビツトＮの
値により入力された４個の実ページアドレスの中の１個
を選択し出力する。具体的にはセレクタ５１の場合、論
理アドレスレジスタ１のＮの値が００のときはアドレス
変換バッファ５から得られた実ページアドレスを出力し
、Ｎ＝０１，１０゜１１のときは、それぞれアドレス変
換バッファＢ、７．８から得られた実ページアドレスを
出力する。
ある。第５図において、アドレス変換制御回路１０は４
個のセレクタ５１，５２，５３゜５４から構成されてい
る。セレクタ５１．５２゜５３．５４には、アドレス変
換バッファ５，８゜７．８から得られた４個の実ページ
アドレスがそれぞれ入力され、それぞれ論理アドレスレ
ジスタ１．２，３．４の論理ページの下位２ビツトＮの
値により入力された４個の実ページアドレスの中の１個
を選択し出力する。具体的にはセレクタ５１の場合、論
理アドレスレジスタ１のＮの値が００のときはアドレス
変換バッファ５から得られた実ページアドレスを出力し
、Ｎ＝０１，１０゜１１のときは、それぞれアドレス変
換バッファＢ、７．８から得られた実ページアドレスを
出力する。
次に本実施例の動作を説明する。
４個の論理アドレスレジスタ１，２．３．ｌ：入ってい
る論理アドレスを実アドレスに変換するに際し、まず論
理アドレスレジスタ１の論理ページアドレスの上位６ビ
ツトＭの、値がアドレス変換バッファ５，６．７．８に
入力され、該論理ページアドレスに対応する実ページア
ドレスがアドレス変換バッファ５．θ、７，８から同時
に読み出され、アドレス変換制御回路１０へ出力される
。
る論理アドレスを実アドレスに変換するに際し、まず論
理アドレスレジスタ１の論理ページアドレスの上位６ビ
ツトＭの、値がアドレス変換バッファ５，６．７．８に
入力され、該論理ページアドレスに対応する実ページア
ドレスがアドレス変換バッファ５．θ、７，８から同時
に読み出され、アドレス変換制御回路１０へ出力される
。
これと平行して論理アドレスレジスタ１，２゜３．４の
論理ページアドレスのＭの値がそれぞれページ比較回路
９へ出力され、ページ比較回路９は一致をチエツクした
後、チエツク結果の一致情報であるコンパレータ４１．
４２．４３からの出力をそれぞれ、実アドレスレジスタ
１２，１３゜１４のアドレス変換フラグへ送る。アドレ
ス変換制御回路１０は論理アドレスレジスタ１，２゜３
．４それぞれの論理ページアドレスの下位２ビツトＮの
値とアドレス変換バッファ５，８，７゜８から得られた
４個の実ページアドレスを受け、論理アドレスレジスタ
１，２．３．４の論理ページアドレスの変換後の実ペー
ジアドレスをそれぞれ・実アドレスレジスタ１１，１２
，１３．１４のページを示す５ビツトの部分へ出力する
。論理アドレスレジスタ１，２，３．４のページ内アド
レスを示す下位２０ビツトについては、それぞれ実アド
レスレジスタ１１，１２，１３．１４のページ内アドレ
スを示す下位２０ビツトの部分へそのまま移される。実
アドレスレジスタ１１，１２゜１３．１４に入力された
実アドレスのうち、アドレス変換フラグがＯであるもの
については、そのまま主記憶装置中の該実アドレスへア
クセスされるが、アドレス変換フラグが１であるものに
ついては、主記憶装置へはアクセスされず、該実アドレ
スに対応する論理アドレスはアドレス変換待ちの状態と
なり、次のアドレス変換の動作へまわされる。なお、実
アドレスレジスタ１１のアドレス変換フラグは常に０を
保持しているのでアドレス変換待ちの状態になることは
ない。
論理ページアドレスのＭの値がそれぞれページ比較回路
９へ出力され、ページ比較回路９は一致をチエツクした
後、チエツク結果の一致情報であるコンパレータ４１．
４２．４３からの出力をそれぞれ、実アドレスレジスタ
１２，１３゜１４のアドレス変換フラグへ送る。アドレ
ス変換制御回路１０は論理アドレスレジスタ１，２゜３
．４それぞれの論理ページアドレスの下位２ビツトＮの
値とアドレス変換バッファ５，８，７゜８から得られた
４個の実ページアドレスを受け、論理アドレスレジスタ
１，２．３．４の論理ページアドレスの変換後の実ペー
ジアドレスをそれぞれ・実アドレスレジスタ１１，１２
，１３．１４のページを示す５ビツトの部分へ出力する
。論理アドレスレジスタ１，２，３．４のページ内アド
レスを示す下位２０ビツトについては、それぞれ実アド
レスレジスタ１１，１２，１３．１４のページ内アドレ
スを示す下位２０ビツトの部分へそのまま移される。実
アドレスレジスタ１１，１２゜１３．１４に入力された
実アドレスのうち、アドレス変換フラグがＯであるもの
については、そのまま主記憶装置中の該実アドレスへア
クセスされるが、アドレス変換フラグが１であるものに
ついては、主記憶装置へはアクセスされず、該実アドレ
スに対応する論理アドレスはアドレス変換待ちの状態と
なり、次のアドレス変換の動作へまわされる。なお、実
アドレスレジスタ１１のアドレス変換フラグは常に０を
保持しているのでアドレス変換待ちの状態になることは
ない。
以上説明したように本発明は、複数個の論理アドレスの
うち、基準とする論理ページの上位ビットを複数個のア
ドレス変換バッファすべてに入力し、論理ページの下位
ビットにより得られた複数個の実ページアドレスから１
個の実ページアドレスを選択する手段と、複数個の論理
ページについて基準となる論理ページと上位ビット同志
比較する手段を設けることにより、間接ベクトルのよう
なランダムの複数個の論理アドレスについても同時にア
ドレス変換できる効果がある。−船釣なプログラムのデ
ータ処理においては論理ページアドレスが、その直前で
処理された論理ページアドレスと比較して大きく異なっ
た値をとることは少なく、従って実施例で述べたような
、同時にアドレス変換できないような論理ページアドレ
スが存在する場合はほとんどなく、そのために主記憶装
置とのデータのスループットが低下するようなことはほ
とんどない。
うち、基準とする論理ページの上位ビットを複数個のア
ドレス変換バッファすべてに入力し、論理ページの下位
ビットにより得られた複数個の実ページアドレスから１
個の実ページアドレスを選択する手段と、複数個の論理
ページについて基準となる論理ページと上位ビット同志
比較する手段を設けることにより、間接ベクトルのよう
なランダムの複数個の論理アドレスについても同時にア
ドレス変換できる効果がある。−船釣なプログラムのデ
ータ処理においては論理ページアドレスが、その直前で
処理された論理ページアドレスと比較して大きく異なっ
た値をとることは少なく、従って実施例で述べたような
、同時にアドレス変換できないような論理ページアドレ
スが存在する場合はほとんどなく、そのために主記憶装
置とのデータのスループットが低下するようなことはほ
とんどない。
第１図は本発明の一実施例を示すブロック図、第２図は
本実施例の論理アドレスレジスタと実アドレスレジスタ
を示す図、第３図は本実施例のアドレス変換バッファを
示す図、第４図は本実施例のページ比較回路を示す図、
第５図は本実施例のアドレス変換制御回路を示す図であ
る。 １．２，３．４・・・論理アドレスレジスタ、５゜６．
７．８・・・アドレス変換バッファ、９・・・ページ比
較回路、１０・・・アドレス変換制御回路、１１゜１２
．１３，１４・・・実アドレスレジスタ、４１゜４２．
４３−・・コンパレータ、５１，５２，５３゜５４・・
・セレクタ。
本実施例の論理アドレスレジスタと実アドレスレジスタ
を示す図、第３図は本実施例のアドレス変換バッファを
示す図、第４図は本実施例のページ比較回路を示す図、
第５図は本実施例のアドレス変換制御回路を示す図であ
る。 １．２，３．４・・・論理アドレスレジスタ、５゜６．
７．８・・・アドレス変換バッファ、９・・・ページ比
較回路、１０・・・アドレス変換制御回路、１１゜１２
．１３，１４・・・実アドレスレジスタ、４１゜４２．
４３−・・コンパレータ、５１，５２，５３゜５４・・
・セレクタ。
Claims (1)
- プログラムでアクセス可能な論理アドレス空間を論理
アドレスの上位Ｍ＋Ｎビットによりページに等分割し、
ページ単位で論理アドレスから実アドレスに変換して記
憶装置をアクセスするように制御する処理装置において
、論理ページアドレスの下位Ｎビットの内容を同じとす
るページに対するページ変換データを格納する２のＮ乗
個に分割されたアドレス変換バッファと複数個の論理ア
ドレスの中の第１番目の論理アドレスの上位Ｍビットと
、第２番目以降の論理アドレスの上位Ｍビットとの一致
情報を検出する比較手段と論理アドレス各々の論理ペー
ジアドレスの下位Ｎビットの値と、前記比較手段から出
力される論理アドレスの一致情報と、前記２のＮ乗個の
アドレス変換バッファから出力されるページ変換データ
を受け、前記比較手段において一致した論理アドレスに
ついてのみ実ページアドレスを得るように制御するアド
レス変換制御回路とを有し、複数個の論理アドレスを同
時に実アドレスに変換することを特徴とするアドレス変
換装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330829A JP2503702B2 (ja) | 1989-12-19 | 1989-12-19 | アドレス変換装置 |
| DE69031378T DE69031378T2 (de) | 1989-12-19 | 1990-12-19 | Anordnung zur Umwandlung virtueller Seitenadressen in entsprechende reale Adressen in einem Datenverarbeitungssystem |
| EP90124723A EP0434017B1 (en) | 1989-12-19 | 1990-12-19 | Arrangement for translating logical page addresses to corresponding real ones in data processing system |
| CA002032746A CA2032746C (en) | 1989-12-19 | 1990-12-19 | Arrangement for translating logical page addresses to corresponding real ones in data processing system |
| US07/631,002 US5303359A (en) | 1989-12-19 | 1990-12-19 | Arrangement for simultaneously translating logical page addresses to corresponding real ones in data processing system |
| AU68261/90A AU648766B2 (en) | 1989-12-19 | 1990-12-19 | Apparatus for simultaneously translating logical page addresses into corresponding real addresses in a data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330829A JP2503702B2 (ja) | 1989-12-19 | 1989-12-19 | アドレス変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03189749A true JPH03189749A (ja) | 1991-08-19 |
| JP2503702B2 JP2503702B2 (ja) | 1996-06-05 |
Family
ID=18237008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1330829A Expired - Lifetime JP2503702B2 (ja) | 1989-12-19 | 1989-12-19 | アドレス変換装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5303359A (ja) |
| EP (1) | EP0434017B1 (ja) |
| JP (1) | JP2503702B2 (ja) |
| AU (1) | AU648766B2 (ja) |
| CA (1) | CA2032746C (ja) |
| DE (1) | DE69031378T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05100956A (ja) * | 1991-05-07 | 1993-04-23 | Internatl Business Mach Corp <Ibm> | アドレス変換装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2868141B2 (ja) * | 1992-03-16 | 1999-03-10 | 株式会社日立製作所 | ディスクアレイ装置 |
| US6510507B1 (en) * | 2000-03-03 | 2003-01-21 | Texas Instruments Incorporated | Page address look-up range ram |
| US6742105B1 (en) * | 2000-12-22 | 2004-05-25 | Silicon Access Networks | Method and system for range matching |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3825904A (en) * | 1973-06-08 | 1974-07-23 | Ibm | Virtual memory system |
| US4332010A (en) * | 1980-03-17 | 1982-05-25 | International Business Machines Corporation | Cache synonym detection and handling mechanism |
| JPS57143782A (en) * | 1981-03-03 | 1982-09-06 | Toshiba Corp | Information processor |
| EP0124799B1 (en) * | 1983-04-13 | 1990-10-31 | Nec Corporation | Memory access arrangement in a data processing system |
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