JPS6362012B2 - - Google Patents
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- JPS6362012B2 JPS6362012B2 JP58223732A JP22373283A JPS6362012B2 JP S6362012 B2 JPS6362012 B2 JP S6362012B2 JP 58223732 A JP58223732 A JP 58223732A JP 22373283 A JP22373283 A JP 22373283A JP S6362012 B2 JPS6362012 B2 JP S6362012B2
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- JP
- Japan
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
発明の属する技術分野
本発明はアドレス変換方式、特に仮想記憶方式
においてベクトル演算時に好適なアドレス変換方
式に関する。
においてベクトル演算時に好適なアドレス変換方
式に関する。
従来技術
近年、気象予測や原子力分野におけるシミユレ
ーシヨンや、資源探査分野における画像処理等で
超高速科学技術計算機（スーパーコンピユータ）
の必要性が増大してきている。スーパーコンピユ
ータでは、配列状になつた多量のデータの各組に
対して同一演算を行なう、いわゆるベクトル演算
が主に実行される。
ーシヨンや、資源探査分野における画像処理等で
超高速科学技術計算機（スーパーコンピユータ）
の必要性が増大してきている。スーパーコンピユ
ータでは、配列状になつた多量のデータの各組に
対して同一演算を行なう、いわゆるベクトル演算
が主に実行される。
配列状の各要素は、比較的速度の遅い主記憶装
置に蓄えられており、これを配列要素の先頭アド
レスＢと要素間距離Ｄとによつて、配列の行、
列、対角方向等（Ｂ＋iD）（ｉは整数）に一定間
隔で処理装置に読み出し、演算処理後に同一又は
別の番地に格納される。取り扱う配列データは一
般に主記憶装置の容量に比べて大きなものとなる
ため、プログラム上での論理アドレスをアドレス
変換表に基づき実アドレスに変換して主記憶装置
をアクセスする、いわゆる仮想記憶方式を採るの
が一般的である。
置に蓄えられており、これを配列要素の先頭アド
レスＢと要素間距離Ｄとによつて、配列の行、
列、対角方向等（Ｂ＋iD）（ｉは整数）に一定間
隔で処理装置に読み出し、演算処理後に同一又は
別の番地に格納される。取り扱う配列データは一
般に主記憶装置の容量に比べて大きなものとなる
ため、プログラム上での論理アドレスをアドレス
変換表に基づき実アドレスに変換して主記憶装置
をアクセスする、いわゆる仮想記憶方式を採るの
が一般的である。
アドレス変換を高速に行なうために、アドレス
変換バツフア（以下変換バツフアと略記する）を
設けて主記憶装置に格納されているアドレス変換
表の写しを保持するようにしたものが多い。ベク
トル演算を行なう処理装置の性能を向上させるに
は内部処理速度に見合つた主記憶装置へのアクセ
スが重要となる。
変換バツフア（以下変換バツフアと略記する）を
設けて主記憶装置に格納されているアドレス変換
表の写しを保持するようにしたものが多い。ベク
トル演算を行なう処理装置の性能を向上させるに
は内部処理速度に見合つた主記憶装置へのアクセ
スが重要となる。
従来のこの種のアドレス変換方式は、変換バツ
フアを複数個設けて、複数ページに対するアドレ
ス変換データを同時に読み出し、複数ページに及
ぶ主記憶アクセスを同時に処理することによつ
て、主記憶装置とのデータスループツトの向上を
図つている。
フアを複数個設けて、複数ページに対するアドレ
ス変換データを同時に読み出し、複数ページに及
ぶ主記憶アクセスを同時に処理することによつ
て、主記憶装置とのデータスループツトの向上を
図つている。
このような従来構成においては、複数個の変換
バツフアを備えることになるため、ハードウエア
の増量を招くという欠点がある。
バツフアを備えることになるため、ハードウエア
の増量を招くという欠点がある。
従来のこの種の他のアドレス変換方式に、変換
バツフアを分割し、アクセスをインタリーブして
少ないハードウエア量で前述と同等に近い効果を
狙つたものがある。
バツフアを分割し、アクセスをインタリーブして
少ないハードウエア量で前述と同等に近い効果を
狙つたものがある。
しかし、このような従来構成においては、同時
には１つのアドレス変換しかできないという欠点
がある。
には１つのアドレス変換しかできないという欠点
がある。
発明の目的
本発明の目的は、ベクトル演算ではアクセスは
同一方向に連続する数ページにまたがる場合が多
いことに着目し、連続する複数ページのアドレス
変換を少量のハードウエアによつて同時に行なえ
るようなアドレス変換方式を提供することにあ
る。
同一方向に連続する数ページにまたがる場合が多
いことに着目し、連続する複数ページのアドレス
変換を少量のハードウエアによつて同時に行なえ
るようなアドレス変換方式を提供することにあ
る。
発明の構成
本発明の方式は、プログラムでアクセス可能な
論理アドレス空間を論理アドレス信号の上位Ｍビ
ツトと該Ｍビツトに続くＮビツトとによつてペー
ジに等分割し、 それぞれが前記Ｎビツトの内容を同一とする前
記ページに対する２のＭ乗数個のアドレス変換デ
ータの一部もしくは全部を格納する２のＮ乗数個
の変換バツフアと、 前記Ｍビツトの内容と１とを加算または減算す
る少なくとも１個の演算器と、 少なくとも前記Ｎビツトの内容に基づいて前記
変換バツフア対応の切替信号を同時に発生するア
ドレス調整回路と、 前記Ｍビツトの内容と前記演算器の出力とを切
り替えて前期変換バツフアへ検索アドレス信号と
して供給する前記変換バツフア対応の切替器 とを設け、前記論理アドレス信号によつて指定さ
れるページからの連続する２のＮ乗数個のページ
に対する実ページアドレスを一挙に得るようにし
たことを特徴とする。
論理アドレス空間を論理アドレス信号の上位Ｍビ
ツトと該Ｍビツトに続くＮビツトとによつてペー
ジに等分割し、 それぞれが前記Ｎビツトの内容を同一とする前
記ページに対する２のＭ乗数個のアドレス変換デ
ータの一部もしくは全部を格納する２のＮ乗数個
の変換バツフアと、 前記Ｍビツトの内容と１とを加算または減算す
る少なくとも１個の演算器と、 少なくとも前記Ｎビツトの内容に基づいて前記
変換バツフア対応の切替信号を同時に発生するア
ドレス調整回路と、 前記Ｍビツトの内容と前記演算器の出力とを切
り替えて前期変換バツフアへ検索アドレス信号と
して供給する前記変換バツフア対応の切替器 とを設け、前記論理アドレス信号によつて指定さ
れるページからの連続する２のＮ乗数個のページ
に対する実ページアドレスを一挙に得るようにし
たことを特徴とする。
発明の実施例
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロツク図で
ある。
ある。
本実施例は、５個のアドレスレジスタ１，１
４，１５，１６および１７と、方向情報レジスタ
２と、２つの演算器３，４と、アドレス調整回路
５と、４個の切替器６，７，８および９と、４個
の変換バツフア１０，１１，１２および１３とか
ら構成されている。
４，１５，１６および１７と、方向情報レジスタ
２と、２つの演算器３，４と、アドレス調整回路
５と、４個の切替器６，７，８および９と、４個
の変換バツフア１０，１１，１２および１３とか
ら構成されている。
アドレスレジスタ１にはプログラムのうえで指
定可能な２の28乗個の論理アドレスを指定できる
ように28ビツトの論理アドレス信号が処理装置
（図示せず）によつて設定可能である。論理アド
レス信号のうちの最上位から６ビツト、２ビツト
および20ビツトは、それるれ第１ページ番号P1、
第２ページ番号P2およびページ内アドレスＡを
表現するためのものである。すなわち、論理アド
レス空間は256個のページ（１ページは2020＝
1048576アドレス）に分割されている。
定可能な２の28乗個の論理アドレスを指定できる
ように28ビツトの論理アドレス信号が処理装置
（図示せず）によつて設定可能である。論理アド
レス信号のうちの最上位から６ビツト、２ビツト
および20ビツトは、それるれ第１ページ番号P1、
第２ページ番号P2およびページ内アドレスＡを
表現するためのものである。すなわち、論理アド
レス空間は256個のページ（１ページは2020＝
1048576アドレス）に分割されている。
ページは第１ページ番号P1と第２ページ番号
P2とで指定され、変換バツフア１０，１１，１
２および１３のそれぞれは、下位ページ番号P2
を同一とするページに対するアドレス変換データ
を格納する。すなわち、変換バツフア１０，１
１，１２および１３のそれぞれは、第２ページ番
号P2が０，１，２および３となるページ群（64
ページからなる）に対応している。
P2とで指定され、変換バツフア１０，１１，１
２および１３のそれぞれは、下位ページ番号P2
を同一とするページに対するアドレス変換データ
を格納する。すなわち、変換バツフア１０，１
１，１２および１３のそれぞれは、第２ページ番
号P2が０，１，２および３となるページ群（64
ページからなる）に対応している。
第２図は、本実施例における論理アドレスと実
アドレスとの関係を示す。第１ページ番号P1と
第２ページ番号P2とで表現される論理ページLP
は、実ページRP（５ビツト）にアドレス変換さ
れ、この実ページRPとページ内アドレスＡ（論理
アドレスのものと同一）とによつて、主記憶装置
（図示せず）を直接にアクセスできるようになる。
このアドレス変換を行なうことによつて、主記憶
装置が32ページ分の容量であるにもかかわらず、
同時に必要な32ページ以下のページを主記憶装置
にロードしておけば、プログラム上はあたかも８
倍の256ページがあるかのようにデータを扱うこ
とができる。
アドレスとの関係を示す。第１ページ番号P1と
第２ページ番号P2とで表現される論理ページLP
は、実ページRP（５ビツト）にアドレス変換さ
れ、この実ページRPとページ内アドレスＡ（論理
アドレスのものと同一）とによつて、主記憶装置
（図示せず）を直接にアクセスできるようになる。
このアドレス変換を行なうことによつて、主記憶
装置が32ページ分の容量であるにもかかわらず、
同時に必要な32ページ以下のページを主記憶装置
にロードしておけば、プログラム上はあたかも８
倍の256ページがあるかのようにデータを扱うこ
とができる。
上述のアドレス変換を行なうためのアドレス変
換データは、プログラムや他のデータ等と共に、
主記憶装置に格納されている。このアドレス変換
データのうちから、第２ページ番号P2の値を同
一とする64ページ分に対する64個のアドレス変換
データがそれぞれ対応する高速メモリで構成され
る変換バツフア１０〜１３に、主記憶装置から予
めロードされている。
換データは、プログラムや他のデータ等と共に、
主記憶装置に格納されている。このアドレス変換
データのうちから、第２ページ番号P2の値を同
一とする64ページ分に対する64個のアドレス変換
データがそれぞれ対応する高速メモリで構成され
る変換バツフア１０〜１３に、主記憶装置から予
めロードされている。
つまり、第１図に示すように第２ページ番号
P2が０のページに対応する変換バツフア１０に
はページ番号０（P1＝０、P2＝０）、４（P1＝１、
P2＝０）……252（P1＝63、P2＝０）がロードさ
れており、以下同様に変換バツフア１３のページ
番号255（P1＝63、P2＝３）までの合計256個のペ
ージ番号がアドレス変換データとしてロードされ
ている。これらのアドレス変換データは、第１ペ
ージ番号P1を４倍したものに第２ページ番号P2
を加えることにより得られる。
P2が０のページに対応する変換バツフア１０に
はページ番号０（P1＝０、P2＝０）、４（P1＝１、
P2＝０）……252（P1＝63、P2＝０）がロードさ
れており、以下同様に変換バツフア１３のページ
番号255（P1＝63、P2＝３）までの合計256個のペ
ージ番号がアドレス変換データとしてロードされ
ている。これらのアドレス変換データは、第１ペ
ージ番号P1を４倍したものに第２ページ番号P2
を加えることにより得られる。
さて、処理装置はプログラムに沿つて主記憶装
置内の命令を読み出し、命令を解読し、オペラン
ドアドレスを計算し、必要ならば主記憶装置に格
納されているオペランドデータを読み出し、演算
処理を行なつた後に、該演算結果を必要ならば主
記憶装置に格納するという一連のデータ処理を行
なう。これらのデータ処理の過程において、主記
憶装置へのアクセスを必要とするたびごとに、前
述のようなアドレス変換が行なわれることにな
る。
置内の命令を読み出し、命令を解読し、オペラン
ドアドレスを計算し、必要ならば主記憶装置に格
納されているオペランドデータを読み出し、演算
処理を行なつた後に、該演算結果を必要ならば主
記憶装置に格納するという一連のデータ処理を行
なう。これらのデータ処理の過程において、主記
憶装置へのアクセスを必要とするたびごとに、前
述のようなアドレス変換が行なわれることにな
る。
ベクトル演算の場合には、複数個の要素データ
を同時にアクセスし同一演算の対象データが複数
ページに及ぶことが多いので、処理装置は、一挙
にアクセスすべき要素の先頭論理アドレス信号を
アドレスレジスタ１に設定するとともに、方向情
報レジスタ２にアクセスの方向情報を設定する。
方向情報は、アドレスレジスタ１に設定された論
理アドレス信号のうちの第１ページ番号P1と第
２ページ番号P2とによつて指定されるページと
ともにアドレス変換が行なわれるべきページを指
定するために使用される。
を同時にアクセスし同一演算の対象データが複数
ページに及ぶことが多いので、処理装置は、一挙
にアクセスすべき要素の先頭論理アドレス信号を
アドレスレジスタ１に設定するとともに、方向情
報レジスタ２にアクセスの方向情報を設定する。
方向情報は、アドレスレジスタ１に設定された論
理アドレス信号のうちの第１ページ番号P1と第
２ページ番号P2とによつて指定されるページと
ともにアドレス変換が行なわれるべきページを指
定するために使用される。
第３，１図〜第３，８図は、このことの理解を
容易ならしめるための図であり、第３，１図〜第
３，４図は方向情態がプラス、第３，５図〜第
３，８図は方向情報がマイナスの場合にそれぞれ
対応している。第３，１図〜第３，８図における
数字０，１，２および３のそれぞれは、第２ペー
ジ番号P2の値であり変換バツフア１０，１１，
１２および１３が格納しているアドレス変換表を
指定するものとする。また記号Ｘは第１ページ番
号P1の値を示すものであり、Ｘ＋１、Ｘ−１は
Ｘに１を加算、減算した値とする。
容易ならしめるための図であり、第３，１図〜第
３，４図は方向情態がプラス、第３，５図〜第
３，８図は方向情報がマイナスの場合にそれぞれ
対応している。第３，１図〜第３，８図における
数字０，１，２および３のそれぞれは、第２ペー
ジ番号P2の値であり変換バツフア１０，１１，
１２および１３が格納しているアドレス変換表を
指定するものとする。また記号Ｘは第１ページ番
号P1の値を示すものであり、Ｘ＋１、Ｘ−１は
Ｘに１を加算、減算した値とする。
数字０，１，２または３と記号Ｘ−１、Ｘまた
はＸ＋１とで指定されるブロツクは、各アドレス
変換表における特定のページに対する実ページを
示し、〇印で囲まれた記号Ｘと数字０，１，２ま
たは３はアドレスレジスタ１に設定された第１ペ
ージ番号P1と第２ページ番号P2の値をそれぞれ
示す。
はＸ＋１とで指定されるブロツクは、各アドレス
変換表における特定のページに対する実ページを
示し、〇印で囲まれた記号Ｘと数字０，１，２ま
たは３はアドレスレジスタ１に設定された第１ペ
ージ番号P1と第２ページ番号P2の値をそれぞれ
示す。
第３．１図は、第１ページ番号P1がＸ、第２
ページ番号P2が０であるページがアドレスレジ
スタ１に、かつ方向情報としてプラスが方向情報
レジスタ２に設定された場合を示し、でアクセス
される変換バツフア１０，１１，１２および１３
（それぞれをＸ（０），Ｘ(1)，Ｘ(2)およびＸ(3)と略
記する）から実ページが読み出されることを示
す。つまり、4Xページを先頭に（4X＋３）ペー
ジまでの連続４ページがアクセスされる。第３．
２図は、第２ページ番号P2が１であるページが
アドレスレジスタ１に、かつ方向情報として、プ
ラスが方向情報レジスタ２に設定された場合であ
り、このときにはＸ(1)，Ｘ(2)，Ｘ(3)および〔Ｘ＋
１〕(10)から実ページが読み出されることになる。
つまり、４つめの実ページは、変換バツフア１０
のアドレスＸ＋１から読み出されことを示す。第
３，３図および第３，４図についても同様な考え
方によつて、その意図が容易に理解される。
ページ番号P2が０であるページがアドレスレジ
スタ１に、かつ方向情報としてプラスが方向情報
レジスタ２に設定された場合を示し、でアクセス
される変換バツフア１０，１１，１２および１３
（それぞれをＸ（０），Ｘ(1)，Ｘ(2)およびＸ(3)と略
記する）から実ページが読み出されることを示
す。つまり、4Xページを先頭に（4X＋３）ペー
ジまでの連続４ページがアクセスされる。第３．
２図は、第２ページ番号P2が１であるページが
アドレスレジスタ１に、かつ方向情報として、プ
ラスが方向情報レジスタ２に設定された場合であ
り、このときにはＸ(1)，Ｘ(2)，Ｘ(3)および〔Ｘ＋
１〕(10)から実ページが読み出されることになる。
つまり、４つめの実ページは、変換バツフア１０
のアドレスＸ＋１から読み出されことを示す。第
３，３図および第３，４図についても同様な考え
方によつて、その意図が容易に理解される。
第３，５図〜第３，８図のそれぞれは、第３，
１図〜第３，４図のそれぞれがプラスの方向情報
を与えられた場合を示すのに対して、マイナスの
方向情報が与えられた場合を示す点が異なる。こ
の結果により、たとえば、第３，５図においては
Ｘ（０），Ｘ−１(3)，Ｘ−１(2)およびＸ−１(1)から
実ページが読み出されることになる。つまり、Ｘ
（０）から降順の連続する４ページに対する実ペ
ージが読み出されるのである。第３，６図〜第
３，８図のそれぞれについても、以上の説明に基
づいて容易に理解することができる。
１図〜第３，４図のそれぞれがプラスの方向情報
を与えられた場合を示すのに対して、マイナスの
方向情報が与えられた場合を示す点が異なる。こ
の結果により、たとえば、第３，５図においては
Ｘ（０），Ｘ−１(3)，Ｘ−１(2)およびＸ−１(1)から
実ページが読み出されることになる。つまり、Ｘ
（０）から降順の連続する４ページに対する実ペ
ージが読み出されるのである。第３，６図〜第
３，８図のそれぞれについても、以上の説明に基
づいて容易に理解することができる。
再び第１図を参照すると、演算器３は方向情報
レジスタ２に設定された方向情報がプラスのとき
に、アドレスレジスタ１に設定された第１ページ
番号P1の値Ｘに１を加算し、演算器４は方向情
報がマイナスのときに、第１ページ番号P1の値
Ｘから１を減算し、これらの演算結果は切替器６
〜９のそれぞれに供給される。
レジスタ２に設定された方向情報がプラスのとき
に、アドレスレジスタ１に設定された第１ページ
番号P1の値Ｘに１を加算し、演算器４は方向情
報がマイナスのときに、第１ページ番号P1の値
Ｘから１を減算し、これらの演算結果は切替器６
〜９のそれぞれに供給される。
アドレス調整回路５は、方向情報レジスタ２に
設定された方向情報と、アドレスレジスタ１に設
定された第２ページ番号P2の値に基づいて、切
替器６〜９対応に切替信号１００，１０１，１０
２，１０３を同時に発生して切替器６，７，８，
９に供給する。
設定された方向情報と、アドレスレジスタ１に設
定された第２ページ番号P2の値に基づいて、切
替器６〜９対応に切替信号１００，１０１，１０
２，１０３を同時に発生して切替器６，７，８，
９に供給する。
切替信号１００〜１０３のそれぞれは、方向情
報レジスタ２に設定された方向情報がプラスの場
合には、対応する第２ページ番号（例えば切替信
号１００は第２ページ番号０に対応する）がアド
レスレジスタ１に設定された第２ページ番号P2
より小さくないときにはアドレスレジスタ１に設
定された第１ページ番号P1、つまりＸ、また小
さいときには演算器３の出力、つまりＸ＋１を切
替器６〜９に選ばせる。
報レジスタ２に設定された方向情報がプラスの場
合には、対応する第２ページ番号（例えば切替信
号１００は第２ページ番号０に対応する）がアド
レスレジスタ１に設定された第２ページ番号P2
より小さくないときにはアドレスレジスタ１に設
定された第１ページ番号P1、つまりＸ、また小
さいときには演算器３の出力、つまりＸ＋１を切
替器６〜９に選ばせる。
方向情報レジスタ２に設定された方向情報がマ
イナスの場合には、対応する第２ページ番号がア
ドレスレジスタ１に設定された第２ページ番号
P2より大きくないときには、アドレスレジスタ
１に設定された第１ページ番号、つまりＸ、また
大きいときには演算器４の出力、つまりＸ−１を
切替器６〜９に選ばせる。
イナスの場合には、対応する第２ページ番号がア
ドレスレジスタ１に設定された第２ページ番号
P2より大きくないときには、アドレスレジスタ
１に設定された第１ページ番号、つまりＸ、また
大きいときには演算器４の出力、つまりＸ−１を
切替器６〜９に選ばせる。
以上の論理は、先に行つた第３，１図〜第３，
８図による説明から容易に導かれる。
８図による説明から容易に導かれる。
切替器６〜９のそれぞれはこの切替信号１００
〜１０３に応答して、第１ページ番号P1の値Ｘ
と演算器３からのＸ＋１と演算器４からのＸ−１
の内の１つを選択して、それぞれ変換バツフア１
０〜１３に供給する。上述の切替信号１００〜１
０３が方向情報のみならず第２ページ番号P2の
値にも依存することは、たとえば、第３，２図に
おいてＸ(1)が読み出されるのに対して、第３，３
図においてはＸ＋１(1)が読み出されるようになる
ことによつて容易に理解される。
〜１０３に応答して、第１ページ番号P1の値Ｘ
と演算器３からのＸ＋１と演算器４からのＸ−１
の内の１つを選択して、それぞれ変換バツフア１
０〜１３に供給する。上述の切替信号１００〜１
０３が方向情報のみならず第２ページ番号P2の
値にも依存することは、たとえば、第３，２図に
おいてＸ(1)が読み出されるのに対して、第３，３
図においてはＸ＋１(1)が読み出されるようになる
ことによつて容易に理解される。
変換バツフア１０〜１３においては、それぞれ
切替器６〜９からの上記Ｘ、Ｘ＋１またはＸ−１
によつて指定されるアドレスから実ページがそれ
ぞれアドレスレジスタ１４〜１７に同時に読み出
される。
切替器６〜９からの上記Ｘ、Ｘ＋１またはＸ−１
によつて指定されるアドレスから実ページがそれ
ぞれアドレスレジスタ１４〜１７に同時に読み出
される。
以上述べた実施例においては２つの演算器３と
４を設けているが、いずれか一方のみにしてもよ
い。その場合には方向情報レジスタ２は不要にな
る。
４を設けているが、いずれか一方のみにしてもよ
い。その場合には方向情報レジスタ２は不要にな
る。
以上に述べたすべての実施例において、変換バ
ツフアは主記憶装置が格納するアドレス変換表中
の全アドレス変換データの写しを保持していると
しているが、本発明は、変換バツフアが主記憶装
置にあるアドレス変換表中の一部のアドレス変換
データの写しを保持しているものも含む。
ツフアは主記憶装置が格納するアドレス変換表中
の全アドレス変換データの写しを保持していると
しているが、本発明は、変換バツフアが主記憶装
置にあるアドレス変換表中の一部のアドレス変換
データの写しを保持しているものも含む。
本発明によれば、以上のような構成の採用によ
つて、アドレス変換を行なうべきページの選択を
ページの方向と先頭ページとに基づいて行なうた
め、連続する複数ページのアドレス変換が少量の
ハードウエアによつて同時に可能となる。
つて、アドレス変換を行なうべきページの選択を
ページの方向と先頭ページとに基づいて行なうた
め、連続する複数ページのアドレス変換が少量の
ハードウエアによつて同時に可能となる。
第１図は本発明の一実施例を示し、第２図と第
３図は該実施例を説明するための図を示す。 １，１４，１５，１６，１７…アドレスレジス
タ、２…方向情報レジスタ、３，４…演算器、５
…アドレス調整回路、６，７，８，９…切替器、
１０，１１，１２，１３…変換バツフア。
３図は該実施例を説明するための図を示す。 １，１４，１５，１６，１７…アドレスレジス
タ、２…方向情報レジスタ、３，４…演算器、５
…アドレス調整回路、６，７，８，９…切替器、
１０，１１，１２，１３…変換バツフア。
Claims (1)
- 【特許請求の範囲】 １ プログラムでアクセス可能な論理アドレス空
間を論理アドレス信号の上位Ｍビツトと該Ｍビツ
トに続くＮビツトとによつてページに等分割し、 それぞれが前記Ｎビツトの内容を同一とする前
記ページに対する２のＭ乗数個のアドレス変換デ
ーダの一部もしくは全部を格納する２のＮ乗数個
の変換バツフアと、 前記Ｍビツトの内容と１とを加算または減算す
る少なくとも１個の演算器と、 少なくとも前記Ｎビツトの内容に基づいて前記
変換バツフア対応の切替信号を同時に発生するア
ドレス調整回路と、 前記切替信号に応答して前記Ｍビツトの内容と
前記演算器の出力とを切り替えて前記変換バツフ
アへ検索アドレス信号として供給する前記変換バ
ツフア対応の切替器 とを設け、前記論理アドレス信号によつて指定さ
れるページからの連続する２のＮ乗個のページに
対する実ページアドレスを一挙に得るようにした
ことを特徴とするアドレス変換方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223732A JPS60132253A (ja) | 1983-11-28 | 1983-11-28 | アドレス変換方式 |
| EP84104166A EP0124799B1 (en) | 1983-04-13 | 1984-04-12 | Memory access arrangement in a data processing system |
| DE8484104166T DE3483489D1 (de) | 1983-04-13 | 1984-04-12 | Speicherzugriffseinrichtung in einem datenverarbeitungssystem. |
| US06/599,869 US4691281A (en) | 1983-04-13 | 1984-04-13 | Data processing system simultaneously carrying out address translation of a plurality of logical addresses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223732A JPS60132253A (ja) | 1983-11-28 | 1983-11-28 | アドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60132253A JPS60132253A (ja) | 1985-07-15 |
| JPS6362012B2 true JPS6362012B2 (ja) | 1988-12-01 |
Family
ID=16802819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223732A Granted JPS60132253A (ja) | 1983-04-13 | 1983-11-28 | アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111812U (ja) * | 1987-01-09 | 1988-07-18 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991202A (ja) * | 1995-09-27 | 1997-04-04 | Kofu Nippon Denki Kk | リストベクトル処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57164485A (en) * | 1981-04-03 | 1982-10-09 | Hitachi Ltd | Buffer device for address conversion |
-
1983
- 1983-11-28 JP JP58223732A patent/JPS60132253A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63111812U (ja) * | 1987-01-09 | 1988-07-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60132253A (ja) | 1985-07-15 |
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