JP2503702B2 - アドレス変換装置 - Google Patents
アドレス変換装置Info
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- JP2503702B2 JP2503702B2 JP1330829A JP33082989A JP2503702B2 JP 2503702 B2 JP2503702 B2 JP 2503702B2 JP 1330829 A JP1330829 A JP 1330829A JP 33082989 A JP33082989 A JP 33082989A JP 2503702 B2 JP2503702 B2 JP 2503702B2
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- JP
- Japan
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- address
- logical
- page
- bits
- real
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアドレス変換方式に関し、特に仮想記憶方式
において論理アドレスから実アドレスに変換する方式に
関する。
において論理アドレスから実アドレスに変換する方式に
関する。
科学技術計算を超高速に行なうスーパーコンピュータ
では、配列状になった多量のデータの各要素に対して同
一演算を行なういわゆるベクトル演算が主に実行される
が、取り扱う配列データは一般に主記憶装置の容量に比
べ大きなものとなるため、プログラム上の論理アドレス
をアドレス変換表に基づき、実アドレスに変換して主記
憶装置をアクセスする仮想記憶方式が一般的に用いられ
ている。アドレス変換を高速に行なうために、アドレス
変換バッファを設けて、主記憶装置に格納されているア
ドレス変換表の写しを保持するようにしたものが多く用
いられている。
では、配列状になった多量のデータの各要素に対して同
一演算を行なういわゆるベクトル演算が主に実行される
が、取り扱う配列データは一般に主記憶装置の容量に比
べ大きなものとなるため、プログラム上の論理アドレス
をアドレス変換表に基づき、実アドレスに変換して主記
憶装置をアクセスする仮想記憶方式が一般的に用いられ
ている。アドレス変換を高速に行なうために、アドレス
変換バッファを設けて、主記憶装置に格納されているア
ドレス変換表の写しを保持するようにしたものが多く用
いられている。
従来、この種のアドレス変換方式には、全論理ページ
に対するアドレス変換バッファを複数個設け、複数ペー
ジに対するアドレス変換データを同時に読み出し、複数
ページに及ぶ主記憶アクセスを同時に処理することによ
って、主記憶装置とのデータスループットの向上を図っ
たものがある。また、アドレス変換バッファを複数個に
分割し、アドレス変換を行なうべきページの選択をペー
ジの方向と先頭ページとに基づいて行ない、連続する複
数ページのアドレス変換を同時に行なうことにより、少
量のハードウェアで前述と同様に近い効果が得られたも
のがある。（特公昭63−62012号公報） 〔発明が解決しようとする課題〕 上述した従来のアドレス変換方式のうち、アドレス変
換バッファを複数個設け、複数ページに対するアドレス
変換データを同時に読み出す方式では、全論理ページに
対するアドレス変換バッファを複数個設けなければなら
ないのでハードウェアの量が多くなるという欠点があ
る。またアドレス変換バッファを分割しアドレス行なう
べきページの選択をページの方向と先頭ページとに基づ
いて行ない、少量のハードウェァの量で複数ページのア
ドレス変換を同時に行なう方式では、間接ベクトルのよ
うなランダムな論理ページアドレスについては、アドレ
ス変換を同時に行なえないという欠点がある。
に対するアドレス変換バッファを複数個設け、複数ペー
ジに対するアドレス変換データを同時に読み出し、複数
ページに及ぶ主記憶アクセスを同時に処理することによ
って、主記憶装置とのデータスループットの向上を図っ
たものがある。また、アドレス変換バッファを複数個に
分割し、アドレス変換を行なうべきページの選択をペー
ジの方向と先頭ページとに基づいて行ない、連続する複
数ページのアドレス変換を同時に行なうことにより、少
量のハードウェアで前述と同様に近い効果が得られたも
のがある。（特公昭63−62012号公報） 〔発明が解決しようとする課題〕 上述した従来のアドレス変換方式のうち、アドレス変
換バッファを複数個設け、複数ページに対するアドレス
変換データを同時に読み出す方式では、全論理ページに
対するアドレス変換バッファを複数個設けなければなら
ないのでハードウェアの量が多くなるという欠点があ
る。またアドレス変換バッファを分割しアドレス行なう
べきページの選択をページの方向と先頭ページとに基づ
いて行ない、少量のハードウェァの量で複数ページのア
ドレス変換を同時に行なう方式では、間接ベクトルのよ
うなランダムな論理ページアドレスについては、アドレ
ス変換を同時に行なえないという欠点がある。
本発明のアドレス変換装置は、プログラムでアクセス
可能な論理アドレス空間を論理アドレスの上位Ｍ＋Ｎビ
ットによりページに等分割し、ページ単位で論理アドレ
スから実アドレスに変換して記憶装置をアクセスするよ
うに制御する処理装置において、論理ページアドレスの
下位Ｎビットの内容を同じとするページに対するページ
変換データを格納する２のＮ乗個に分割されたアドレス
変換バッファと、論理アドレスの中の第１番目の論理ア
ドレスの上位Ｍビットの第２番目以降の2N−１個の論理
アドレスの上位Ｍビットとの一致情報を検出する比較手
段と、論理アドレス各々の論理ページアドレスの下位Ｎ
ビットの値と、比較手段から出力される論理アドレスの
一致情報と、前記２のＮ乗個のアドレス変換バッファか
ら出力されるページ変換データを受け、前記比較手段に
おいて一致した論理アドレスについてのみ実ページアド
レスを得るように制御するアドレス変換制御回路とを有
している。
可能な論理アドレス空間を論理アドレスの上位Ｍ＋Ｎビ
ットによりページに等分割し、ページ単位で論理アドレ
スから実アドレスに変換して記憶装置をアクセスするよ
うに制御する処理装置において、論理ページアドレスの
下位Ｎビットの内容を同じとするページに対するページ
変換データを格納する２のＮ乗個に分割されたアドレス
変換バッファと、論理アドレスの中の第１番目の論理ア
ドレスの上位Ｍビットの第２番目以降の2N−１個の論理
アドレスの上位Ｍビットとの一致情報を検出する比較手
段と、論理アドレス各々の論理ページアドレスの下位Ｎ
ビットの値と、比較手段から出力される論理アドレスの
一致情報と、前記２のＮ乗個のアドレス変換バッファか
ら出力されるページ変換データを受け、前記比較手段に
おいて一致した論理アドレスについてのみ実ページアド
レスを得るように制御するアドレス変換制御回路とを有
している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。
第１図において、本実施例はたとえばM,Nの値が、それ
ぞれＭ＝6,N＝２の場合であり、４個の論理アドレスレ
ジスタ1,2,3,4と４個のアドレス変換バッファ5,6,7,8と
ページ比較回路９とアドレス変換制御回路10と４個の実
アドレスレジスタ11,12,13,14とから構成されている。
第１図において、本実施例はたとえばM,Nの値が、それ
ぞれＭ＝6,N＝２の場合であり、４個の論理アドレスレ
ジスタ1,2,3,4と４個のアドレス変換バッファ5,6,7,8と
ページ比較回路９とアドレス変換制御回路10と４個の実
アドレスレジスタ11,12,13,14とから構成されている。
第２図は論理アドレスレジスタ１と実アドレスレジス
タ11を示す図である。第２図において、論理アドレスレ
ジスタ2,2,4は論理アドレスレジスタ１と、実アドレス
レジスタ12,13,14は実アドレスレジスタ11と同じ構成で
ある。本実施例では実ページが25＝32ページ存在するの
に対し、論理ページは28＝256ページが存在するので、
実際の主記憶の容量の８倍のアドレス空間をプログラム
で扱うことが可能である。論理アドレスから実アドレス
へアドレス変換を行なう時、アドレス変換バッファ5,6,
7,8を通じ変換が行なわれるのは、ページアドレスのみ
であり、ページ内アドレスの20ビット分については、論
理アドレスと実アドレスは同じ値をとる。実アドレスレ
ジスタの最上位ビットはアドレス変換フラグであり、実
アドレスレジスタ11のアドレス変換フラグは常に０を保
持している。
タ11を示す図である。第２図において、論理アドレスレ
ジスタ2,2,4は論理アドレスレジスタ１と、実アドレス
レジスタ12,13,14は実アドレスレジスタ11と同じ構成で
ある。本実施例では実ページが25＝32ページ存在するの
に対し、論理ページは28＝256ページが存在するので、
実際の主記憶の容量の８倍のアドレス空間をプログラム
で扱うことが可能である。論理アドレスから実アドレス
へアドレス変換を行なう時、アドレス変換バッファ5,6,
7,8を通じ変換が行なわれるのは、ページアドレスのみ
であり、ページ内アドレスの20ビット分については、論
理アドレスと実アドレスは同じ値をとる。実アドレスレ
ジスタの最上位ビットはアドレス変換フラグであり、実
アドレスレジスタ11のアドレス変換フラグは常に０を保
持している。
第３図はアドレス変換バッファ5,6,7,8の詳細を示し
た図である。第３図において、アドレス変換バッファ5,
6,7,8には論理ページアドレスの下位２ビットＮの値が
それぞれＮ＝00,01,10,11である論理ページに対応する
実ページデータが格納されており、おのおのアドレス変
換バッファにおける実ページデータは対応する論理ペー
ジデータの上位６ビットＭの値の昇順になるように格納
されている。４個のアドレス変換バッファ5,6,7,8とも
論理アドレスレジスタ１の論理ページの上位６ビットＭ
の値を入力とし、入力されたＭに続く２ビットＮの値が
それぞれ00,01,10,11である論理ページアドレスに対応
する実ページアドレスを出力する。
た図である。第３図において、アドレス変換バッファ5,
6,7,8には論理ページアドレスの下位２ビットＮの値が
それぞれＮ＝00,01,10,11である論理ページに対応する
実ページデータが格納されており、おのおのアドレス変
換バッファにおける実ページデータは対応する論理ペー
ジデータの上位６ビットＭの値の昇順になるように格納
されている。４個のアドレス変換バッファ5,6,7,8とも
論理アドレスレジスタ１の論理ページの上位６ビットＭ
の値を入力とし、入力されたＭに続く２ビットＮの値が
それぞれ00,01,10,11である論理ページアドレスに対応
する実ページアドレスを出力する。
第４図はページ比較回路９の詳細を示した図である。
第４図において、ページ比較回路９は３個のコンパレー
タ41,42,43から構成されており、コンパレータ41は論理
アドレスレジスタ１の論理ページアドレスの上位６ビッ
トＭと論理アドレスレジスタ２の論理ページアドレスの
上位６ビットＭを比較し、６ビット全て一致したら０を
出力し、６ビットのうち１ビットでも一致しないものが
あれば１を出力する。同様にコンパレータ42は論理アド
レスレジスタ１のＭの値と論理アドレスレジスタ３のＭ
の値を、コンパレータ43は論理アドレスレジスタ１のＭ
の値と論理アドレスレジスタ４のＭの値を比較し、それ
ぞれの一致情報を出力する。
第４図において、ページ比較回路９は３個のコンパレー
タ41,42,43から構成されており、コンパレータ41は論理
アドレスレジスタ１の論理ページアドレスの上位６ビッ
トＭと論理アドレスレジスタ２の論理ページアドレスの
上位６ビットＭを比較し、６ビット全て一致したら０を
出力し、６ビットのうち１ビットでも一致しないものが
あれば１を出力する。同様にコンパレータ42は論理アド
レスレジスタ１のＭの値と論理アドレスレジスタ３のＭ
の値を、コンパレータ43は論理アドレスレジスタ１のＭ
の値と論理アドレスレジスタ４のＭの値を比較し、それ
ぞれの一致情報を出力する。
第５図はアドレス変換制御回路10の詳細を示した図で
ある。第５図において、アドレス変換制御回路10は４個
のセレクタ51,52,53,54から構成されている。セレクタ5
1,52,53,54には、アドレス変換バッファ5,6,7,8から得
られた４個の実ページアドレスがそれぞれ入力され、そ
れぞれ論理アドレスレジスタ1,2,3,4の論理ページの下
位２ビットＮの値により入力された４個の実ページアド
レスの中の１個を選択し出力する。具体的にはセレクタ
51の場合、論理アドレスレジスタ１のＮの値が00のとき
はアドレス変換バッファ５から得られた実ページアドレ
スを出力し、Ｎ＝01,10,11のときは、それぞれアドレス
変換バッファ6,7,8から得られた実ページアドレスを出
力する。
ある。第５図において、アドレス変換制御回路10は４個
のセレクタ51,52,53,54から構成されている。セレクタ5
1,52,53,54には、アドレス変換バッファ5,6,7,8から得
られた４個の実ページアドレスがそれぞれ入力され、そ
れぞれ論理アドレスレジスタ1,2,3,4の論理ページの下
位２ビットＮの値により入力された４個の実ページアド
レスの中の１個を選択し出力する。具体的にはセレクタ
51の場合、論理アドレスレジスタ１のＮの値が00のとき
はアドレス変換バッファ５から得られた実ページアドレ
スを出力し、Ｎ＝01,10,11のときは、それぞれアドレス
変換バッファ6,7,8から得られた実ページアドレスを出
力する。
次に本実施例の動作を説明する。
４個の論理アドレスレジスタ1,2,3,4に入っている論
理アドレスを実アドレスに変換するに際し、まず論理ア
ドレスレジスタ１の論理ページアドレスの上位６ビット
Ｍの値がアドレス変換バッファ5,6,7,8に入力され、該
論理ページアドレスに対応する実ページアドレスがアド
レス変換バッファ5,6,7,8から同時に読み出され、アド
レス変換制御回路10へ出力される。これと平行して論理
アドレスレジスタ1,2,3,4の論理ページアドレスのＭの
値がそれぞれページ比較回路９へ出力され、ページ比較
回路９は一致をチェックした後、チェック結果の一致情
報であるコンパレータ41,42,43からの出力をそれぞれ、
実アドレスレジスタ12,13,14のアドレス変換フラグへ送
る。アドレス変換制御回路10は論理アドレスレジスタ1,
2,3,4それぞれの論理ページアドレスの下位２ビットＮ
の値とアドレス変換バッファ5,6,7,8から得られた４個
の実ページアドレスを受け、論理アドレスレジスタ1,2,
3,4の論理ページアドレスの変換後の実ページアドレス
をそれぞれ実アドレスレジスタ11,12,13,14のページを
示す５ビットの部分へ出力する。論理アドレスレジスタ
1,2,3,4のページ内アドレスを示す下位20ビットについ
ては、それぞれ実アドレスレジスタ11,12,13,14のペー
ジ内アドレスを示す下位20ビットの部分へそのまま移さ
れる。実アドレスレジスタ11,12,13,14に入力された実
アドレスのうち、アドレス変換フラグが０であるものに
ついては、そのまま主記憶装置中の該実アドレスへアク
セスされるが、アドレス変換フラグが１であるものにつ
いては、主記憶装置へはアクセスされず、該実アドレス
に対応する論理アドレスはアドレス変換待ちの状態とな
り、次のアドレス変換の動作へまわされる。なお、実ア
ドレスレジスタ11のアドレス変換フラグは常に０を保持
しているのでアドレス変換待ちの状態になることはな
い。
理アドレスを実アドレスに変換するに際し、まず論理ア
ドレスレジスタ１の論理ページアドレスの上位６ビット
Ｍの値がアドレス変換バッファ5,6,7,8に入力され、該
論理ページアドレスに対応する実ページアドレスがアド
レス変換バッファ5,6,7,8から同時に読み出され、アド
レス変換制御回路10へ出力される。これと平行して論理
アドレスレジスタ1,2,3,4の論理ページアドレスのＭの
値がそれぞれページ比較回路９へ出力され、ページ比較
回路９は一致をチェックした後、チェック結果の一致情
報であるコンパレータ41,42,43からの出力をそれぞれ、
実アドレスレジスタ12,13,14のアドレス変換フラグへ送
る。アドレス変換制御回路10は論理アドレスレジスタ1,
2,3,4それぞれの論理ページアドレスの下位２ビットＮ
の値とアドレス変換バッファ5,6,7,8から得られた４個
の実ページアドレスを受け、論理アドレスレジスタ1,2,
3,4の論理ページアドレスの変換後の実ページアドレス
をそれぞれ実アドレスレジスタ11,12,13,14のページを
示す５ビットの部分へ出力する。論理アドレスレジスタ
1,2,3,4のページ内アドレスを示す下位20ビットについ
ては、それぞれ実アドレスレジスタ11,12,13,14のペー
ジ内アドレスを示す下位20ビットの部分へそのまま移さ
れる。実アドレスレジスタ11,12,13,14に入力された実
アドレスのうち、アドレス変換フラグが０であるものに
ついては、そのまま主記憶装置中の該実アドレスへアク
セスされるが、アドレス変換フラグが１であるものにつ
いては、主記憶装置へはアクセスされず、該実アドレス
に対応する論理アドレスはアドレス変換待ちの状態とな
り、次のアドレス変換の動作へまわされる。なお、実ア
ドレスレジスタ11のアドレス変換フラグは常に０を保持
しているのでアドレス変換待ちの状態になることはな
い。
以上説明したように本発明は、複数個の論理アドレス
のうち、基準とする論理ページの上位Ｍビットを複数個
のアドレス変換バッファすべてに入力し、論理ページの
下位Ｎビットにより得られた複数個の実ページアドレス
から１個の実ページアドレスを選択する手段と、複数個
の論理ページについて基準となる論理ページと上位Ｍビ
ット同志比較する手段を設けることにより、基準とする
論理ページアドレスを含む２のＮ乗ページの範囲におい
て間接ベクトルのようなランダムの複数個の論理アドレ
スについても同時にアドレス変換できる効果がある。一
般的なプログラムのデータ処理においては論理ページア
ドレスが、その直前で処理された論理ページアドレスと
比較して大きく異なった値をとることは少なく、従って
実施例で述べたような、同時にアドレス変換できないよ
うな論理ページアドレスが存在する場合はほとんどな
く、そのために主記憶装置とのデータのスループットが
低下するようなことはほとんどない。
のうち、基準とする論理ページの上位Ｍビットを複数個
のアドレス変換バッファすべてに入力し、論理ページの
下位Ｎビットにより得られた複数個の実ページアドレス
から１個の実ページアドレスを選択する手段と、複数個
の論理ページについて基準となる論理ページと上位Ｍビ
ット同志比較する手段を設けることにより、基準とする
論理ページアドレスを含む２のＮ乗ページの範囲におい
て間接ベクトルのようなランダムの複数個の論理アドレ
スについても同時にアドレス変換できる効果がある。一
般的なプログラムのデータ処理においては論理ページア
ドレスが、その直前で処理された論理ページアドレスと
比較して大きく異なった値をとることは少なく、従って
実施例で述べたような、同時にアドレス変換できないよ
うな論理ページアドレスが存在する場合はほとんどな
く、そのために主記憶装置とのデータのスループットが
低下するようなことはほとんどない。
第１図は本発明の一実施例を示すブロック図、第２図は
本実施例の論理アドレスレジスタと実アドレスレジスタ
を示す図、第３図は本実施例のアドレス変換バッファを
示す図、第４図は本実施例のページ比較回路を示す図、
第５図は本実施例のアドレス変換制御回路を示す図であ
る。 1,2,3,4……論理アドレスレジスタ、5,6,7,8……アドレ
ス変換バッファ、９……ページ比較回路、10……アドレ
ス変換制御回路、11,12,13,14……実アドレスレジス
タ、41,42,43……コンパレータ、51,52,53,54……セレ
クタ。
本実施例の論理アドレスレジスタと実アドレスレジスタ
を示す図、第３図は本実施例のアドレス変換バッファを
示す図、第４図は本実施例のページ比較回路を示す図、
第５図は本実施例のアドレス変換制御回路を示す図であ
る。 1,2,3,4……論理アドレスレジスタ、5,6,7,8……アドレ
ス変換バッファ、９……ページ比較回路、10……アドレ
ス変換制御回路、11,12,13,14……実アドレスレジス
タ、41,42,43……コンパレータ、51,52,53,54……セレ
クタ。
Claims (1)
- 【請求項１】プログラムでアクセス可能な論理アドレス
空間を論理アドレスの上位Ｍ＋Ｎビットによりページに
等分割し、ページ単位で論理アドレスから実アドレスに
変換して記憶装置にアクセスするように制御する処理装
置において、論理ページアドレスの下位Ｎビットの内容
を同じとするページに対するページ変換データを格納す
る２のＮ乗個に分割されたアドレス変換バッファと、複
数個の論理アドレスの中の第１番目の論理アドレスの上
位Ｍビットと、第２番目以降の論理アドレスの上位Ｍビ
ットとの一致情報を検出する比較手段と、論理アドレス
各々の論理ページアドレスの下位Ｎビットの値と、前記
比較手段から出力される論理アドレスの一致情報と、前
記２のＮ乗個のアドレス変換バッファから出力されるペ
ージ変換データを受け、前記比較手段において一致した
論理アドレスについてのみ実ページアドレスを得るよう
に制御するアドレス変換制御回路と有し、前記第１番目
の論理アドレスを含む２のＮ乗ページの範囲における複
数個の論理アドレスを同時に実アドレスに変換すること
を特徴とするアドレス変換装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330829A JP2503702B2 (ja) | 1989-12-19 | 1989-12-19 | アドレス変換装置 |
| AU68261/90A AU648766B2 (en) | 1989-12-19 | 1990-12-19 | Apparatus for simultaneously translating logical page addresses into corresponding real addresses in a data processing system |
| CA002032746A CA2032746C (en) | 1989-12-19 | 1990-12-19 | Arrangement for translating logical page addresses to corresponding real ones in data processing system |
| DE69031378T DE69031378T2 (de) | 1989-12-19 | 1990-12-19 | Anordnung zur Umwandlung virtueller Seitenadressen in entsprechende reale Adressen in einem Datenverarbeitungssystem |
| EP90124723A EP0434017B1 (en) | 1989-12-19 | 1990-12-19 | Arrangement for translating logical page addresses to corresponding real ones in data processing system |
| US07/631,002 US5303359A (en) | 1989-12-19 | 1990-12-19 | Arrangement for simultaneously translating logical page addresses to corresponding real ones in data processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1330829A JP2503702B2 (ja) | 1989-12-19 | 1989-12-19 | アドレス変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03189749A JPH03189749A (ja) | 1991-08-19 |
| JP2503702B2 true JP2503702B2 (ja) | 1996-06-05 |
Family
ID=18237008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1330829A Expired - Lifetime JP2503702B2 (ja) | 1989-12-19 | 1989-12-19 | アドレス変換装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5303359A (ja) |
| EP (1) | EP0434017B1 (ja) |
| JP (1) | JP2503702B2 (ja) |
| AU (1) | AU648766B2 (ja) |
| CA (1) | CA2032746C (ja) |
| DE (1) | DE69031378T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341485A (en) * | 1991-05-07 | 1994-08-23 | International Business Machines Corporation | Multiple virtual address translation per computer cycle |
| JP2868141B2 (ja) * | 1992-03-16 | 1999-03-10 | 株式会社日立製作所 | ディスクアレイ装置 |
| US6510507B1 (en) * | 2000-03-03 | 2003-01-21 | Texas Instruments Incorporated | Page address look-up range ram |
| US6742105B1 (en) * | 2000-12-22 | 2004-05-25 | Silicon Access Networks | Method and system for range matching |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3825904A (en) * | 1973-06-08 | 1974-07-23 | Ibm | Virtual memory system |
| US4332010A (en) * | 1980-03-17 | 1982-05-25 | International Business Machines Corporation | Cache synonym detection and handling mechanism |
| JPS57143782A (en) * | 1981-03-03 | 1982-09-06 | Toshiba Corp | Information processor |
| EP0124799B1 (en) * | 1983-04-13 | 1990-10-31 | Nec Corporation | Memory access arrangement in a data processing system |
| JPS60157647A (ja) * | 1984-01-27 | 1985-08-17 | Hitachi Ltd | 仮想アドレス変換装置 |
| JPH0656594B2 (ja) * | 1985-05-07 | 1994-07-27 | 株式会社日立製作所 | ベクトルプロセツサ |
| JPH083805B2 (ja) * | 1985-06-28 | 1996-01-17 | ヒューレット・パッカード・カンパニー | Ｔｌｂ制御方法 |
| US4763244A (en) * | 1986-01-15 | 1988-08-09 | Motorola, Inc. | Paged memory management unit capable of selectively supporting multiple address spaces |
| US5179674A (en) * | 1988-07-25 | 1993-01-12 | Digital Equipment Corporation | Method and apparatus for predicting valid performance of virtual-address to physical-address translations |
-
1989
- 1989-12-19 JP JP1330829A patent/JP2503702B2/ja not_active Expired - Lifetime
-
1990
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