JPH04308953A - 仮想アドレス計算機装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は仮想記憶方式を用いた計
算機装置、さらに詳しくいえば、当該装置におけるＤＭ
Ａ（ダイレクト・メモリ・アクセス）転送を実行するＤ
ＭＡコントローラに関する。

【０００２】

【従来の技術】仮想記憶方式を用いた計算機装置におい
てＤＭＡ転送を実行する場合、従来はつぎのような方式
があった。 （１）ＤＭＡコントローラにアドレス情報を設定する際
、予めソフトウェアにより仮想アドレスを物理アドレス
に変換し、その値を設定するもの。 （２）また、他の方式としてＤＭＡコントローラにはソ
フトウェアで仮想アドレスを物理アドレスに変換しない
でそのまま仮想アドレスをＤＭＡ転送先（元）アドレス
として設定する。そしてＤＭＡは仮想アドレスを物理ア
ドレスに変換しながら転送を実行し、その際、仮想アド
レスから物理アドレスへの変換は中央処理装置が使用し
ているＭＭＵ（メモリマネッジメントユニット）を共有
するもの。

【０００３】

【発明が解決しようとする課題】しかしながら、前者は
仮想アドレスから物理アドレスへの変換をソフトウェア
で行っているのでソフトウェアへの負担が大きく装置全
体の能力低下を招くという欠点があった。仮想アドレス
方式は例えばページ単位で仮想アドレスと物理アドレス
との対応を採るものは１回の最大のＤＭＡ転送量は最小
ページ単位以下に設定されている。そのためソフトウェ
アによりアドレス変換された物理アドレスがページの境
界を越える場合にはソフトウェアは新たにアドレスを設
定しなければならず、かかる場合にはソフトウェアの負
担は益々増加することになる。一方、後者は前者の問題
は解決できるがＭＭＵを共有しているためＤＭＡ転送時
は中央処理装置は他の動作ができなくなる。また、ＭＭ
Ｕ内のＴＬＢ（トランスルックアヘッドバッファ）も書
替わり、キャッシュ機能においてはキャッシュ情報が乱
される。さらに複数のＤＭＡコントロールがＭＭＵを使
用することになるので、競合を回避するための調停回路
が必要となる。

【０００４】また、前後者はともにＤＭＡ転送において
、すべての時間システムバスを占有する方式である。 そのため、例えば高速バスを構築した場合でもＤＭＡ転
送先（元）が速度の遅い装置のときは高速バスの占有さ
れる時間は速度の遅い装置に左右されるので、高速バス
の機能を充分引き出すことができないという欠点があっ
た。本発明の目的は上記各欠点を解決するもので、ソフ
トウェアの負担を軽減化するとともにダイレクトメモリ
アクセス転送時、並行して中央処理装置のキャッシュメ
モリ機能実施を可能とし、さらにメインバスの占有時間
の短縮化およびＤＭＡコントローラの効率的使用を実現
した仮想アドレス計算機装置を提供することにある。

【０００５】

【課題を解決するための手段】前記目的を達成するため
に本発明による仮想アドレス計算機装置は少なくとも中
央処理装置と、キャッシュメモリと、仮想アドレスを物
理アドレスに変換するメモリ管理装置を有する仮想アド
レス計算機装置において、メインバスに、仮想アドレス
を物理アドレスに変換する第２のメモリ管理部を設けた
ＤＭＡコントローラを１以上接続し、かつ、前記１以上
のＤＭＡコントローラを、メインバスとのバッファを行
うバッファ手段を介してローカルバスに接続することに
より、前記１以上のＤＭＡコントローラはそれぞれ個別
に設けた第２のメモリ管理部を使用してＤＭＡ制御を行
い、前記ＤＭＡ制御中、前記中央処理装置は前記メモリ
管理装置を用いてキャッシュ機能を実現できることを特
徴とするように構成されている。また、ＤＭＡによるデ
ータ転送を行う際に用いる、仮想アドレスを物理アドレ
スに変換するメモリ管理部は、仮想ページバッファおよ
び物理ページバッファを有する物理アドレス生成手段と
、仮想アドレスが前記仮想ページバッファの内容の境界
を越えているか否かを検出する検出手段と、前記検出手
段出力に基づき前記物理アドレス生成手段の物理ページ
バッファの内容と仮想アドレスの一部を加えて物理アド
レスを生成させるアドレス変換手段を備えたことを特徴
とするように構成されている。

【０００６】

【実施例】以下、図面等を参照して本発明をさらに詳し
く説明する。図１は本発明による仮想アドレス計算機装
置の実施例を示す回路ブロック図である。高速のメイン
バス９には中央処理装置用ＭＭＵ３を介して中央処理装
置１およびキャッシュメモリ２が接続されている。また
、メモリ１４ならびに複数のＤＭＡコントローラ４，１
１および１２が接続されている。ＤＭＡコントローラ４
，１１および１２はそれぞれ同じ回路で構成されている
ので、ＤＭＡコントローラ４を代表して説明する。

【０００７】ＤＭＡコントローラ４は仮想アドレスを物
理アドレスに変換するメモリ管理部５，変換された物理
アドレスに連続してアクセスして転送制御を行う仮想ア
ドレスＤＭＡコントロール部６およびメインバス９とロ
ーカルバス１０との間で転送されるデータの速度を調整
するためのメイン・ローカルバスバッファ７から構成さ
れている。ローカルバス１０にはＤＭＡ転送先（元）装
置８が接続されている。中央処理装置１は図示しない記
録媒体から読み出された仮想アドレスを中央処理装置用
ＭＭＵ３に送り、仮想アドレスを物理アドレスに変換す
る。キャッシュメモリ２にアクセスすべき実行プログラ
ムが存在し、ヒットするとその実行プログラムが読み出
され、実行される。また、アクセスすべき実行プログラ
ムがキャッシュメモリ２に存在しない場合にはメモリ１
４より対応の実行プログラムを読み出してくることにな
る。

【０００８】中央処理装置１はＤＭＡ転送を行う場合は
、仮想アドレスをＤＭＡコントローラ４に送出し、後の
処理をＤＭＡコントローラ４に渡す。ＤＭＡコントロー
ラ４のメモリ管理部５は送られてきた仮想アドレスを物
理アドレスに変換し、仮想アドレスＤＭＡコントロール
部６でメインバス９上のデータをメイン・ローカルバス
バッファ７に格納する。メイン・ローカルバスバッファ
７に格納されたデータはローカルバス１０に読み出され
、ＤＭＡ転送先（元）装置８に転送される。このＤＭＡ
転送時、中央処理装置１はＤＭＡコントローラ４に処理
を渡しており、ＤＭＡ転送のアドレス変換はＤＭＡコン
トローラ４内のメモリ管理部５が行っているので、中央
処理装置用ＭＭＵ３は解放されている。したがって、こ
の期間中、中央処理装置１はＭＭＵ３を用いてキャッシ
ャ機能を実行することができる。また、ＤＭＡ転送先（
元）装置８よりメモリ１４にＤＭＡ転送でデータを格納
する場合も同様に中央処理装置用ＭＭＵ３は解放されて
いる。

【０００９】上記ＤＭＡ転送において、大量のデータを
高速で転送するメインバス９はＤＭＡ転送先（元）装置
８の応答によりその速度が制限される。しかし、ＤＭＡ
転送先（元）装置８をＤＭＡコントローラ４配下のロー
カルバス１０に接続し、この中間にメイン・ローカルバ
スバッファ７を設け、ＤＭＡ転送をメインバス９とメイ
ン・ローカルバスバッファ７のみの間で行っているので
、メインバス９の占有時間は大幅に削減される。

【００１０】図２はメモリ管理部の実施例を示す回路ブ
ロック図である。仮想アドレスレジスタ１９に仮想アド
レスが設定されることによりＤＭＡ転送が実行される。 フラグ１５は仮想ページバッファ（ＴＬＢ，トランスフ
ァルックアサイドバッファ）２０および物理ページバッ
ファ２１の内容が有効か無効かを示すものである。フラ
グ１５が有効を示している場合、ソフトウェアにより仮
想アドレスレジスタ１９に仮想アドレスが設定されると
、一致不一致検出回路１６は仮想アドレスの上位ビット
と仮想ページバッファ２０の内容とを比較する。その結
果、アドレス変換部１７は一致を検出すると、仮想ペー
ジバッファ２０の内容に対応する物理ページバッファ２
１の物理ページを読み出させる。この物理ページと仮想
アドレスレジスタ１９に格納された仮想アドレスの下位
ビットとが加算されて物理アドレスレジスタ２２に物理
アドレスが生成される。

【００１１】一方、一致不一致検出回路１６より不一致
信号が出力されると、アドレス変換部１７は仮想アドレ
スレジスタ１９の内容を仮想ページバッファ２０に移し
、移した内容を元にアドレス変換テーブル１８を参照す
る。そして、該当する値をアドレス変換テーブル１８か
ら読出し、物理ページバッファ２１に格納する。物理ペ
ージバッファ２１に格納された値と仮想アドレスレジス
タ１９の下部ビットとは物理アドレスレジスタ２２で加
えられて物理アドレスが生成される。なお、上記フラグ
１５は有効を示している場合でも外部から意図的に無効
とすることができる。また、初期状態では無効になって
いる。この無効を示している場合は一致不一致検出回路
１６で不一致を検出したときと同様な動作を行う。

【００１２】

【発明の効果】以上、説明したように本発明による仮想
アドレス計算機装置によれば、仮想アドレスを物理アド
レスに変換する機能をソフトウェア（オペレーティング
システム）ではなくＤＭＡコントローラに備えたメモリ
管理部によって行うのでソフトウェアの負担を軽減化で
きるとともにページ境界を越えてＤＭＡ転送が行われる
場合でもソフトウェアの介在なしに実行し続けることが
でき、仮想記憶最小ページ以上の大量一括転送を可能と
し、より一層のソフトウェアの軽減化およびＤＭＡ転送
の効率化を図ることができる。また、中央処理装置用Ｍ
ＭＵがＤＭＡ転送時に解放されるので、中央処理装置は
ＤＭＡ転送時、キャッシュメモリ機能を実施することが
可能となる。中央処理装置とＤＭＡコントローラとはＭ
ＭＵを共有しないので、ＴＬＢ，キャッシュＴＬＢの乱
れを回避できるとともに調停回路等が不要になる。さら
に低速ＤＭＡ転送先（元）の高速バス占有時間の短縮化
が実現できる。

【図面の簡単な説明】

【図１】本発明による仮想アドレス計算機装置の実施例
を示す回路ブロック図である。

【図２】メモリ管理部の実施例を示す回路ブロック図で
ある。

【符号の説明】

１…中央処理装置 ２…キャッシュメモリ ３…中央処理装置用ＭＭＵ（メモリ管理ユニット）４…
ＤＭＡ（ダイレクトメモリアクセス）コントローラ５…
ＤＭＡコントローラ用ＭＭＵ（メモリ管理部）６…仮想
アドレスＤＭＡコントロール部７…メイン・ローカルバ
スバッファ ８…ＤＭＡ転送先（元）装置 ９…メインバス １０…ローカルバス １４…メモリ １５…有効フラグ １６…一致不一致検出回路 １７…アドレス変換部 １８…アドレス変換テーブル １９…仮想アドレスレジスタ ２０…仮想ページバッファ ２１…物理ページバッファ ２２…物理アドレスレジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　少なくとも中央処理装置と、キャッシ
   ュメモリと、仮想アドレスを物理アドレスに変換するメ
   モリ管理装置を有する仮想アドレス計算機装置において
   、メインバスに、仮想アドレスを物理アドレスに変換す
   る第２のメモリ管理部を設けたＤＭＡコントローラを１
   以上接続し、かつ、前記１以上のＤＭＡコントローラを
   、メインバスとのバッファを行うバッファ手段を介して
   ローカルバスに接続することにより、前記１以上のＤＭ
   Ａコントローラはそれぞれ個別に設けた第２のメモリ管
   理部を使用してＤＭＡ制御を行い、前記ＤＭＡ制御中、
   前記中央処理装置は前記メモリ管理装置を用いてキャッ
   シュ機能を実現できることを特徴とする仮想アドレス計
   算機装置。
2. 【請求項２】　　ＤＭＡによるデータ転送を行う際に用
   いる、仮想アドレスを物理アドレスに変換するメモリ管
   理部は、仮想ページバッファおよび物理ページバッファ
   を有する物理アドレス生成手段と、仮想アドレスが前記
   仮想ページバッファの内容の境界を越えているか否かを
   検出する検出手段と、前記検出手段出力に基づき前記物
   理アドレス生成手段の物理ページバッファの内容と仮想
   アドレスの一部を加えて物理アドレスを生成させるアド
   レス変換手段を備えたことを特徴とする仮想アドレス計
   算機装置。