JPS608971A - 中央処理装置 - Google Patents
中央処理装置Info
- Publication number
- JPS608971A JPS608971A JP58116120A JP11612083A JPS608971A JP S608971 A JPS608971 A JP S608971A JP 58116120 A JP58116120 A JP 58116120A JP 11612083 A JP11612083 A JP 11612083A JP S608971 A JPS608971 A JP S608971A
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- JP
- Japan
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- conversion
- virtual
- real
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- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は複数の中央処理装置が主記憶装置を共有し、同
時に並列動作をするマルチプロセッサシステムにおいて
、アドレス変換時間の短縮が可能な中央処理装置に関す
る。
時に並列動作をするマルチプロセッサシステムにおいて
、アドレス変換時間の短縮が可能な中央処理装置に関す
る。
主記憶装置を共有したマルチプロセッサシステムに於け
る各中央処理装置は、それぞれが固有のＯ８（オペレー
ティング・システム）？持ち、独立に動作できるように
するために主記憶上のハードウェア固定領域をそれぞれ
が独立にもつ必要があるが、従来は、各中央処理装置で
動作するプログラムがそれぞれのハードウェア固定領域
をアクセスする際、どの中央処理装置の動作に於ても同
じ論理アドレスでアクセスしていたので、アクセスされ
たハードウェア領域がその中央処理装置固有の主記憶上
のハードウェア固定領域であるようにするため、プリフ
ィクス変換機構（前記ハードウェア固定領域を各プロセ
ッサ固有の領域にマツピングするハードウェア機構）に
より実アドレスから絶対アドレスに変換していた。
る各中央処理装置は、それぞれが固有のＯ８（オペレー
ティング・システム）？持ち、独立に動作できるように
するために主記憶上のハードウェア固定領域をそれぞれ
が独立にもつ必要があるが、従来は、各中央処理装置で
動作するプログラムがそれぞれのハードウェア固定領域
をアクセスする際、どの中央処理装置の動作に於ても同
じ論理アドレスでアクセスしていたので、アクセスされ
たハードウェア領域がその中央処理装置固有の主記憶上
のハードウェア固定領域であるようにするため、プリフ
ィクス変換機構（前記ハードウェア固定領域を各プロセ
ッサ固有の領域にマツピングするハードウェア機構）に
より実アドレスから絶対アドレスに変換していた。
一方、仮想記憶制御方式の計算機では仮想アドレス（論
理アドレス）から実アドレスへのアドレス変換の高速化
の為にアドレス変換機構にアドレス変換バッファ（ＴＬ
Ｂ）ｆ持つのが普通であって、従来の仮想記憶制御方式
のマルチプロセッサシステムに於ても通常のようにアド
レス変換バッファ（ＴＬＢ ）で仮想アドレスを実アド
レスに変換した後、プリフィクス変換機構により実アド
レスから絶対アドレスに変換していた。
理アドレス）から実アドレスへのアドレス変換の高速化
の為にアドレス変換機構にアドレス変換バッファ（ＴＬ
Ｂ）ｆ持つのが普通であって、従来の仮想記憶制御方式
のマルチプロセッサシステムに於ても通常のようにアド
レス変換バッファ（ＴＬＢ ）で仮想アドレスを実アド
レスに変換した後、プリフィクス変換機構により実アド
レスから絶対アドレスに変換していた。
上記のようにアドレス変換バッファで仮想アドレスを実
アドレスに変換し、次でプリフィクス変換機構により実
アドレスから絶対アドレスに変換する従来の方式ではシ
ングルプロセッサシステムに比べてアドレス変換に多く
の時間が必要であるという欠点があった。
アドレスに変換し、次でプリフィクス変換機構により実
アドレスから絶対アドレスに変換する従来の方式ではシ
ングルプロセッサシステムに比べてアドレス変換に多く
の時間が必要であるという欠点があった。
本発明は上記の欠点を除去し、アドレス変換時間の軽減
を計ることを目的とする。
を計ることを目的とする。
本発明は仮想アドレスから実アドレス、更に実アドレス
から絶対アドレスへの変換が必要な場合の高速化のため
に、アドレス変換機構中のアドレス変換バッファには対
象の仮想アドレスに対する実アドレス変換対のほかに、
変換時にプリフィクスレジスタ等を用い変換さｎた新規
の絶対アドレスを順次格納するようにし、以後はそれを
用いて仮想アドレスから絶対アドレスへの直接変換をも
可能として変換時間の短縮を計ったものである。
から絶対アドレスへの変換が必要な場合の高速化のため
に、アドレス変換機構中のアドレス変換バッファには対
象の仮想アドレスに対する実アドレス変換対のほかに、
変換時にプリフィクスレジスタ等を用い変換さｎた新規
の絶対アドレスを順次格納するようにし、以後はそれを
用いて仮想アドレスから絶対アドレスへの直接変換をも
可能として変換時間の短縮を計ったものである。
第１図は本発明の一実施例とその周辺を示すブロック図
である。同図に於て、（１）は主記憶装置であり、セグ
メントテーブル（１１１、ページテーブル（１２＋を有
している。（２）は中央処理装置、（３）は主記憶装置
（１）や複数のプロセッサが接続さｎるバスである。
である。同図に於て、（１）は主記憶装置であり、セグ
メントテーブル（１１１、ページテーブル（１２＋を有
している。（２）は中央処理装置、（３）は主記憶装置
（１）や複数のプロセッサが接続さｎるバスである。
（２Ｂは主記憶装置（１）からのデータを格納するレジ
スタ、■はプリフィクスレジスタを含むプリフィクス変
換機構、＋２３＋はアドレス変換バッファ（ＴＬＢ）を
含み、主として仮想アドレスから実アドレスへのアドレ
ス変換機構、（２４は仮想アドレスを保持するレジスタ
、（ハ）は中央処理装置の制御部、弼は、プリフィクス
変換機構（２２１またはアドレス変換機構（ハ）のいず
れかを選択し出力するデータセレクタである。
スタ、■はプリフィクスレジスタを含むプリフィクス変
換機構、＋２３＋はアドレス変換バッファ（ＴＬＢ）を
含み、主として仮想アドレスから実アドレスへのアドレ
ス変換機構、（２４は仮想アドレスを保持するレジスタ
、（ハ）は中央処理装置の制御部、弼は、プリフィクス
変換機構（２２１またはアドレス変換機構（ハ）のいず
れかを選択し出力するデータセレクタである。
次に第１図の動作を説明する。まず、仮想アドレスから
実アドレス（またはさらに絶対アドレス）への変換が必
要な場合、仮想アドレスレジスタ０４）に保持さｎた仮
想アドレスがアドレス変換機構（２■により変換され、
データセレクタ（イ）を経由して主記憶装置（１）にア
ドレスが与えられる。このときアドレス変換機構（ハ）
に含まれたアドレス変換バッファ（ＴＬＢ）にめる変換
対が無いと、セグメントテーブル（１１１，ページテー
ブル（ｌｅｆ用いて仮想アドレスから実アドレスに変換
し、その実アドレスを用いる。又そのときめられた実ア
ドレスが更に絶対アドレスに変換される必要があるかど
うかが制御部＠によりチェックされ、もし絶対アドレス
に変換する必要がなければめた実アドレスがそのままア
ドレス変換バッファ（ＴＬＢ ）に格納さ几、以後の仮
想／実アドレス変換に利用される。
実アドレス（またはさらに絶対アドレス）への変換が必
要な場合、仮想アドレスレジスタ０４）に保持さｎた仮
想アドレスがアドレス変換機構（２■により変換され、
データセレクタ（イ）を経由して主記憶装置（１）にア
ドレスが与えられる。このときアドレス変換機構（ハ）
に含まれたアドレス変換バッファ（ＴＬＢ）にめる変換
対が無いと、セグメントテーブル（１１１，ページテー
ブル（ｌｅｆ用いて仮想アドレスから実アドレスに変換
し、その実アドレスを用いる。又そのときめられた実ア
ドレスが更に絶対アドレスに変換される必要があるかど
うかが制御部＠によりチェックされ、もし絶対アドレス
に変換する必要がなければめた実アドレスがそのままア
ドレス変換バッファ（ＴＬＢ ）に格納さ几、以後の仮
想／実アドレス変換に利用される。
またもし絶対アドレスに変換する必要があればプリフィ
クス変換機構（２２１の内部にあるプリフィクスレジス
タ等を用いて絶対アドレスに変換しその変換された結果
がアドレス変換バッファ（ＴＬＢ）に格納され、以後の
仮想／絶対アドレス変換に利用される。次に、仮想アド
レス（論理アドレス）から実アドレスへの変換が不要な
場合、仮想アドレスレジスタ（財）に保持された仮想ア
ドレスがそのままプリフィクス変換機構（イ）に与えら
れ、必要な場合はプリフィクス変換が行なわれデータセ
レクタ（イ）経由で主記憶装置（１）にアドレスが与え
られる。
クス変換機構（２２１の内部にあるプリフィクスレジス
タ等を用いて絶対アドレスに変換しその変換された結果
がアドレス変換バッファ（ＴＬＢ）に格納され、以後の
仮想／絶対アドレス変換に利用される。次に、仮想アド
レス（論理アドレス）から実アドレスへの変換が不要な
場合、仮想アドレスレジスタ（財）に保持された仮想ア
ドレスがそのままプリフィクス変換機構（イ）に与えら
れ、必要な場合はプリフィクス変換が行なわれデータセ
レクタ（イ）経由で主記憶装置（１）にアドレスが与え
られる。
〔発明の効果〕
本発明は以上のようになるものであって、仮想アドレス
から実アドレスに変換しさらに実アドレスから絶対アド
レスに変換した後は仮想アドレスから絶対アドレスへの
変換に必要な変換対がアドレス変換バッファ（ＴＬＢ
）に格納さｎているため、これを用いて直ちにアドレス
変換ができ、アドレス変換に要する時間が軽減される効
果がある。
から実アドレスに変換しさらに実アドレスから絶対アド
レスに変換した後は仮想アドレスから絶対アドレスへの
変換に必要な変換対がアドレス変換バッファ（ＴＬＢ
）に格納さｎているため、これを用いて直ちにアドレス
変換ができ、アドレス変換に要する時間が軽減される効
果がある。
第１図は本発明の一実施例とその周辺を示すブロック図
である。 １・・・主記憶装置、 ２・・・中央処理装置、２２・
・・プリフィクス変換機構、２３・・・アドレス変換機
構、２４・・・仮想アドレスレジスタ、２５・・・制御
部、２６・・・データセレクタ、 ＴＬＢ・・・アドレ
ス変換バッファ。 代理人 弁理士 井 上 −明 部 １ 図 ４１１
である。 １・・・主記憶装置、 ２・・・中央処理装置、２２・
・・プリフィクス変換機構、２３・・・アドレス変換機
構、２４・・・仮想アドレスレジスタ、２５・・・制御
部、２６・・・データセレクタ、 ＴＬＢ・・・アドレ
ス変換バッファ。 代理人 弁理士 井 上 −明 部 １ 図 ４１１
Claims (1)
- 仮想記憶制御方式の主記憶装置を共有するマルチプロセ
ッサシステムに於ける中央処理装置であって、仮想アド
レスから実アドレスへの変換対及びその得られた実アド
レスからさらに絶対アドレスへの変換が必要な場合のた
めに仮想アドレスから直接絶対アドレスをめることがで
きる変換対をその有するアドレス変換バッファに備えた
アドレス変換機構と、仮想アドレスから実アドレスへの
変換が不要な場合に仮想アドレスから必要に応じて直接
絶対アドレスへ変換するプリフィクス変換機構と、前記
アドレス変換機構又はプリフィクス変換機構からの出力
を選択的に主記憶装置に出力するデータセレクタとを少
くとも具備したことを特徴とする中央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116120A JPS608971A (ja) | 1983-06-29 | 1983-06-29 | 中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116120A JPS608971A (ja) | 1983-06-29 | 1983-06-29 | 中央処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS608971A true JPS608971A (ja) | 1985-01-17 |
| JPH0118465B2 JPH0118465B2 (ja) | 1989-04-05 |
Family
ID=14679186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58116120A Granted JPS608971A (ja) | 1983-06-29 | 1983-06-29 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608971A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008527508A (ja) * | 2004-12-29 | 2008-07-24 | インテル・コーポレーション | 仮想化グラフィックスアドレスのワンステップアドレス変換 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS499938A (ja) * | 1972-03-31 | 1974-01-29 | ||
| JPS52120728A (en) * | 1976-04-05 | 1977-10-11 | Agency Of Ind Science & Technol | Sharing data control system of poly processor system |
| JPS57212680A (en) * | 1981-06-15 | 1982-12-27 | Ibm | Virtual computer system |
-
1983
- 1983-06-29 JP JP58116120A patent/JPS608971A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS499938A (ja) * | 1972-03-31 | 1974-01-29 | ||
| JPS52120728A (en) * | 1976-04-05 | 1977-10-11 | Agency Of Ind Science & Technol | Sharing data control system of poly processor system |
| JPS57212680A (en) * | 1981-06-15 | 1982-12-27 | Ibm | Virtual computer system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008527508A (ja) * | 2004-12-29 | 2008-07-24 | インテル・コーポレーション | 仮想化グラフィックスアドレスのワンステップアドレス変換 |
| US10133674B2 (en) | 2004-12-29 | 2018-11-20 | Intel Corporation | System and method for one step address translation of graphics addresses in virtualization |
| US10671541B2 (en) | 2004-12-29 | 2020-06-02 | Intel Corporation | System and method for one step address translation of graphics addresses in virtualization |
| US11023385B2 (en) | 2004-12-29 | 2021-06-01 | Intel Corporation | System and method for one step address translation of graphics addresses in virtualization |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0118465B2 (ja) | 1989-04-05 |
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