JPS5919286A - アドレス変換装置 - Google Patents
アドレス変換装置Info
- Publication number
- JPS5919286A JPS5919286A JP57127538A JP12753882A JPS5919286A JP S5919286 A JPS5919286 A JP S5919286A JP 57127538 A JP57127538 A JP 57127538A JP 12753882 A JP12753882 A JP 12753882A JP S5919286 A JPS5919286 A JP S5919286A
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- real
- buffer
- segment
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、仮想アドレス方式をとる計算機システムにお
いて、論理アドレスから実アドレスに変換するアドレス
変換装置に関する。
いて、論理アドレスから実アドレスに変換するアドレス
変換装置に関する。
従来のアドレス変換装置では、アドレス変換テーブルを
用いて実アドレスを求めている。また、同じ論理アドレ
スに対しては変換時間を短くするため、論理アドレスに
対応する実アドレスをアドレス変換バッファに登録し、
そのノくソファを１吏用してアドレス変換を行っている
。
用いて実アドレスを求めている。また、同じ論理アドレ
スに対しては変換時間を短くするため、論理アドレスに
対応する実アドレスをアドレス変換バッファに登録し、
そのノくソファを１吏用してアドレス変換を行っている
。
第１図に、上述したアドレス変換ノ（ソファを用いたア
ドレス変換の動作の説明図を示す。第１図のようにレジ
スタ３内の実アト°レス１５は、レジスタ１内の論理ア
ドレス１１のセグメントフィールド１２によって示され
るアドレス変換）（ソファ２の対応するエントリのベー
ジアドレス１４と、論理アドレスの変位フィールド１３
力・ら求めている。しかし、実アドレス１５で同一ペー
ジ内を参照する場合、つまり論理アドレス１１の変位フ
ィールド１３のみが異なる場合は実アドレスのページア
ドレスフィールド１２をそのまま使用して実アドレス１
５ｆ：求めることができるにもｄ−２５−＃りらず、論
理アドレス１１が変る毎にアドレス変換）（ソファ２の
同一エントリ＝ｒ 参１１．しているという欠点があっ
た。
ドレス変換の動作の説明図を示す。第１図のようにレジ
スタ３内の実アト°レス１５は、レジスタ１内の論理ア
ドレス１１のセグメントフィールド１２によって示され
るアドレス変換）（ソファ２の対応するエントリのベー
ジアドレス１４と、論理アドレスの変位フィールド１３
力・ら求めている。しかし、実アドレス１５で同一ペー
ジ内を参照する場合、つまり論理アドレス１１の変位フ
ィールド１３のみが異なる場合は実アドレスのページア
ドレスフィールド１２をそのまま使用して実アドレス１
５ｆ：求めることができるにもｄ−２５−＃りらず、論
理アドレス１１が変る毎にアドレス変換）（ソファ２の
同一エントリ＝ｒ 参１１．しているという欠点があっ
た。
本発明の目的は、論理アドレスを実アト°レスに変換す
る際のアドレス変換）（ソファへの参照回数を減らし、
変換時間を短縮するアドレス変換装置を提供することに
ある。− このような目的を達成するために、本発明では、前に実
行した命令オペランドの実アドレスに新しい論理アドレ
スの変位フィールドをセットして新しい実アドレスを求
めるとともに、前に実行した命令オペランドの論理アド
レスのセグメントフィールドと新しい論理アドレスと比
較し、比較結果が一致した場合は、新しい実アドレスを
便用し、比較結果が一致しなかった場合は、新し、い実
アドレスを無効にして従来のアドレス変換により実アド
レスを求めるようにしたことに特徴がある。
る際のアドレス変換）（ソファへの参照回数を減らし、
変換時間を短縮するアドレス変換装置を提供することに
ある。− このような目的を達成するために、本発明では、前に実
行した命令オペランドの実アドレスに新しい論理アドレ
スの変位フィールドをセットして新しい実アドレスを求
めるとともに、前に実行した命令オペランドの論理アド
レスのセグメントフィールドと新しい論理アドレスと比
較し、比較結果が一致した場合は、新しい実アドレスを
便用し、比較結果が一致しなかった場合は、新し、い実
アドレスを無効にして従来のアドレス変換により実アド
レスを求めるようにしたことに特徴がある。
以下、本発明によるアドレス変換装置の一実施例を第２
図により説明する。
図により説明する。
本発明の装置は、従来の論理アドレスレジスタ１、アド
レス変換バッファ２、実アドレスレジスタ３の他に、退
避レジスタ４、比較器５、比較結果表示レジスタ６、セ
グメントテーブル先頭アドレスレジスタ７から構成され
る。
レス変換バッファ２、実アドレスレジスタ３の他に、退
避レジスタ４、比較器５、比較結果表示レジスタ６、セ
グメントテーブル先頭アドレスレジスタ７から構成され
る。
このアドレス変換装置への入力信号である論理アドレス
は、データ母線１１を通して論理アドレスレジスタＩＫ
：セットされ、同時にページ内アドレスフィールドがデ
ータ母線１６を通して実アドレスレジスタ３にセットさ
れる。そしてデータ母線１５全通し、先回りして記憶装
置を参照する。
は、データ母線１１を通して論理アドレスレジスタＩＫ
：セットされ、同時にページ内アドレスフィールドがデ
ータ母線１６を通して実アドレスレジスタ３にセットさ
れる。そしてデータ母線１５全通し、先回りして記憶装
置を参照する。
この時点で比較結果表示レジスタ６の内容が′１”の場
合、記憶装置への参照は抑止される。
合、記憶装置への参照は抑止される。
論理アドレスレジスタｌにセットされた論理アドレスは
アドレス変換バッファ２を使用する従来のアドレス変換
が行われる。
アドレス変換バッファ２を使用する従来のアドレス変換
が行われる。
！［７ドレスレジスタ１のセグメントフィールドと退避
レジスタ４の内容をデータ母線１８と１９を通して比較
器５に加え、両者を比較する。
レジスタ４の内容をデータ母線１８と１９を通して比較
器５に加え、両者を比較する。
退避レジスタ４の内容が比較器５に加えられた後、論理
アドレスレジスタ１のセグメントフィールドがデータ母
線１７を通して退避レジスタ４にセットされる。つまり
、前に実行した命令オペランドの論理アドレスのセグメ
ントフィールドと現時点の論理アドレスのセグメントフ
ィールドが比較される。
アドレスレジスタ１のセグメントフィールドがデータ母
線１７を通して退避レジスタ４にセットされる。つまり
、前に実行した命令オペランドの論理アドレスのセグメ
ントフィールドと現時点の論理アドレスのセグメントフ
ィールドが比較される。
比較結果が一致していた場合、制御線２４を通してアド
レス変換バッファ２の出力１４を抑止する。
レス変換バッファ２の出力１４を抑止する。
比較結果が一致していなかった場合、制御線２０全通し
て比較結果表示レジスタ６に゛１＃全セットする。そし
て制御線２２全通して前記方法でセットされた芙アドレ
スレジスタ円９内芥を無効にし、先回りした記憶装置へ
の参照全取消す。
て比較結果表示レジスタ６に゛１＃全セットする。そし
て制御線２２全通して前記方法でセットされた芙アドレ
スレジスタ円９内芥を無効にし、先回りした記憶装置へ
の参照全取消す。
この場合は従来のアドレス変換により実アドレスを求め
る。アドレス変換バッファ２によシ実アドレスがセット
されたとき、制御線２１全通して比較結果表示レジスタ
６に１０＃をセラトスる。
る。アドレス変換バッファ２によシ実アドレスがセット
されたとき、制御線２１全通して比較結果表示レジスタ
６に１０＃をセラトスる。
論理アドレス空間が切換った場合にはレジスタ７のセグ
メントテーブル先頭アドレスが変更され、制御線２０全
通して比較結果表示レジスタ６に°１”をセットする。
メントテーブル先頭アドレスが変更され、制御線２０全
通して比較結果表示レジスタ６に°１”をセットする。
本実施列によれば、アドレス変換バッファ２によって実
アドレスレジスタ３がセットされたときのみ比較結果表
示レジスタ６に０″をセットするので、比較結果が不一
致の場合とセグメントテーブル先頭アドレスが変更され
た場合のどちらが起っても本発明で追加した装置部分を
抑止することができ、１つのレジスタによって制御する
ことができる。また比較結果表示レジスタ６を常に％
１ ｊｌにセットすることによって、本発明で追加した
装置部分の方式の使用を抑止し従来のアドレス変換装置
部分のみを使用することが１丁能になる。
アドレスレジスタ３がセットされたときのみ比較結果表
示レジスタ６に０″をセットするので、比較結果が不一
致の場合とセグメントテーブル先頭アドレスが変更され
た場合のどちらが起っても本発明で追加した装置部分を
抑止することができ、１つのレジスタによって制御する
ことができる。また比較結果表示レジスタ６を常に％
１ ｊｌにセットすることによって、本発明で追加した
装置部分の方式の使用を抑止し従来のアドレス変換装置
部分のみを使用することが１丁能になる。
以上述べたように、不発゛明によれば、同一べ一ジ内を
参照した場合はアドレス変換バッファを参照することな
しに論理アドレスを実アドレスに変換することができる
ので、アドレス変換バッファへの参照回数を減らし、変
換時間を類縮できるという効果がある。
参照した場合はアドレス変換バッファを参照することな
しに論理アドレスを実アドレスに変換することができる
ので、アドレス変換バッファへの参照回数を減らし、変
換時間を類縮できるという効果がある。
第１図は従来のアドレス変換装置の構成図、第２図は本
発明によるアドレス変換装置の一実施例を示す構成図で
ある。
発明によるアドレス変換装置の一実施例を示す構成図で
ある。
Claims (1)
- 仮想記憶装置を有する計算機のアドレス変換装置におい
て、論理アドレスを保持する手段と、その論理アドレス
と、次に発行された論理アドレスとを比較する手段と、
その比較結果を保持する手段と、発行された論理アドレ
スと前に実行した命令オペランドの実、アドレスから直
接來アドレスを求める手段と、比較結果によって改めて
実アドレスを求め、前で求められた実アドレスを、無効
にする手段とを有するアドレス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127538A JPS5919286A (ja) | 1982-07-23 | 1982-07-23 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57127538A JPS5919286A (ja) | 1982-07-23 | 1982-07-23 | アドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5919286A true JPS5919286A (ja) | 1984-01-31 |
Family
ID=14962486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57127538A Pending JPS5919286A (ja) | 1982-07-23 | 1982-07-23 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5919286A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112750U (ja) * | 1985-12-27 | 1987-07-17 |
-
1982
- 1982-07-23 JP JP57127538A patent/JPS5919286A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112750U (ja) * | 1985-12-27 | 1987-07-17 | ||
| JPH0441393Y2 (ja) * | 1985-12-27 | 1992-09-29 |
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