JPS62221751A - ペ−ジング方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段（第１図）作用 実施例 （α）第１実施例（第２図、第３図） （Ａｌ　　第２実施例（第４図） 発明の効果 〔概要〕 本発明は仮想記憶コンピュータ・システムにおいて、ペ
ージングによる待ち時間を減少させるため、将来使用さ
れると予想されるページに対し凝似メモリ・アクセスを
発生させ、この凝似メモリアクセスによるページフォル
トによるページングを行わせることにより、本来のメモ
リアクセスでのページフォルトの発生を減少させるよう
にしたものである。

〔産業上の利用分野〕

本発明はページング方式に係シ、特に仮想記憶システム
においてページフォルトにおける待ち時間のロスを減少
させるため、ページフォルトができるだけ発生しないよ
うに、あらかじめ使用の予想されるページに対しては事
前にページングを行なわせるようにしたものである。

〔従来の技術〕

通常、コンピュータ・システムではメモリ空間の拡大に
ともなって仮想記憶方式が使用されている。この方式で
は主記憶上にアクセス先が存在しないとき、外部記憶か
らキロ１」憶上にページングを行うことが必要であり、
このページングに伴うオーバヘッドを如何に減少させる
かというこきが課題である。

さらに最近はマルチューサ゛システムのみならずシング
ル・ユーザシステムでも仮想記憶方式を採用する傾向に
ある。マルチューサ゛′システムではあるユーザのペー
ジングを実行中に他のユーザ・プログラムを実行するこ
とができ効率をあまシ低下させることはないが、シング
ル・ユーザシステムではページングの時間がそのままオ
ーバヘッドになる。そこで近い将来に使用されるページ
の予想をたて、あらかじめページインしておく方式が求
められているが、具体的にどのようにして予想をたてる
かということが困難であった。

〔発明が解決しようとする問題点〕

従来、一般に使用されるページング方式は大略下記の通
υである。

すなわち、ニーず・プログラムの実行中に主記憶上に割
シ付けされていないページに対するメモリアクセスが発
生すると、ページフォルトにもとづ＜　ｆｌ！Ｉ　ｊＤ
込みをおこす。このペーゾフオｙ）により起動される割
シ込み処理ルーテンである割込みハンドラにより、ペー
ジフォルトのおきたページ−を主記憶上に読みこむ。こ
のページイン動作が完了スルト、ユーザプログラムはペ
ージフォルトを起したところから実行を再開する。従っ
てページフォルトの発生時点からページインの完了まで
の間、ページフォルトの生じたユーザプログラムは中断
する。

従来のページング方式では、主記憶上にないページが具
体的に必要になった時点でページフオルトが発生するた
め、ページフォルトの発生からページインの完了までニ
ーずプログラムは中断せさ゛るを得ない。

本発明の目的は、このページフォルトの発生を持前に予
想してあらかじめページングするようにしたページング
方式を提供するものである。

〔問題点を解決するための手段〕

前記目的を達成するため、本発明では、第１図に示す如
く、参照アドレス部１よシ出力している現在のメモリ・
アクセス先のアドレスを、演算部２により演算して最近
にアクセスされるであろう凝似メモリ・アクセス先を算
出し、もしこの凝似メモリ・アクセス先のページが主記
憶上に存在しない場合ページングを行う。このとき、メ
モリ制御部では、凝似メモリ・アクセスにより生じたペ
ージ・フオルトと本来のアクセスにより生じたページ・
フオルトを区別して、凝似メモリ・アクセスによるペー
ジ・フオルトを行うとき、そのページングしたページに
対するアクセスは、前記参照アドレス部１にアドレス情
報が記入することにより行うようにする。

〔作用〕

したがって近き将来使用されると予想されるページに対
して凝似メモリ・アクセスを発生させ、もしその凝似メ
モリ・アクセス先のページが主記憶上に存在しないとき
、ページング処理を行なってこれを事前に主記憶上に存
在させることができる。

〔実施例〕

（ａ）第１実施例 本発明の第１実施例を第２図および第３図にもとづき説
明する。

第２図は本発明をスタック域　において適用した一実施
例構成図、第３図はスタック・ポインタ説明図である。

第２図において、１０は中央処理装置、１１はメモリ制
御部、１２は主記憶装置である。

中央処理装置１０には、スタック参照アドレス部１１と
、加算回路１２と、減算回路１３と、シーケンサ１４と
、ゲート１５等が設けられる。

スタック参照アドレス部１１は、スタックのアクセス先
を指示するスタック・ポインタＳＰが記入されているも
のであって、例えばレジスタである。

加算回路１２は前記ＳＰより一定の領域αを加算して（
ＳＰ十α）のアドレスを発生させるものであり、減算回
路１３は前記ＳＰより一定の領域αを減算して（ＳＰ−
α）のアドレスを発生させるものであり、この加算回路
１２および減算回路１３が、第１図における演算回路２
に対応するものである。ところでこのＳＰ十αおよびＳ
Ｐ−αは現在ＳＰをアクセスしているユーザープログラ
ムが近い将来使用すると予想される領域である。

これらの加算回路１２および減算回路工３が凝似メモリ
・アクセスを起すアドレスとなる。

シーケンサ４は加算回路１２および減算回路１３のいず
れ力）一方を優先して出力させ他方をそれよりおくれで
出力させるものであって、主記憶に対するアクセスの競
合が生じないように制御するものである。

ゲート１５はシーケンサ１４の信号つまり２つの凝似メ
モリ拳アクセス信号を本来のメモリ・アクセスと同期さ
せるものであり、スタックへのアクセスであることを示
すスタック・アクセス指示信号が印加される。スタック
域に対するアクセスでないときは、凝似メモリ・アクセ
スが生じないようにするためであり、これは凝似メモリ
・アクセスをおこすアドレスの決定がスタック域以外へ
のアクセスでは有効と限らないためである。

次に、第２図の動作について説明する。

スタック参照アドレス部１１に記入されたＳＰにより指
示された主記憶装置１２上のデータを使用して、ユーザ
プログラムが動作している。このとき、加算回路１２お
よび減算回路１３は（ＳＰ＋α）、（ＳＰ−α）を出力
する。これらのスタック位置（ｓｐ＋α）、（ｓｐ−α
）はシーケンサ４を通っていずれ力１一方が先に、一方
があとにシーケンス的に送出され、ゲート１５に印加さ
れたスタックＯアクセス信号により本来のメモリアクセ
スに同期させてこれらのＳＰ＋α、ＳＰ−αのスタック
域に対する凝似メモリ・アクセスが行われる。この凝似
メモリ・アクセスは、メモリ制御部１１においてＳＰ＋
α、ＳＰ−αに指示されたアドレスのページが主記憶装
置１２において存在するかしないかチェックする。そし
て存在しないとき、中央制御装置１０に対しページ・フ
オルトの割込みが発生し、これにより中央制御装置１０
はページング処理を行う。この場合、メモリ制御部１１
は前記ＳＰ十α、ＳＰ−αｌこよるアクセスが通常のメ
モリ・アクセスではなく、凝似メモリ・アクセスである
ことを、例えば凝似メモリ・アクセス用に設けられた線
を使用したものであるとか、通常のメモリ・アクセスと
この凝似メモリ・アクセスの出力順序を異にするとかい
うような手段にもとづき判別するので、そのアクセス先
が主記憶装置１２上に存在しないときページ・フオルト
の割込みを行ってページング処理が遂行されるまでにと
どめ、凝似メモリ・アクセスのときメモリ制御部１１か
ら主記憶装置１２へのアドレスは送出せず、実際にはメ
モリへのリード／ライトは行わない。

したがって、スタック参照アドレス部１１に記入された
ＳＰにもとづくメモリ・アクセスにつづき、実際にＳＰ
十αあるいはＳＰ−αのスタックによるメモリ・アクセ
スが行われても、主記憶装置１２にはアクセス先のデー
タが存在することになり、ページングを行う必要なくユ
ーザプログラムを遂行することができる。

（ｈ）　　第２実施例 本発明の第２実施例を仮想Ｉ１０に利用した場合につい
て、第４図、第５図にもとづき説明する。

主記憶装置上のある領域にバッファ領域をとりこのバッ
ファ領域にまとめて外部から読込みを行ったり、その読
込んだデータをアクセスするものがある。データセット
への入出力要求が生じたとき、実際の入出力は行わずに
、ユーザプログラムがＩ１０バッファを参照した時点で
プログラム・チェックを起こさせ、その延長で入出力を
行う方式がある。

ファイルへの入出力は順次に行われることが多いからＩ
１０バッファの次にアクセスされる領域は、現在アクセ
スしている領域のすぐ先の領域であることが予想される
。本発明の第２実施例はこのことを利用してＩ１０バッ
ファの参照アドレス十すのアドレスに凝似メモリ・アク
セスを発生させるものである。すなわち、第５図に示す
如く、実際にアクセス中のアドレス几に＋ｂしたアドレ
スの示すページＰ２がＩ１０バッファ上に存在しないと
き、凝似メモリ・アクセスを発生させて、ページＰ２を
Ｉ１０バッファ上に実存させるように制御を行うもので
ある。

第４図において、２０はデータ参照アドレス部であって
アクセス中のＩ１０バッファ領域を指示するアドレスＲ
が記入されるもの、２１は加算回路であって前記アドレ
ス几に十すしたアドレスＱを得るものであり、このアド
レスＱはアドレスＲの次にアクセスされる領域を示すも
のである。

２２はゲート・遅延回路であって、前記加算回路２１か
ら出力されたアドレスＲを凝似メモリ・アクセス信号と
して出力するものであり、仮想Ｉ１０バッファへのアク
セスであることを示すバッファ・アクセス指示信号が印
加され、これにより凝似メモリ・アクセス信号が出力さ
れる。

データ参照アドレス部２０に、第５図に示すアドレス几
がセットされると、これにもとづき、Ｉ１０バッファが
アクセスされるが、加算回路２１は（Ｒ＋ｈ）を演算し
て次にアクセスされる領域のアドレスＱ（Ｑ＝Ｒ＋ｈ）
を出力し、これがゲ一ト・遅延回路２２より凝似メモリ
・アクセス信号として出力される。このとき、■１０バ
ッファに、アドレスＱに対するデータが存在しなければ
、ページ・フオルトによるページング処理が行われるこ
とになる。

なお、前記各実施例の説明では、シングル・ユーザシス
テムの例について説明したがマルチユーザシステムでも
使用可能である。

〔発明の効果〕

本発明によれば、あるページが本当に必要になる前にペ
ージイン動作を行うことになるので、ページングによる
ユーザプログラムの待ちを減少させることができる。ま
た凝似ページフォルトにおいては、ＣＰＵ内部状態を保
全したり、命令を再実行したりする必要がないため、ペ
ージフォルトによるオーバヘッドそのものも減らすこと
が可能となる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の第一実施例構成図、 第３図はスタック・ポインタ説明図、 第４図は本発明の第二実施例構成図、 第５図は人出力バッファ説明図である。 １・・・参照アドレス部、２・・・演Ｋ　部、１０・・
・中央処理装置、 １１・・・スタック参照アドレス部、 １２・・・加算回路、　　１３・・・減算回路、１４・
・・シーケンサ、　　１５・・・ゲート。

Claims (1)

1. 【特許請求の範囲】 メモリアクセス先のアドレス情報を保持する参照アドレ
   ス手段（１）と、 この参照アドレス手段（１）に保持されるアドレス情報
   に演算を行う演算手段（２）と、 この演算手段（２）の出力にもとづき凝似メモリ・アク
   セス信号を出力するゲート手段を具備し、凝似メモリ・
   アクセスにより生じたページフオルトと、本来のアクセ
   スにより生じたページ・フオルトを区別して凝似メモリ
   ・アクセスによるページ・フオルトによりページングを
   行うとき、それに対するページ・アクセスは前記参照ア
   ドレス手段にアドレス情報が記入されることにより行う
   ようにしたことを特徴とするページング方式。