JPH03656B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、大容量のメモリを演算処理装置
で、見掛け上、直接にアクセス可能にする仮想記
憶制御装置に関する。

［発明の技術的背景］ マイクロコンピユータの性能向上に伴い、従来
では大形計算機で用いられていた仮想記憶方式が
マイクロコンピユータの分野でも今後多く用いら
れる傾向にある。

この仮想記憶方式とは、小容量の一次記憶装
置、例えば半導体メモリと大容量の二次記憶装
置、通常は磁気デイスク装置とを用いて、見掛け
上、大容量の一次記憶装置を演算処理装置（以下
CPUと称する）に対して提供する方式をいう。
なお、ここで一次記憶装置とは、CPUが直接に
かつ高速にアクセスできる記憶装置であると定義
する。仮想記憶方式では、CPUが利用する論理
アドレス番地に対応するデータ格納場所の全てが
用意されているわけではなく、次の述べるような
手順で、必要に応じて適宜用意されている。

第５図は従来の仮想記憶制御装置の構成を示す
ブロツク図であり、第６図はその手順を示すフロ
ーチヤートである。

まずCPU１が一次記憶装置３の実空間に用意
されていない論理アドレス空間をアクセスしたと
する（不在アドレスアクセス）。この不在アドレ
スアクセスは記憶制御装置（MMU）２よつて検
出され、この後、CPU１に対して割込み動作が
引き起こされる。CPU１はこの割込みを検出す
ると、一次記憶装置３に対するアクセスを中断す
る。さらにCPU１は現在実行中の命令を無効化
（アボート）する。次にCPU１は内部の制御レジ
スタなどの内容を、予め用意されている記憶場所
に退避させる（CPU状態の退避）。次に割込みに
よつて制御を渡された割込みプログラムが、所定
のアルゴリズムに従つて最も優先度の低い不要な
一次記憶装置の場所に記憶されているデータを二
次記憶装置４に追出す（不要一次記憶内容の追出
し）。そしてこのデータ追出しのために、CPU１
は二次記憶制御装置５に対して必要な制御信号を
発生する。そして一次記憶装置３からのデータ追
出しが完了すると、二次記憶制御装置５はCPU
１に対して割込みを発生する（不要一次記憶内容
の追出し完了割込み）。この割込みが発生すると
CPU１では再び処理プログラムが走行して、必
要な二次記憶装置４における記憶内容が一次記憶
装置３に読み込まれる（新一次記憶内容の読み込
み）。新一次記憶内容が準備されると、二次記憶
制御装置５はCPU１に対して完了割込みを発生
する。次にCPU１は前記不在アドレスが生じた
ときと同じ状態となるように、予め退避していた
内容等を制御レジスタなどに取込んで状態を復元
する（CPU状態の復元）。次に無効化されていた
命令を再スタートする（命令の再スタート）。す
ると、CPU１から一次記憶装置３に対して、前
回不在だつたアドレスの再アクセスが行われる
（前回不在アドレスの再アクセス）。

このような仮想記憶方式を採用しているCPU
やMMUのLSIは既に何種類か市販されており、
例えば米国ザイログ社製のMMU用LSI「Z8015」
がよく知られている。

［背景技術の問題点］ ところで、従来の仮想記憶方式の第一の問題点
はプログラム生産性の低効率化にある。すなわ
ち、このことはプログラムが標準化できないこと
に起因している。よく知られているように、プロ
グラムはOS（オペレーテイングシステム）と応用
プログラムとからなつている。このうちの応用プ
ログラムは、普通にはOSが存在して始めて成立
する。ところが、高度な内容を持つOSは開発工
数が大きく、一部のメーカーしか作成できない。
一方、CPUやMMUなどのハードウエアは年々進
歩しており、その機能が拡大している。仮想記憶
装置を実現するためのOSはCPUやMMUなどの
アーキテクテヤーに依存し、かつ単純な関係にな
いから、CPUやMMUのハードウエアが改良され
る毎にOSを作り変える必要がある。従つて、類
似したOSが数多く作られてしまい、OSが標準化
されず、無駄が生じる。

第二の問題点は、CPUが命令単位よりも小さ
いアクセス単位で割込み処理を受付けなければな
らないことにある。周知のようにCPUは従来か
ら命令単位の割込みに対応するように設計された
例が多く、アクセス単位で割込みを許すためには
さらに高度な設計技術を必要とする。例えば、命
令単位より小さな単位で割込みを可能とするする
ため、ザイログ社製CPU「Z8001」が「Z8003」
に、モトローラ社製CPU「68000」が「68010」に
それぞれ作り変えられた例がある。このように命
令単位より小さな単位で割込みを可能とするする
ためには、ハードウエアを作り直さなければなら
ず。コストが上昇するという欠点がある。

［発明の目的］ この発明は上記のような事情を考慮してなされ
たものであり、その目的は演算処理装置のアーキ
テクチヤーに依存せず、かつアクセス単位での割
込みを必ずしも備えていない演算処理装置におい
ても、仮想記憶方式を可能ならしめるような仮想
記憶制御装置を提供することにある。

［発明の概要］ 上記目的を達成するためこの発明にあつては、
演算処理装置が出力する論理アドレスを一次記憶
装置の実アドレスに変換し、この変換された論理
アドレスが、現在、一次記憶装置に割当てられて
いるか否かを検出し、一次記憶装置に割当てられ
ていない時には、制御回路で処理動作一時停止制
御信号を演算処理装置に対して発生して演算処理
装置の処理動作を一時的に停止せしめ、かつその
間に一次、二次記憶装置相互間でデータの変換を
行なわせしめ、演算処理装置から見たときに必要
な論理アドレスに対応した記憶領域が一次記憶装
置内に設定されているように制御回路でデータ交
換を行なうようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説
明する。

第１図はこの発明に係る仮想記憶制御装置の全
体の構成を示すブロツク図である。図において１
０はCPUである。このCPU１０はデータバス１
１、論理アドレスバス１２および複数の信号線を
介して仮想記憶制御回路１３と接続されている。
仮想記憶制御回路１３はデータバス１４、物理ア
ドレスバス１５および複数の信号線を介してダイ
ナミツク型半導体メモリなどからなる一次記憶装
置１６と接続されている。さらに上記仮想記憶制
御回路１３は複数の信号線を介して、例えば磁気
デイスク装置等からなる二次記憶装置１７と接続
されている。

第２図は上記実施例装置における仮想記憶制御
回路１３の詳細な構成を示すブロツク図である。
この仮想記憶制御回路１３はアドレス制御回路２
１、CU（処理ユニツト）などからなる主制御回路
２２およびデータ直−並列変換回路２３等で構成
されている。

上記アドレス制御回路２１は、論理アドレス
LAおよび前記一次記憶装置１６のアドレス指定
を行なう際の実アドレスである物理アドレスPA
が一対一に対応づけられた変換テーブルを有し、
上記アドレスバス１２を介してCPU１０から供
給される論理アドレスLAをこれに対応した物理
アドレスPAに変換して上記アドレスバス１５に
出力するアドレス変換回路３１、CPU１０から
供給される論理アドレスLAに対応した物理アド
レスPAが上記変換テーブルに存在するか否かを
検出するアドレス検出回路３２等で構成されてい
る。そして上記アドレス検出回路３２の検出出力
は主制御回路２２に供給されている。またアドレ
スバス１２上の論理アドレスLAも主制御回路２
２に供給されている。

主制御回路２２はCU、アドレス発生回路、各
種タイミング信号発生回路、磁気デイスク制御回
路等を含み、前記CPU１０からは前記信号線を
介してリード／ライト制御信号LR／Ｗ、アドレ
スストローブ信号LASが、前記データバス１１
を介してデータがそれぞれ供給される。そして主
制御回路２２は、上記アドレス制御回路２１に対
して前記変換テーブルの更新データを、前記アド
レス検出回路３２に対して更新データをそれぞれ
出力し、かつアドレス発生回路から前記一次記憶
装置１６に対するアドレスを発生し、上記アドレ
スバス１５に与える。さらに主制御回路２２は、
前記入力リード／ライト制御信号LR／Ｗに応じ
て、一次記憶装置１６に対するリード／ライト制
御信号PR／Ｗを発生するとともに、ロウアドレ
スストローブ信号RASおよびカラムアドレスス
トローブ信号CASを発生し、これらの信号を前
記一次記憶装置１６に供給する。また主制御回路
２２は、CPU１０に対して、ウエイト信号
WAITおよびエラー信号ERRORを出力し、前記
二次記憶装置１７に対してはデイスク制御信号
DCを出力し、二次記憶装置１７からはデイスク
データストローブ信号DSDが供給される。

データ直−並列変換回路２３は上記主制御回路
２２の制御の下に、前記一次記憶装置１６から読
み出され、データバス１４を介して供給される例
えば16ビツト単位の並列データを直列データ
DDSに変換して二次記憶装置１７に出力すると
ともに、二次記憶装置１７から読み出される直列
データDDSを並列データに変換する。そしてこ
こで変換された並列データは上記主制御回路２２
を介して前記データバス１５に出力される。

なお、上記仮想記憶制御回路１３は１個の集積
回路で実現されており、その主制御回路２２は周
期的にアドレスPAを発生して、ダイナミツク型
半導体メモリからなる一次記憶装置１６のデータ
をリフレツシユする機能を有し、二次記憶装置１
７との間でデータ転送を行なつている際のエラー
発生に対してリトライする機能を有し、回復不可
能なエラー発生に対しては上記エラー信号
ERRORを発生する。

次に上記のように構成された装置の動作を説明
する。まず、初期状態のときに、前記アドレス変
換回路３１における論理アドレスLAと物理アド
レスPAとの変換テーブルが第３図のように設定
されているものとする。すなわち、論理アドレス
LAの０番地から3999番地のデータブロツク、
4000番地から7999番地のデータブロツク、8000番
地から11999番地のデータブロツク…がそれぞれ、
一時記憶装置１６における物理アドレスPAの０
番地から3999番地のデータブロツク、4000番地か
ら7999番地のデータブロツク、8000番地から
11999番地のデータブロツク…に対応付られてい
る。なお、説明上、上記番地は10進数で表現され
ているが実際には２進数もしくは16進数で表現さ
れている。まず、CPU１０が一次記憶装置１６
をアクセスする。このアクセスは、CPU１０が
アドレスバス１２に所望の論理アドレスLAを出
力し、かつアドレスストローブ信号LASおよび
データの書き込みか読み出しかを指定するための
リード／ライト制御信号LR／Ｗをそれぞれ出力
することによつて行われる。この論理アドレス
LAが上記変換テーブルに存在していれば、アド
レス変換回路３１はこれに対応した物理アドレス
PAをアドレスバス１５に出力する。このとき、
主制御回路２２は上記信号LAS，LR／Ｗに基づ
いてリード／ライト制御信号PR／Ｗ、ロウアド
レスストローブ信号RAS、カラムアドレススト
ローブ信号CASを発生し、一次記憶装置１６に
供給する。このアクセスがデータ書き込みの場合
に、CPU１０はデータバス１１に書き込み用デ
ータを出力する。この書き込み用データはその
後、仮想記憶制御回路１３およびデータバス１１
を介して一次記憶装置１６に入力される。従つ
て、このとき一次記憶装置１６にはデータが書き
込まれる。他方、このアクセスがデータ読み出し
の場合には、上記物理アドレスPAに対応した一
次記憶装置１６の記憶番地からデータバス１４に
データが読み出され、この読み出しデータは仮想
記憶制御回路１３およびデータバス１１を介して
CPU１０に入力される。

ところで、CPU１０が一次記憶装置１６をア
クセスしたときに、CPU１０からの論理アドレ
スLAが前記アドレス変換回路３１内の変換テー
ブルに存在していなければ、アドレス検出回路３
２がこれを検出する。例えば、CPU１０が前記
変換テーブルに存在していない32000番地から
35999番地の論理アドレスLAを出力したとする。
このときのアドレス検出回路３２からの検出信号
が主制御回路２２に入力すると、主制御回路２２
はまずCPU１０に対してウエイト信号WAITを
活性化する。この信号が活性化されると、CPU
１０は従来の割込み処理ではなく、メモリアクセ
ス動作を一時的に中断するウエイト状態に入る。
このとき、従来の方式ではCPU１０に対し、そ
の後の処理を行なわせるために命令の無効化を行
なつているが、この場合それは必ずしも必要では
ない。

CPU１０におけるメモリアクセス動作が中断
されると、次に主制御回路２２は予め定められて
いる手順に従つて、一次記憶装置１６のデータブ
ロツクのうち不要なブロツク（この実施例では
4Kワード単位）を選択し、その内容を読み出し
て二次記憶装置１７に転送制御する。

この制御は次のようにして行われる。まず主制
御回路２２内のアドレス発生回路から不要として
選択された上記ブロツクに対応した物理アドレス
が１語毎順次発生され、前記アドレスバス１５に
出力される。これと同時にリード／ライト制御信
号PR／Ｗがデータリード側のレベルに設定され、
かつロウアドレスストローブ信号RASおよびカ
ラムアドレスストローブ信号CASが発生される。
これにより一次記憶装置１６からはデータが順次
読み出される。そしてこの読み出しデータはデー
タバス１４を介して主制御回路１３に入力され
る。さらにこのとき、主制御回路２２は二次記憶
装置１７に対してデイスク制御信号DCを出力す
るとともに、データ直−並列変換回路２３に対し
てデータの直列変換動作を行なわせる。これによ
り、上記データバス１４を介して主制御回路１３
に入力された一次記憶装置１６からの読み出しデ
ータはデータ直−並列変換回路２３にり直列デー
タDDSに変換されて二次記憶装置１７に出力さ
れる。このとき二次記憶装置１７にはデイスク制
御信号DCが入力されているので、この直列デー
タDDSが二次記憶装置１７の所定の記憶領域に
順次記憶される。このようにして、まず一次記憶
装置１６の不要記憶データが二次記憶装置１７に
退避される。

この退避が終了すると、主制御回路１３は前記
論理アドレスLAに応じた二次記憶装置１７の記
憶領域のデータを、上記データの退避が行われた
一次記憶装置１６の記憶領域に転送制御する。こ
の制御は次のようにして行われる。まず主制御回
路１３が前記論理アドレスALに応じた二次記憶
装置１７の記憶領域のデータを順次読み出し制御
する。このとき二次記憶装置１７からのデイスク
ストローブ信号DSDが主制御回路２２に供給さ
れる。二次記憶装置１７から読み出された直列デ
ータは、主制御回路２２の制御の下にデータ直−
並列変換回路２３で例えば16ビツトの並列データ
に変換される。ここで変換された並列データは主
制御回路２２を介してデータバス１５に出力され
る。次に主制御回路２２はそのアドレス発生回路
から、前にデータ退避を行なつた一次記憶装置１
６の記憶領域に対応する物理アドレスを１語毎順
次発生し、前記アドレスバス１５に出力する。こ
れと同時にリード／ライト制御信号PR／Ｗをデ
ータライト側のレベルに設定し、かつロウアドレ
スストローブ信号RASおよびカラムアドレスス
トローブ信号CASを発生する。これにより予め
データが退避されている一次記憶装置１６の記憶
領域には、二次記憶装置１７から読み出されたデ
ータが順次書き込まれる。そしてこのデータ書き
込みがすべて終了すると、主制御回路２２はアド
レス変換回路３１内の変換テーブルおよびアドレ
ス検出回路３２における論理アドレスLAを変更
するための変更データを出力する。例えば主制御
回路２２によつて不要として選択された一次記憶
装置１６の記憶領域が０番地から3999番地（PA
の番地）であつたとすると、この番地の物理アド
レスPAに対応した０番地から3999番地までの論
理アドレスLAが32000番地から35999番地からな
る更新データによつて更新される。従つて、更新
後の前記変換テーブルは第４図のようになり、ア
ドレス検出回路３２の相当する論理アドレスLA
も32000番地から35999番地に更新される。このよ
うにして一次記憶装置１６と二次記憶装置１７と
の間でデータ交換が行われる。

上記データ交換の後、主制御回路２２は予め活
性化していたウエイト信号WAITを非活性化す
る。これにより、動作を一時的に停止していた
CPU１０が処理動作を再開し、一次記憶装置１
６の再アクセスが行われる。

ここで、仮想記憶制御を行なう機能はCPU１
０以外の仮想記憶制御回路１３が有しており、か
つCPU１０から見た場合、動作が遅い記憶装置
をアクセスする際に使用する周知のウエイト信号
WAITという単純な信号を用いており、通常こ
の信号の期間が数百ナノ秒であつたものが例えば
数十ミリ秒程度になるだけであり、CPU１０と
しては何等特別な処理を行なわない。このため、
従来のOSから、最も困難な作業の一つである仮
想記憶の制御機能を取り除くことができ、これに
よつて従来の問題点の一つであつたプログラムの
生産性の低効率化を防止することができる。

また上記実施例装置におけるCPU１０に対す
るインターフエイスは通常のメモリインターフエ
イスそのもの、すなわち割込み機能やバス権授受
等の特殊機能を持たずメモリ書込みやウエイトの
みの機能より成立つメモリインターフエイスその
ものであり、CPU１０によつて異なる割込みベ
クター授受のプロトコル、バス権授受のプロトコ
ルはもちろん、不在アドレスが生じたときに従
来、MMUを制御するCPUとのデータ授受プロト
コルから全く解放されるため、仮想記憶方式が
CPUに依存しない。従つて、CPUが改良される
度に、従来では新たに作り直していたOSの開発
が一切不要となる。さらに上記実施例の装置で
は、特に仮想記憶用に設計されていないCPUで
も仮想記憶制御を行なうことができるという効果
もある。

またさらに、CPU側の責任で、ウエイト信号
WAITを従来のように命令の無効化に使用する
こともできる。この場合には別のタスク（プログ
ラム）を走行させればよい。

また、仮想記憶制御回路１３を１個の集積回路
で構成したことにより、従来方式でCPU、
MMU、一次記憶装置、デイスク制御装置等を構
成しているLSIが約百個程度削減することができ
た。

なお、この発明は上記した実施例に限定される
ものではなく種々の変形が可能であることはいう
までもない。例えば、上記実施例装置では１個の
CPUに対して１個の仮想記憶制御回路を設ける
場合について説明したが、これは１個の仮想記憶
制御回路に複数個のCPUを接続して、１個の仮
想記憶制御回路を複数個のCPUで共有するよう
にしてもよい。この場合に仮想記憶制御回路は各
CPUに対応してウエイト信号WAITの信号線を
有し、これら複数の信号線うちの一つを活性化す
るように制御すればどのCPUにおける不在アド
レスアクセス時にも対応できる。

［発明の効果］ 以上説明したようにこの発明によれば、演算処
理装置のアーキテクテヤーに依存せず、かつアク
セス単位での割込みを必ずしも備えていない演算
処理装置においても、仮想記憶方式を可能ならし
めるような仮想記憶装置が提供できる。

【図面の簡単な説明】

第１図はこの発明に係る仮想記憶制御装置の全
体の構成を示すブロツク図、第２図は上記実施例
装置における仮想記憶制御回路の詳細な構成を示
すブロツク図、第３図はアドレス変換回路におけ
る論理アドレスと物理アドレスとの変換テーブル
の変更前の一例を示す図、第４図は同じく変更後
の変換テーブルの一例を示す図、第５図は従来の
仮想記憶制御装置の構成を示すブロツク図、第６
図はその手順を示すフローチヤートである。 １０……CPU（演算処理装置）、１１，１４…
…データバス、１２……論理アドレスバス、１３
……仮想記憶制御回路（制御手段）、１５……物
理アドレスバス、１６……一次記憶装置、１７…
…二次記憶装置、２１……アドレス制御回路、２
２……主制御回路、２３……データ直−並列変換
回路、３１……アドレス変換回路（アドレス変換
手段）、３２……アドレス検出回路（アドレス検
出手段）。

Claims (1)

1. 【特許請求の範囲】 １ 演算処理装置と、上記演算処理装置が直接ア
   クセス可能な一次記憶装置と、二次記憶装置と、
   上記演算処理装置が出力する論理アドレスを上記
   一次記憶装置の実アドレスに変換して出力するア
   ドレス変換手段と、上記アドレス変換手段で変換
   された論理アドレスが、現在、上記一次記憶装置
   に割当てられているか否かを検出するアドレス検
   出手段と、上記論理アドレスが上記一次記憶装置
   に割当てられていない時に、処理動作一時停止制
   御信号を演算処理装置に対して発生して演算処理
   装置の処理動作を一時的に停止せしめ、かつその
   間に上記一次、二次記憶装置相互間でデータの交
   換を行なわせしめ、上記演算処理装置から見たと
   きに必要な論理アドレスに対応したデータ記憶領
   域を上記一次記憶装置内に設定する制御手段とを
   具備したことを特徴とする仮想記憶制御装置。 ２ 前記制御手段が１個の集積回路で構成されて
   いる特許請求の範囲第１項に記載の仮想記憶制御
   装置。 ３ 前記演算処理装置は通常のメモリインターフ
   エスを有するものである特許請求の範囲第１項に
   記載の仮想記憶制御装置。 ４ 前記演算処理装置が複数設けられ、前記制御
   手段は前記処理動作一時停止制御信号を出力する
   制御信号線を演算処理装置に対応した数だけ有
   し、かつ前記制御手段はこの複数の制御信号線の
   うちの一つのみを活性化するようにした特許請求
   の範囲第１項に記載の仮想記憶制御装置。