JPS6159557A

JPS6159557A - 仮想記憶制御装置

Info

Publication number: JPS6159557A
Application number: JP59181024A
Authority: JP
Inventors: Masahiko Washimi; 鷲見　昌彦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1984-08-30
Filing date: 1984-08-30
Publication date: 1986-03-27
Also published as: JPH03656B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明は、大容岳のメモリを演算処理装置で、見掛は
上、直接にアクセス可能にする仮想記憶制御装置に関す
る。

［発明の技術的背景］マイクロコンピュータの性能向上に伴い、従来では大形
計算ＩＸｌで用いられていた仮想記に方式がマイクロコ
ンピュータの分野でも今後多く用いられる傾向にある。

この仮想記憶方式とは、小容量の一次記憶装置、例えば
半尋体メモリど大言０の二次記憶装置、通常は磁気ディ
スク装置とを用いて、見掛は上、大言但の一次記憶装置
を演停処理装置（以下ＣＰＵと称する）に対して提供す
る方式をいう。なお、ここで−大記憶装置とは、ＣＰＩ
Ｊが直接にかつ高速にアクセスできる記憶装置であると
定義する。

仮想記憶方式では、ＣＰＵが利用する論理アドレス番地
に対応するデータ格納場所の全てが用意されているわけ
ではなく、次の述べるような手順で、必要に応じて適宜
用意されている。

第５図は従来の仮想記憶制御装置の構成を示すブロック
図であり、第６図はその手順を示すフローチャートであ
る。

まずＣＰＵ１が一次記憶装置３の実空間に用意されてい
ない論理アドレス空間をアクセスしたとする（不在アド
レスアクセス）。この不在アドレスアクセスは記憶制御
装＠（ＭＭＵ）２よって検出され、この後、ＣＰＵ　１
に対して割込み動作が引き起こされる。ＣＰＵ　１はこ
の割込みを検出すると、−大記憶装置３に対するアクセ
スを中面する。ざらにｃｐｕｉは現在実行中の命令を無
効化（アボート）する。次にＣＰＵ　１は内部の制御レ
ジスタなどの内容を、予め用意されている記憶場所に退
避させる（ＣＰＵ状態の退避）。次に割込みによって制
御を渡された割込みプログラムが、所定のアルゴリズム
に従って最も優先度の低い不要な一次記１ｆｌ装置の場
所に記憶されているデータを二次記憶装置４に追出す（
不要−数記憶内容の追出し）。そしてこのデータ追出し
のために、ＣＰＵ１は二次記憶制御１１装置５に対して
必要な制御信号を発生する。そして−大記憶装置３から
のデータ追出しが完了すると、二次記憶装置装＝５はＣ
ＰＵ１に対して割込みを発生する（不要−数記憶内容の
追出し完了割込み）。この割込みが発生するとｃｐｕ　
ｉでは再び処理プログラムが走行して、必要な二次記憶
装置４における記憶内容が一次記憶装置３に読み込まれ
る（ｗｒ−数記憶内容の読み込み）。新−数記憶内容が
準備されると、二次記憶制御装置５はＣＰＵ１に対して
完了割込みを発生する。次にｃｐｕ　ｉは前記不在アド
レスが生じたときと同じ状態となるように、予め退避し
ていた内容等を制御レジスタなどに取込んで状態を復元
する（ＣＰＵ状態の復元）。次に無効化されていた命令
を再スタートする（命令の再スタート）。すると、ＣＰ
Ｕ１から一次記憶装置３に対して、前回不在だったアド
レスの再アクセスが行われる（前回不在アドレスの再ア
クセス）。

このような仮想記憶方式を採用しているＣＰｔＪやＭＭ
ＵのＬＳＩは既に何種類か市販されており、例えば米国
ザイログ社製のＭＭＵ用じ５ＩｒＺ８゜　　Ｏ１５」が
よく知られている。

［背景技術の問題点］ところで、従来の仮想記憶方式の第一の問題点はプログ
ラム生産性の低効率化にある。すなわちこのことはプロ
グラムが標準化できないことに起因している。よく知ら
れているように、プログラムはＯ３（オペレーティング
システム）と応用プログラムとからなっている。このう
ちの応用プログラムは、普通にはＯ８が存在して始めて
成立する。ところが、高度な内容を持つＯ８は開発工数
が大きく、一部のメーカーしか作成できない。一方、Ｃ
ＰｔＪやＭＭＵなとのハードウェアは年々進歩しており
、その機能が拡大している。仮想記憶装置を実現するた
めのＯ８はＣＰＵやＭＭＵなどのアーキテクチャ−に依
存し、かつ単純な関係にないから、ＣＰＵやＭＭＵのハ
ードウェアが改良される毎にＯ８を作り変える必要があ
る。従って類似したＯ８が数多く作られてしまい、Ｏ８
が標準化されず、無駄が生じる。

第二の問題点は、ＣＰＵが命令単位よりも小さいアクセ
ス単位で割込み処理を受付けなければならないことにあ
る。周知のようにＣＰｔＪは従来から命令単位の割込み
に対応するように設計された例が多く、アクセス単位で
割込みを許すためにはさらに高度な設計技術を必要とす
る。例えば、命令単位より小さな単位で割込みを可能と
するするため、ザイロク社製ＣＰＵ　ｒＺ８００１　Ｊ
　がｒＺ８００３Ｊに、モトローラ社製ＣＰｔＪ　ｒ６
８０００」がｒ６８０１０Ｊにそれぞれ作り変えられた
例がある。このように命令単位より小さな単位で割込み
を可能とするするためには、ハードウェアを作り直さな
ければならず、コストが上昇するという欠点がある。

［発明の目的］この発明は上記のような事情を考慮してなされたもので
あり、その目的は演算処理装置のアーキテクチャ−に依
存せず、かつアクセス単位での割込みを必ずしも廂えて
いない演算処理装置においても、仮想記憶方式を可能な
らしめるような仮想記Ｉ　ｌｌｌ１ｉｔ装置を提供する
ことにある。

［発明の概要］上記目的を達成するためこの発明にあっては、演算処理
装置が出力する論理アドレスを一次記憶装置の実アドレ
スに変換し、この変換された論理アドレスが、現在、一
次記憶装置に割当てられているか否かを検出し、一次記
憶装置に割当てられていない時には、制御回路で処理動
作一時停止制１２ｒＪ信号を演算処Ｊ！［！装置に対し
て発生して演算処理装置の処理動作を一時的に停止せし
め、かつその間に一次、二次記憶装置相互間でデータの
交換を行なわせしめ、演算処理装置から見たときに必要
な論理アドレスに対応した記憶領域が一次記憶装置内に
設定されているように制御回路でデータ交換を行なうよ
うにしている。

［発明の実ＩＭ例］以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る仮想記憶制御回路の全体の構成
を示すブロック図である。図において１０はＣＰＵであ
る。このＣＰ　Ｕ　１０はデータバス１１、論理アドレ
スバス１２および複数の信号線を介して仮想記憶制御回
路１３と接続されている。仮想記憶制御回路１３はデー
タバス１４、物理アドレスバス１５および複数の信号線
を介してダイナミック型半導体メモリなどからなる一次
記憶装置１６と接続されている。さらに上記仮想記憶制
御回路１３は複数の信号線を介して、例えば磁気ディス
ク装置等からなる二次記憶装置１７と接続されている。

第２図は上記実施例装置における仮想記憶制御回路１３
の詳ＩＤな１苺成を示ずブロック図である。この仮想記
憶制御回路１３はアドレス制御回路２１、ＣＵ（処理ユ
ニット）などからなる主制御回路２２およびデータ直−
並列変換回路２３等で構成されている。

上記アドレス制御回路２１は、論理アドレスＬＡおよび
前記一次記憶装置１Ｇのアドレス指定を行なう際の実ア
ドレスである物理アドレスＰＡが一対一に対応づけられ
た変換テーブルを有し、上記アドレスバス１２を介して
ＣＰ　ｔＪ　１０から供給される論理アドレスＬＡをこ
れに対応した物理アドレスＰＡに変換して上記アドレス
バス１５に出力するアドレス変換回路３１、ＣＰ　Ｕ　
１０から供給される論理アドレスＬＡに対応した物理ア
ドレスＰＡが上記変換テーブルに存在するか否かを検出
するアドレス検出回路３２等でｌ１ｒＰｉ成されている
。そして上記アドレス検出回路３２の検出出力は主制御
回路２２に供給されている。またアドレスバス１２上の
論理アドレスＬＡも主制御回路２２に供給されている。

主制御回路２２はＣＵ、アドレス発生回路、各種タイミ
ング信号発生回路、磁気ディスク制御回路等を含み、前
記ＣＰ　Ｕ　１０からは前記信号線を介してリード／ラ
イト制御信号ＬＲ／Ｗ、アドレスストローブ信号ＬＡＳ
が、前記データバス１１を介してデータがそれぞれ供給
される。そして主制御回路２２は、上記アドレス制御回
路２１に対して前記変換テーブルの更新データを、前記
アドレス検出回路３２に対して更新データをそれぞれ出
力し、かつアドレス発生回路から前記一次記憶装置１６
に対するアドレスを発生し、上記アドレスバス１５に与
える。さらに主副り１１回路２２は、前記入力す〜ド／
ライト制御信号ＬＲ／Ｗに応じて、一次記憶装置１６に
対するリード／ライト制御信号ＰＲ／Ｗを発生するとと
もに、ロウアドレスストローブ信号ＲＡＳおよびカラム
アドレスストローブ信号ＣＡＳを発生し、これらの信号
を前記一次記憶装置１６に供給する。また主制御回路２
２は、ｃ　ｐ　ｕ　ｉｏに対して、ウェイト苫号ＷΔＩ
Ｔおよびエラー信号ＥＲＲ○Ｒを出力し、前記二次記憶
装置１７に対してはディスク制御信号ＤＣを出力し、二
次記憶装置１７からはディスクデータストローブ信号Ｄ
ＳＤが供給される。

データ直−並列変換回路２３は上記主制御回路２２の制
御の下に、前記一次記憶装置１６から読み出され、デー
タバス１４を介して供給される例えば１６ビツト単位の
並列データを直列データＤＤＳに変換して二次記４１Ｂ
置１１に出力するとともに、二次記憶装置１７から読み
出される直列データＤＯ８を並列データに変換する。そ
してここで変換された並列データは上記主制御回路２２
を介して前記データバス１５に出力される。

なお、上記仮想記憶側皿回路１３は１個の集積回路で実
現されており、その主制御回路２２は周期的にアドレス
ＰＡを発生して、ダイナミック型半導体メモリからなる
一次記憶装置１６のデータをリフレッシュする機能を有
し、二次記憶装置１７との間でデータ転送を行なってい
る際のエラー発生に対してリトライするは能を有し、回
復不可能なエラー発生に対しては上記エラー信号ＥＲＲ
ＯＲを発生する。

次に上記のように１Ｍ成されたＨ置の動作を説明する。

まず、初期状態のときに、前記アドレス変換回路３１に
おける論理アドレスＬＡと物理アドレスＰＡどの変換テ
ーブルが第３図のように設定されているものとする。す
なわち、論理アドレスＬＡの０番地から３９９９番地の
データブロック、４０００番地から７９９９番地のデー
タブロック、８０００番地から１１９９９１９９９番地
ブロック・・・がそれぞれ、一時記憶装置１Ｇにおける
物理アドレスＰＡの０番地から３９９９番地のデータブ
ロック、４０００番地から７９９９番地のデータブロッ
ク、８０００番地から　１１９９９１９９９番地ブロッ
ク・・・に対応付られている。なお、説明上、上記番地
は１０進数で表現されているが実際には２進数もしくは
１６進数で表現されている。まず、ＣＰ　Ｕ　１０が一
次記憶装置１Ｇをアクセスする。このアクセスは、ＣＰ
　Ｕ　１０がアドレスバス１２に所望の論理アドレスＬ
Ａを出力し、かつアドレスストローブ信号ＬＡＳおよび
データの書き込みか読み出しかを指定するためのリード
／′ライト制ｔａｎ　ｔ＝号Ｌ　Ｒ／　Ｗをそれぞれ出
力することによって行われる。この論理アドレスＬＡが
上記変換テーブルに存在していれば、アドレス変換回路
３１はこれに対応した物理アドレスＰＡをアドレスバス
１５に出力する。このとき、主制御回路２２は上記信号
ＬＡＳ、ＬＲ，／Ｗに基づいてリード／ライト制御信号
ＰＲ／Ｗ、ロウアドレスストローブ信号ＲＡＳ、カラム
アドレスストローブ信号ＣＡＳを発生し、一次記憶装置
１Ｇに供給する。このアクセスがデータ書き込みの場合
に、ｃ　ｐ　ｕ　ｉｏはデータバス１１に書き込み用デ
ータを出力する。この書き込み用データはその１糸、仮
想記憶制御回路１３およびデータバス１１を介して一次
記憶装圓１６に入力される。従って、このとき一次記憶
装置１Ｇにはデータが書き込まれる。他方、このアクセ
スがデータ読み出しの場合には、上記物理アドレスＰＡ
に対応した一次記（８Ｂ置１６の記憶番地からデータバ
ス１４にデータが読み出され、この読み出しデータは仮
想記憶制御回路１３およびデータバス１１を介してＣｐ
　ｕ　ｉｏに入力される。

ところで、ｃ　ｐ　ｕ　ｉｏが一次記憶装置１６をアク
セスしたときに、ｃ　ｐ　ｕ　ｉｏからの論理アドレス
ＬＡが前記アドレス変換回路３１内の変換テーブルに存
在していなければ、アドレス検出回路３２がこれを検出
する。例えば、ＣＰＵ１０が裔記変換テーブルに存在し
ていない３２０００２０００番地９９９５９９９番地ド
レスＬＡを出力したとする。このときのアドレス検出回
路３２からの検出信号が主制御回路２２に入力すると、
主制御回路２２はまずＣＰ　Ｕ　１０に対してウェイト
信号ＷＡＩＴを活性化する。この信号が活性化されると
、ｃ　Ｐｕ　ｉｏは従来の割込み処理ではなく、メモリ
アクセス動作を一時的に中断するウェイト状態に入る。

このとき、従来の方式ではＣＰ　Ｕ　１０に対し、その
後の処理を行なわせるために命令の無効化を行なってい
るが、この場合それは必ずしも必要ではない。

ｃ　ｐ　ｕ　ｉｏにおけるメモリアクセス動作が中断さ
れると、次に王制′ａ口回路２２は予め定められている
手順に従って、一次記憶装置１６のデータブロックのう
ち不要なブロック（この実施例では４にワード単位）を
選択し、その内容を読み出して二次記憶装置１７に転送
制御する。

この制御は次のようにして行われる。まず主制御回路２
２内のアドレス発生回路から不要として選択された上記
ブロックに対応した物理アドレスが１語毎順次発生され
、前記アドレスバス１５に出力される。これと同時にリ
ード／ライト制御信号ＰＲ／Ｗがデータリード側のレベ
ルに設定され、かつロウアドレスストローブ信号ＲＡＳ
およびカラムアドレスストローブ信号ＣＡＳが発生され
る。

これにより一次記憶装置１６からはデータが順次読み出
される。そしてこの読み出しデータはデータバス１４を
介して主制御回路１３に入力される。さらにこのとき、
主制御回路２２は二次記憶装置１７に対してディスク割
面信号ＤＣを出力するとともに、データ直−並列変換回
路２３に対してデータの直列変換動作を行なわせる。こ
れにより、上記データバス１４を介して主制御回路１３
に入力された一次記憶装置１６からの読み出しデータは
データ直−並列変換回路２３にり直列データＤＤＳに変
換されて二次記憶装置１７に出力される。このとき二次
記憶装置１７にはディスク１ｌＩＩＩ御信号ＤＣが入力
されているので、この直列データＤＤＳが二次記憶装置
１７の所定の記憶領域に順次記憶される。このようにし
て、まず一次記１ｆｌ￥ｉ置１６の不要記憶データが二
次記憶装置１７に退避される。

この退避が終了すると、主制御回路１３は前記論理アド
レスＬＡに応じた二次記憶装置１７の記憶領域のデータ
を、上記データの退避が行われた一次記憶装置１６の記
憶領域に転送制御する。この制御は次のようにして行わ
れる。まず主制御回路１３が前記論理アドレスＬＡに応
じた二次記［装置１７の記憶領域のデータを順次読み出
し制（ルする。このとき二次記憶装置１７からのディス
クストローブ信号ＤＳＤが主制御回路２２に供給される
。二次記憶装置１７から読み出された直列データは、主
制御回路２２の制御の下にデータ直−並列変換回路２３
で例えば１６ビツトの並列データに変換される。ここで
変換された並列データは主制御回路２２を介してデータ
バス１５に出力される。次に主制御回路２２はそのアド
レス発生回路から、前にデータ退避を行なった一次記憶
装置１６の記憶領域に対応する物理アドレスを１語毎順
次発生し、前記アドレスバス１５に出力する。これと同
時にリード／ライト制御信号ＰＲ／Ｗをデータライト側
のレベルに設定し、かつロウアドレスストローブ信号Ｒ
ＡＳおよびカラムアドレスストローブ信号ＣＡＳを発生
する。

これにより予めデータが退避されている一次記憶装置１
Ｇの記憶領域には、二次記憶装置１１から読み出された
データが順次書き込まれる。そしてこのデータ書き込み
がすべて終了すると、主制御回路２２はアドレス変換回
路３１内の変換テーブルおよびアドレス検出回路３２に
おける論理アドレスＬＡを変更するための変更データを
出力する。例えば主制御回路２２によって不要として選
択された一次記憶装置１６の記憶領域が０番地から３９
９９番地（ＰＡの番地）であったとすると、この番地の
物理アドレスＰＡに対応した０番地から３９９９番地ま
での論理アドレスＬＡが３２０００番地から３５９９９
番地からなる更新データによって更新される。従って、
更新後の前記変換テーブルは第４図のようになり、アド
レス検出回路３２の相当する論理アドレスＬＡも３２０
００番地から３５９９９番地に更新される。このように
して一次記憶装＠１Ｇと二次記憶装置１７との間でデー
タ交換が行われる。

上記データ交換の後、主制御回路２２は予め活性化して
いたウェイト信号ＷＡＩＴを非活性化する１これにより
、動作を一時的に停止していたＣＰＵ１０が処理動作を
再開し、一次記憶￥装置１Ｇの再アクセスが行われる。

ここで、仮想記ｉｎ　１ｌｉｌ制御を行なう低能はＣＰ
　Ｕ　１０以外の仮想記憶制ｔｉ１１回路１３が有して
おり、かつＣｐ　ｕ　ｉｏから見た場合、動作が遅い記
憶装置をアクセスする際に使用する周知のウェイト信号
ＷＡＩ王という単純な信号を用いており、通常この信号
の期間が数百ナノ秒であったものが例えば数十ミリ秒程
度になるだけであり、ｃ　ｐ　ｕ　ｉｏとしては何等特
別な処理を行なわない。このため、従来のＯ８から、最
も困難な作業の一つである仮想記憶の制御ｊ１１　ＵＮ
能を取り除くことができ、これによって従来の問題点の
一つであったプログラムの生産性の低力率化を防止する
ことができる。

また上記実施例装置におけるｃ　ｐ　ｕ　ｉｏに対する
インターフェイスは通常のメモリインターフェイスその
もの、すなわちυ］込みは能やバス権授受等の特殊機能
を持たずメモリ書込みやウェイトのみの凹面より成立つ
メモリインターフェイスそのものであり、ＣＰ　Ｕ　１
０によって異なる割込みベクター授受のプロ１〜コル、
バス権授受のプロトコルはもちろん、不在アドレスが生
じたときに従来、ＭＭＵを制御するＣＰＵとのデータ授
受プロトコルから全く解放されるため、仮想記憶方式が
ＣＰＵに依存しない。従って、ＣＰｔＪが改良される度
に、従来では新たに作り直していたＯ８の開発が一切不
要となる。さらに上記実施例の装置では、特に仮想記憶
用に設計されていないＣＰＵでも仮想記憶制御を行なう
ことができるという効果もある。

またさらに、ＣＰＵ側の責任で、ウェイト信号ＷＡＩＴ
を従来のように命令の無効化に使用することもできる。

この場合には別のタスク（プログラム）を走行させれば
よい。

また、仮想記憶制御回路１３を１個の集積回路で構成し
たことにより、従来方式でＣＰＵ、ＭＭＵ一次記憶装置
、ディスク制御Ｉ装置等を構成しているＬＳＩが約百個
程度削減することができた。

なお、この発明は上記した実施例に限定されるものでは
なく種々の変形が可能であることはいうまでもない。例
えば、上記実施例装置では１個のＣＰＵに対して１個の
仮想記憶制御回路を設ける場合について説明したが、こ
れは１＠の仮想記憶制御回路に複数個のＣＰＵを接続し
て、１個の仮想記憶制御回路を複数個のＣＰＵで共有す
るようにしてもよい。この場合に仮想記憶制御回路は各
ＣＰＵに対応してウェイト信＠ＷＡＩＴの信号線を有し
、これら複数の信号線うちの一つを活性化するように制
御すればどのＣＰＵにおける不在アドレスアクセス時に
も対応できる。

［発明の効果］以上説明したようにこの発明によれば、演算処理装置の
アーキテクチャ−に依存せず、かつアクセス単位での割
込みを必ずしも備えていない演算処理装置においても、
仮想記憶方式を可能ならしめるような仮想記憶装置が提
供できる。

【図面の簡単な説明】

第１図はこの発明に係る仮想記憶制御Ｉ装置の全体の（
Ｒ成を示すブロック図、第２図は上記実施例装置におけ
る仮想記憶制御回路の詳細な構成を示すブロック口、第
３図はアドレス変換回路における論理アドレスと物理ア
ドレスとの変換テーブルの変更前の一例を示す図、第４
図は同じく変更後の変換テーブルの一例を示す図、第５
図は従来の仮想記憶制御装置の構成を示すブロック図、
第６図はその手順を示すフローチャートである。１０・・・ＣＰＵ　（演算処理装＠）　、１１．１４・
・・データバス、１２・・・論理アドレスバス、１３・
・・仮想記憶制御回路（制リロ手段）、１５・・・物理
アドレスバス、１６・・・一次記憶装回、１７・・・二
次記＠装置、２１・・・アドレス制御回路、２２・・・
主制御回路、２３・・・データ直−並列変換回路、３１
・・・アドレス変換回路（アドレス変換手段）、３２・
・・アドレス検出回路（アドレス検出手段）。出願人代理人　弁理士　鈴江武彦第３図ＬＡ　　　　　　　ＰＡ第６図

Claims

【特許請求の範囲】

（１）演算処理装置と、上記演算処理装置が直接アクセ
ス可能な一次記憶装置と、二次記憶装置と上記演算処理
装置が出力する論理アドレスを上記一次記憶装置の実ア
ドレスに変換して出力するアドレス変換手段と、上記ア
ドレス変換手段で変換された論理アドレスが、現在、上
記一次記憶装置に割当てられているか否かを検出するア
ドレス検出手段と、上記論理アドレスが上記一次記憶装
置に割当てられていない時に、処理動作一時停止制御信
号を演算処理装置に対して発生して演算処理装置の処理
動作を一時的に停止せしめ、かつその間に上記一次、二
次記憶装置相互間でデータの交換を行なわせしめ、上記
演算処理装置から見たときに必要な論理アドレスに対応
したデータ記憶領域を上記一次記憶装置内に設定する制
御手段とを具備したことを特徴とする仮想記憶制御装置
。
（２）前記制御手段が１個の集積回路で構成されている
特許請求の範囲第１項に記載の仮想記憶制御装置。
（３）前記演算処理装置は通常のメモリインターフェス
を有するものである特許請求の範囲第１項に記載の仮想
記憶制御装置。
（４）前記演算処理装置が複数設けられ、前記制御手段
は前記処理動作一時停止制御信号を出力する制御信号線
を演算処理装置に対応した数だけ有し、かつ前記制御手
段はこの複数の制御信号線のうちの一つのみを活性化す
るようにした特許請求の範囲第１項に記載の仮想記憶制
御装置。