JPH02202638A - 多重プロセッサを備えたフォールトトレラントなコンピュータシステム - Google Patents

多重プロセッサを備えたフォールトトレラントなコンピュータシステム

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JPH02202638A
JPH02202638A JP1322463A JP32246389A JPH02202638A JP H02202638 A JPH02202638 A JP H02202638A JP 1322463 A JP1322463 A JP 1322463A JP 32246389 A JP32246389 A JP 32246389A JP H02202638 A JPH02202638 A JP H02202638A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、コンピュータシステムに関し、より詳細に
は、多重ＣＰＵを用いたフォールトトレラント（ｆａｕ
ｌｔ　−ｔｏｌｅｒａｎｔ）システムにおける同期法に
関する。
（従来の技術と発明が解決しようとする課題）高信頼性
のデジタル処理、冗長性を用いた様々なコンピュータア
ーキテクチャにおいて達成される。例えば、ＴＭＲ（３
重・モジュラ・冗長性）システムは、同じ命令のストリ
ーム（流れ）を実行する３個のＣＰＵを、機能を重複す
る３個の分離した主メモリユニットと分離したＩ１０装
置と共に使用できる。そのため、もし各タイプの要素の
中の１つが誤りをしても、システムは動作し統ける。他
のフォールトトレラントタイプのシステムが、カッラマ
ン等に対して発行されタンデム・コンピューターズ・イ
ンコーホレイテッドに対して譲渡された「多重プロセッ
サシステム」と題する米国特許第４，２２８．４９６号
に示される。
様々な方法が、冗長性システムにおいて装置を同期させ
るために使用されて来た。例えば、「多重プロセッサを
同期させるための方法と装置」と題するアール・ダブリ
ユウ・ホーストにより１９８７年１１月９日に出願され
、同様にタンデム・コンピューターズ・インコーホレイ
テッドに譲渡された米国特許出願第１１８．５０３号に
おいて、「緩い」同期法が開示されているが、これは、
「フォールトトレラント計算のための中央処理装置」と
題されストラス・コンピュータ・インコーホレイテッド
に譲渡された米国特許第４．４５３．２１５号において
示されているような単独のクロックを用いたロック・ス
テップ同期を使用した他のシステムと対照的である。「
同期ボーティング（ｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ　
ｖｏｔｉｎｇ）　Ｊと呼ばれる技法がデビス（Ｄａｖｉ
ｅｓ）及びウェイカリ（Ｗａｋｅｒｌｙ）著「冗長性シ
ステムにおける同期とマツチングＪ　　（ＩＥＥＥトラ
ンザクションズ参オン・コンピュータ（ＩＥＥＥ　Ｔｒ
ａｎｓａｃｔｉｏｎｓ　ｏｎ　ｃｏｍｐｕｔｅｒ）　、
　１９７８年６月号５３１−５３９ページ）に開示され
ている。
冗長性のフォールトトレラントシステムにおける割り込
み同期の方法が、ヨンディ（Ｙｏｎｄｅａ）ほか著「緩
く同期したＴＭＲシステムのための割り込み取り扱いの
実行」　（７オールトトレラント計算についての第１５
回年次シンポジウムのプロシーディング（１９８５年６
月）２４６−２５１ページ）に開示されている。「フォ
ールトトレラントリアルタイムクロック」と題する米国
特許第４゜６４４．４９８号は、ＴＭＲコンピュータシ
ステムにおける使用のための３重モジュラ冗長性クロッ
ク構成を開示している。［多重に冗長なコンビュ−タの
フレーム同期」と題する米国特許第４．７３３，３５３
号は、同期フレームを実行することにより周期的に同期
される別々のクロックで動作するＣＰＵを用いる同期法
を開示している。
２５ＭＨｚで動作するインテル８０３８６やモトローラ
６８０３０のような高性能マイクロプロセッサ装置が、
高速クロックと大きな能力を備えて使用できるようにな
った。また、メモリ、ディスクドライブなどのコンピュ
ータシステムの他の要素もこれに対応してより安価にか
つより大きな能力を備えるようになった。このため、高
信頼性のプロセッサが同じ傾向に追随することが要求さ
れている。さらに、コンピュータ産業におけるいくつか
のオペレーティングシステムでの標準化は、アプリケー
ションソフトウェアの利用性を大きく拡大した。そのた
め、同様な要求が高信頼性システムの分母でもなされ、
すなわち、標準的オペレーティングシステムを利用でき
る必要がある。
したがって、この発明の主な目的は、特にフォールトト
レラントタイプの改良された高信頼性コンピユータシス
テムを提供することである。この発明の他の目的は、改
良された冗長性でフォールトトレラントタイプのコンピ
ュータシステムであって、高性能と低コストが両立する
ものを提供することである。特に、改良されたシステム
が、高度に冗長なシステムにおいて通常上じる実行負荷
を避けることが好ましい。この発明の別の目的は、速度
とソフトウェアの両立性とともに信頼性について測定さ
れる場合に、性能が改良されている一方、コストも他の
より低い性能のコンピュータシステムと同じぐらいであ
る高信頼性コンピユータシステムを提供することである
。この発明のさらに他の目的は、デマンドページングを
用いた仮想メモリ管理を使用し、保護された（上位から
の監視、すなわち「核（カーネル：　ｋｅｒｎｅｌ）　
Ｊ　）モードを備えたオペレーティングシステムを実行
できる高信頼性コンピユータシステムを提供することで
ある。とくに、オペレーティングシステムは、多重プロ
セスの実行が、すべて高レベルの性能で可能でなければ
ならない。
（課題を解決するための手段、作用及び発明の効果） この発明の一実施例によれば、コンピュータシステムは
、典型的には同じ命令ストリームを実行する３個の同一
のＣＰＵを使用し、同じデータの複製を格納する２個の
同一の自己診断メモリモジュールを備える。したがって
、古典的ＴＭＲシステムにおけるような３個のＣＰＵと
３個のメモリよりはむしろ、３個のＣＰＵと２個のメモ
リの構成が使用される。３ｇｉのＣＰＵによるメモリ参
照（ｍｅｒａｏｒｙ　ｒｅｆｅｒｅｎｃｅ）は、２個の
メモリの各の３個の別のボートに接続された３個のバス
により行われる。フォールトトレラント動作の実行負荷
を全ＣＰＵ自身に課することを避けるため、また、フォ
ールトトレラントクロック動作の費用、複雑さ及びタイ
ミングの問題を課することを避けるため、３個のＣＰＵ
はそれぞれ、それ自身のために独立したクロックを別々
に備えるが、メモリ参照のようなイベント（ｅｖｅｎｔ
）を検出することにより、すべてのＣＰＵが、同時に機
能を実行するまで他のＣＰＵの前にある任意のＣＰＵを
ストールすることにより、緩く同期されている。割り込
みもまた、全ＣＰＵに同期され、全ＣＰＵが命令ストリ
ームの同じ点で割り込みを実行することを保証する。別
々のＣＰＵ−メモリ・バスを介しての３個の非同期のメ
モリ参照は、メモリ要求のときに各メモリモジュールの
３個の別々のボートでボートされるが、リードデータは
、全ＣＰＵに戻されたときにボートされない。
２個のメモリは、共に、全ＣＰＵまたは全ｌ１０（すな
わち入力／出力）バスから受け取ったすべてのライト要
求を実行するので、両メモリは、最新に保たれる。しか
し、ただＩｌｌのメモリモジュールは、リード要求に対
応して全ＣＰＵまたはＩ１０バスに戻る。リードデータ
を作る１個のメモリモジュールが「プライマリ」（「主
」）と呼ばれ、他方はバックアップである。従って、入
って来るデータは、ただ１つのソースからであり、ボー
トされない。２個のメモリモジュールへのメモリ要求は
、ボート続行中は実行されるが、従って、リードデータ
は、最後のＣＰＵが要求を行った後で少し遅れて全ＣＰ
Ｕに対し利用できる。これらのメモリモジュールのため
に使用されるＤＲＡＭが単にリード動作を行いリフレッ
シュするためにライトサイクルの大部分を使用するので
、ライトサイクルでさえも実質的に重複し得る。そこで
、ライトサイクルの最後の部分のためにストローブされ
ないならば、リード動作は非破壊的でない。
従って、ライトサイクルは、最初のＣＰＵが要求をする
と直ちに開始されるが、最後の要求が受信され、良好で
あるとボートされるまで完了しない。
ボートされないリードデータの戻りと重なったアクセス
の特徴は、高性能のフォールトトレラント動作を、最小
の複雑さと費用で可能にする。
１１０機能は、２つの同一のＩ１０バス（各バスはただ
１個のメモリモジュールと別々に接続される）を用いて
実行される。多数のＩ１０プロセッサが２つのＩ１０バ
スに接続され、Ｉ１０装置は、複数の対のＩ１０プロセ
ッサに接続されるが、ただ１個のＩ１０プロセッサによ
ってアクセスされる。１個のメモリモジュールがプライ
マリとして表されるので、このモジュールのためのただ
１個のＩ１０バスが、全１１０プロセツサを制御する。
そして、メモリモジュールとＩｌｏとの間のトラフィッ
クは、ボート（ｖｏｔｅ）されない。全ＣＰＵは全１１
プロセツサをメモリモジュールを介してアクセスできる
。（ここで、各アクセスは、まさにメモリアクセスがボ
ートされるようにボートされる。）しかし、全１１０プ
ロセツサは、全メモリモジュールをアクセスできるだけ
であり、全ＣＰＵをアクセスできない。全１１０プロセ
ツサは、全ＣＰＵに割り込みを送ることができるだけで
あり、この割り込みは、全ＣＰＵに示される前にメモリ
モジュール内に集められる。こうして、Ｉ１０装置アク
セスのための同期オーバヘッドは、全ＣＰＵにとって重
荷にならず、７オールトトレラント性が備えられる。も
し１個のＩ１０プロセッサが誤ったならば、その対の他
方のＩ１０プロセッサが、オペレーティングシステムに
より維持されるＩ１０ページテーブル内のＩ１０装置に
対して用いられるアドレスを単に変えるだけで、このＩ
１０プロセッサのためのＩ１０装置の制御を代わって行
うことができる。このように、Ｉ１０装置のフォールト
トレラント性と再統合は、システムシャットダウンなし
に、そしてさらに、これらの■１０バスにおけるボーテ
ィングに伴うハードウェア費用と実行ペナルティなしに
可能である。
説明された実施例において使用されるメモリシステムは
、複数のレベルで階層的である。各ＣＰＵは、それ自身
のキャシュ（ｃａｃｈｅ）を備え、本質的にＣＰＵのク
ロック速度で動作する。そこで、各ＣＰＵは、他のＣＰ
Ｕによりアクセスできないローカルメモリを備え、仮想
メモリ管理は、オペレーティングシステムの核と現在の
タスクのページを全３個のＣＰＵのためのローカルメモ
リの中にあることを許可し、課されたボーティングまた
は同期のようなフォールトトレラント性のオーバヘッド
なしに高速でアクセス可能にする。次に、グローバルメ
モリとして呼ばれるメモリモジュールレベルがあり、こ
こで、ボーティングと同期化が行われ、アクセスタイム
の負荷が導入される。
しかし、グローバルメモリの速度は、ディスクアクセス
よりもずっと速い。従って、このレベルは、デマンドペ
ージングの第１レベルのためにディスクを使用するため
よりはむしろ、最速のエリアに最も使用されるデータを
保つためのローカルメモリとの、ページのスワツピング
のために使用される。
この発明の開示された実施例の１つの特徴は、システム
をシャットダウンすることなしにＣＰＵモジュールやメ
モリモジュールのような故障部品を交換する能力である
。こうして、このシステムは、部品が故障し、取り換え
ねばならない場合でさえも、連続的な使用ができる。さ
らに、高レベルのフォールトトレラント性がより少ない
部品で達成できる。例えば、フォールトトレラントなり
ロック動作が必要でなく、３個でなく２個のメモリモジ
ュールだけが必要であり、ボーティング回路が最小にで
きる。このことは、故障する部品が少なく、信頼性が増
大したことを意味する。すなわち、部品がより少ないの
で、故障がより少なく、故障があるとき、システムをラ
ンさせたまま、その部品が分離され、システムシャット
ダウンなしに取り換えできる。
このシステムのＣＰＵは、好ましくは、ＵＮＩＸ（登録
商１ｌｌ）のようなオペレーティングシステムが使用可
能な市販の高性能マイクロプロセッサチップを使用する
。システムをフォールトトレラントにする部分は、オペ
レーティングシステムに対して透明であるか、またはオ
ペレーティングシステムに対して容易に適合できる。従
って、高性能なフォールトトレラントシステムは、−時
的に広く使用されるマルチタスクのオペレーティングシ
ステムとアプリケーションソフトウェアとの同等性を可
能にして提供される。
１つの実施例によれば、本発明は、複数のプロセッサを
緩く同期する方法と装置に向けられる。
本発明による装置は、フォールトトレラントなりロック
回路を必要とせずに故障検出装置又はフォールトトレラ
ントな装置内に２個以上のプロセッサが配置されること
を可能にする。プロセッサは、クロック速度の違いによ
って又は「追加の」クロツタサイクルの発生のため、同
じアルゴリズムを異なった速度で自由に実行できる。「
追加の」りａツクサイクルは、エラーリトライやキャシ
ュヒツト速度の変化のため、また、非同期論理の結果と
して発生し、あるプログラムを実行中には通常は起こら
ないクロックサイクルをいう。外部割り込みは、各プロ
セッサが、最大の割り込み潜在時間について当然の考慮
を払って実行中に同じ点で割り込みに応答するように同
期される。
本発明の１実施例では、各プロセッサは、それ自身の独
立のクロックからはずれる。プロセッサは、１本のライ
ンで所定のプロセッサイベントの発生を示し、ウェイト
ステートを開始するために他のラインで信号を受け取る
。プロセッサイベントは、明白にあるいはプロセッサで
ランされるコードによって内在的に定義できる。好まし
くは、各マイクロプロセッサライト動作のために１つの
グロセッサイベント信号を発生する。各プロセッサは、
イベントカウンタ呼ばれるカウンタを備え、プロセッサ
が同期された最後の時間以後に示されたプロセッサイベ
ントの数を計数する。
この実施例では、システム設計者が自由に任意の同期イ
ベントを定義できるけれども、プロセッサは、典型的に
は、外部割り込みが起こった時にはいつでも同期される
。各プロセッサに関連する比較回路は、システム内の他
の全イベントカウンタをテストし、その関連するプロセ
ッサが他のプロセッサに遅れているか否かを決定する。
もしそうならば、同期論理回路は、次のプロセッサイベ
ントまでウェイト信号を除く。比較回路は、その関連す
るプロセッサがなお遅れているか否かを次に再びチエツ
クする。プロセッサは、そのイベントカウンタが最速の
プロセッサのイベントカウンタに一致すると最終的に停
止される。各イベントカウンタが同じ値となり全プロセ
ッサが停止されるまで、処理が続く。この点に達すると
、プロセッサは、プログラムの同じ点ですべて停止され
る。
ウェイト信号は除かれ、各プロセッサへの割り込みライ
ンが主張され、全プロセッサが、同期イベントを取り扱
うために再スタートされる。
イベントカウンタがその最大値に達する前に同期イベン
トが起こらないならば、イベントカウンタのオーバーフ
ローが再同期を強行する。影響されたプロセッサは、続
行の前に、他のプロセッサのイベントカウンタもオーバ
ーフローするまでウェイトをする。他方、もし同期イベ
ントが発生するが、最悪の場合の割り込み潜在時間を満
足するほどプロセッサイベントがしばしば発生しないな
らば、サイクルカウンタとよばれる他のカウンタが、最
後のプロセッサイベント以後のプロセッサイベントの数
を計数するために備えられる。サイクルカウンタは、最
大の割り込み潜在時間を越える前の１点でオーバー７０
−するようにセットされる。サイクルカウンタのオーバ
ー７０−は、割り込み同期要求信号と＊ＩＰ：Ｊ込み信
号を発生することにより再同期を強行する。プロセッサ
が割り込みを供給するとき、割り込みルーチン内のコー
ドは、イベントを発生させるように強行する。こうして
、内部で発生された同期要求信号は、割り込みルーチン
により発生されたイベントに対して再同期を起こさせる
。次に、全プロセッサは、未決定割り込みを供給できる
。
他の実施例では、ＣＰＵのｒラン」サイクルがイベント
カウンタ（この場合はサイクルカウンタである）で計数
される。すなわち、すべての非ストールサイクル（ここ
でパイプラインが進む）が、計数されるイベントである
。ここで、外部割り込みの形での同期要求に際して、全
ＣＰＵは、各ＣＰＵが、割り込みがそのＣＰＵに対して
示される前に（同じサイクル計数で命令を実行して）同
じイベントにあるまでウェイトすることにより同期に保
たれる。こうして、１個のＣＰＵは、異なった「リアル
タイム」に割り込みを受け取り得るが、実行されている
命令について測れば他のＣＰＵと同時に割り込みを受け
取る。それで、ＣＰＵは、割り込みによって必ずしも「
リアルタイム」同期には戻されない。この割り込み同期
法は、他の同期技法とともに使用される。後者では、外
部メモリ参照がボートされ、全ＣＰＵが同じ参照をする
まで（または誤りが検出されるまで）メモリ参照が実施
されず、そうして、リアルタイム同期を強行する。さら
に、サイクルカウンタのオーバー７０−は同期を生じ、
そのため、もしメモリ参照が選択された期間（サイクル
カウンタレジスタの長さによって表わされる）内に起こ
らないならば、同期動作が全ＣＰＵが余りに離れてドリ
フトしないように行われる。
（以下余白） （実施例） 以下、添付の図面を参照して本発明の詳細な説明する。
第１図を参照して、本発明の特徴を用いたコンピュータ
システムは、一実施例において、論理プロセッサとして
動作する３個の同一のプロセッサ１１．１２及び１３（
以下、それぞれＣＰＵ−Ａ。
ＣＰＵ−Ｂ及びＣＰＵ−Ｃという。）を備え、これら３
個は、典型的には同じ命令ストリームを実行する。３個
のプロセッサが同じ命令ストリームを実行しない唯一の
時間は、システム起動自己テスト、診断などの動作であ
る。３個のプロセッサは、２個のメモリモジュール１４
と１５（メモリ＃ｌ。
メモリ＃２と呼ばれる）と接続され、各メモリは、同じ
アドレス空間に同一のデータを格納する。好ましい実施
例においては、各プロセッサ１１Ｓ　１２及びＬ３は、
その固有のローカルメモリ１６を含み、このメモリを含
むプロセッサによってのみアクセス可能である。
各プロセッサ１１１２及び１３は、各メモリモジュール
１４と１５と同様に、それ自身の固有の別々のクロック
発振器１７を備える。この実施例において、全プロセッ
サは、「ロックステップ」でランされず、その代わり、
上述の米国出願第１１８．５０３号で明らかにされたよ
うな方法により、すなわち、これらのＣＰＵを同期化さ
せる外部メモリ参照のようなイベントを使用して、緩く
同期される。外部の割り込みは、各プロセッサから他の
２個のプロセッサへ割り込み要求とスティタスを結合す
るための１組のバスを使用する技法によって、３個のＣ
ＰＵの間で同期化される。各プロセッサＣＰＵ−Ａ、Ｃ
ＰＵ−Ｂ及びＣＰＵ−Ｃは、それ自身と他の２個との３
個の割り込み要求に対して応答的であり、命令ストリー
ムの同じ点においてこれらのＣＰＵに割り込み要求を示
す。
メモリモジュール１４と１５は、メモリ参照をポートし
、全３個のＣＰＵが同じ要求（故障に対する準備ととも
に）を行ったときにのみ、メモリ参照が進むことを許可
する。このように、これらのプロセッサは、外部のイベ
ント（メモリ参照）の時に同期化され、その結果、プロ
セッサは、典型的には、同じ命令ストリームを、同じシ
ーケンスで、ただし必ずしも同期イベントの間の時間に
おける平行した時間サイクルの間ではないが、実行する
。さらに、外部の割り込みは、同期化されて、各ＣＰＵ
の命令ストリームにおける同一の点で実行される。
ＣＰＵ−Ａプロセッサ１１は、バス２１を介して、メモ
リ＃ｌモジュール１４とメモリ＃２モジュール１５に接
続される。同様に、ＣＰＵ−Ｂプロセッサ１２は、バス
２２を介して、メモリ＃ｌモジュール１４とメモリ＃２
モジュール１５に接続される。そして、ＣＰ　Ｕ−Ｃプ
ロセ・７す１３は、バス２３を介して、メモリモジュー
ル１４．１５に接続される。これらのバス２１，２２．
２３は、３２ビット多重アドレス／データバス、コマン
ドバス、及びアドレスとデータのストローブのための制
御ラインを含む。これらのＣＰＵは、これらのバス２１
２２及び２３の制御を備え、そのため、アービトレーシ
ョン（ａｒｂｉｔｒａｔｉｏｎ）またはバス要求やバス
使用承認（ｂｕｓ　ｇｒａｎｔ）はない。
各メモリモジュール１４と１５は、それぞれの入出力バ
ス２４又は２５に別々に接続され、各バスは、２個（ま
たはそれ以上）の入出カプロセッサに接続される。この
システムは、個々のシステム構成のために必要なＩ１０
装置を収容するために必要な多数のＩ１０プロセッサを
備えることができる。各入出カプロセッサ２６．２７は
、バス２８に接続される。バス２８は、ＶＭＥバス（登
録商標）のような標準の構成であってもよい。そして、
各バス２８は、標準のＩ１０コントローラ３０とのイン
ターフェースのための１個以上のバスインターフェース
モジュール（ＢＩＭ）２９に接続されている。各バスイ
ンターフェースモジュール２９は、２個のバス２８に接
続され、従って、１個のＩ１０プロセッサ２６または２
７の故障、または１個のバスチャンネル２８の故障は、
許容される。Ｉ１０プロセッサ２６と２７を、ＣＰＵ１
１．１２及び１３によってメモリモジュール１４と１５
を通してアドレス指定することができ、Ｉ１０プロセッ
サ２６．２７はメモリモジュールを介して全ＣＰＵに割
り込み信号を出力することができる。ディスクドライブ
、ＣＲＴスクリーンとキーボードを備えたターミナル、
及びネットワークアダプタは、Ｉ１０コントローラ３０
により作動される典型的な周辺装置である。Ｉ１０コン
トローラ３０は、データブロックのような転送のために
メモリモジュール１４と１５に対しＤＭＡタイプの参照
をすることができる。各Ｉ１０プロセッサ２６．２７な
どは、バス要求、バス使用承認等のために各メモリモジ
ュールに直接に接続された個々のラインを備える。これ
らの点から点への接続ラインは、「ラジアル」と呼ばれ
、ラジアルライン３１のグループに含まれる。
システムスティタスバス３２は、各素子のスティタス情
報を与える目的のためは、上記各ＣＰＵ１１．１２．１
３、各メモリモジュール１４．１５、各Ｉ１０プロセッ
サ２６．２７に、個々に接続される。このスティタスバ
スは、システムに現在存在し適当に動作しているＣＰＵ
、メモリモジュール及びＩ１０プロセッサについての情
報を提供する。
３個のＣＰＵと２個のメモリモジュールを接続する肯定
応答／スティタスバス３３は、メモリ要求が全ＣＰＵに
よって行われたときにモジュール１４．１５が全ＣＰＵ
に肯定応答信号を送信する個々のラインを含む。同時に
、スティタスフィールドが、コマンドのスティタスとコ
マンドが正しく実行されたか否かとについて報告するた
めに送信される。メモリモジュールは、グローバルメモ
リから読み出されたデータまたは書き込まれたデータの
パリティを検査するだけでなく、メモリモジュールを介
してＩ１０バス２４と２５へまたはバス２４．２５から
のデータのパリティを検査し、またコマンドの正当性を
検査する。これらの検査がＣＰＵＩＩ、１２及び１３に
報告されるのは、バス３３のスティタスラインを介して
であり、もし誤りが発生すると、故障ルーチンを、故障
部品を分離するためにエンターすることができる。
２個のメモリモジュール１４と１５がグローバルメモリ
に同じデータを格納し、すべてのメモリ参照を２重に行
うように動作しているが、任意の与えられた時間では、
１個のメモリモジュールがプライマリと指定され、他方
は、バックアップと指定される。メモリライト動作は、
両メモリモジュールにより実行されるので、両方とも使
用可能状態（ｃｕｒｒｅｎｔ）であり、またメモリリー
ド動作も両方により実行される。しかし、プライマリの
メモリモジュールのみが、バス２１，２２及び２３に実
際にリードデータをロードし、そして、プライマリのメ
モリモジュールのみがマルチマスタバス２４と２５のた
めのアービトレーシヨンを制御する。プライマリのメモ
リモジュールとバックアップのメモリモジュールに同じ
動作の実行を続けるために、バス３４がプライマリから
バックアップへ制御情報を伝送する。どちらかのメモリ
モジュールが、ブートアップにおいてプライマリの役割
を取り、この役割は、ソフトウェアの制御の下に動作の
間に交換できる。当該役割は、選択されたエラー条件が
全ＣＰＵまたはシステムの他のエラ一応答性部分によっ
て検出されるときに、交換できる。
全ＣＰＵにおいて発生されたある割り込みは、また、メ
モリモジュール１４と１５によってボートされる。全Ｃ
ＰＵがそのような割り込み状態となったとき（及びスト
ールされないとき）、全ＣＰＵは割り込みバス３５の個
々のラインによって全メモリモジュールに割り込み要求
を出力する。
そこで、３個のＣＰＵからの３個の割り込み要求をボー
トすることができる。すべての割り込みがボートされた
とき、メモリモジュールは、それぞれバス３５を介して
３個のＣＰＵにボートされた割り込み要求信号を送信す
る。この割り込みのボーティングは、また、全ＣＰＵの
動作についての検査のために機能する。３個のＣＰＵは
、ＣＰＵ間バス１８を介してこのボートされた割り込み
をＣＰＵ割り込み信号に同期し、命令ストリームの共通
の点で全プロセッサに割り込みを示す。この割り込み同
期は、どのＣＰＵもストールせずに達成される。
＜ＣＰＵモジュール〉 第２図を参照して、１個のプロセッサ１１，１２又は１
３がさらに詳細に示される。全３個のＣＰＵモジュール
は、好ましい実施例では、同じ構成であり、従って、Ｃ
ＰＵ−Ａのみがここで説明される。価格を競争力のある
範囲内に保つために、そして、既に発展されているソフ
トウェアとオペレーティングシステムへのアクセスをた
だちに提供するために、好ましくは、市販のマイクロプ
ロセッサチップが使用され、多数のデバイスの中の任意
の１個が選択できる。ＲＩＳＣ（縮小命令セット）アー
キテクチャは、後述する緩い同期を実行することにおい
て利点がある。しかし、モトローラ６８０３０デバイス
やインテル８０３８６デバイス（２０ＭＨｚと２５ＭＨ
ｚで使用できる）などのより通常的なＣｌ５Ｃ（複雑な
命令セット）マイクロプロセッサが使用できる。高速３
２ビツトＲＩＳＣマイクロプロセツサデバイスは、３個
の基本的なタイプで複数の製造者から入手できる。
すなわち、モトローラは、部品番号８８０００としてデ
バイスを製造し、ＭＩＰＳコンピュータ・システムズ・
インコーホレイテッドなどは、ＭＩＰＳタイプと呼ばれ
るチップセットを製造し、サン・マイクロシステムズは
、いわゆる５ＰＡＲＣ（登録商標）タイプ（スケール可
能なプロセッサアーキテクチャ）を発表している。カリ
フォルニア州すンホセのサイプレス・セミコンダクタは
、例えば、部品番号ＣＹ７Ｃ６０１と呼ばれるマイクロ
プロセッサ（ＳＰＡＲＣ標準をサポートし、３３ＭＨｚ
のクロックを用い、２０ＭＩＰＳの（１秒当たり１００
万命令）を与える）を製造し、富士通は、同様に５ＰＡ
ＲＣ標準をサポートするＣＭＯＳＲＩＳＯマイクロプロ
セッサ（部品番号Ｓ−２５）を製造している。
図示された実施例におけるＣＰＵボードすなわちモジュ
ールは、−例として使用され、マイクロプロセッサチッ
プ４０を用いる。このチップ４０は、この場合ＭＩ　Ｐ
Ｓコンピュータ・システムズ・インコーホレイテッドに
より設計されたＲ２０００デバイスであり、また、イン
チグレイテッド・デバイス・テクノロジー・インコーホ
レイテッドによって製造される。このＲ２０００デバイ
スハ、ＲＩＳＣアーキテクチャを用いた３２ビツトプロ
セツサであり、例えば、１６．６７ＭＨｚのクロックで
１２ＭＩＰｓの高性能を示す。２５ＭＨｚのクロックで
２０ＭＩＰＳを示すＲ３０００のようなこのデバイスの
より高速のバージョンを代わりに用いても良い。プロセ
ッサ４０はまた、論理アドレスから物理アドレスへの翻
訳をキャッシュするタメのトランスレーションルッタア
サイドバッファを含むメモリ管理のために使用されるコ
プロセッサを備える。プロセッサ４０は、データバス、
アドレスバス、および制御バスを備えたローカルバスに
接続される。別々の命令とデータのキャシュメモリ４４
と４５が、このローカルバスに接続される。これらのキ
ャシュは、それぞれ６４にバイトサイズであり、プロセ
ッサ４０の１つのクロックサイクル内でアクセスされる
。もし追加の性能がこれらのタイプの計算のために必要
ならば、数値計算用すなわち浮動小数点コプロセッサ４
６が、このローカルバスに接続される。この数値計算用
プロセッサデバイスも、ＭＩＰＳコンピュータ・システ
ムズ・インコーホレイテッドから部品番号Ｒ２０１０と
して市販されている。ローカルバス４１．４２．４３は
、ライトバッファ５０とり一ドバッファ５１を介して内
部バス構造に接続される。このライトバッファは、入手
可能なデバイス（部品番号Ｒ２０２０）であり、ライト
動作のためにライトバッファ５０にデータとアドレスを
格納した後に、ライトが実行されている間にストールサ
イクルを実行しなければならないことよりはむしろ、プ
ロセッサ４ｏにラン（Ｒｕｎ）サイクルを実行し続けさ
せるように機能する。
ライトバッファ５０を通るバスに加え、プロセッサ４０
がライトバッファ５０をバイパスしてライト動作を実行
することを可能にするためのバスが設けられる。このバ
スは、ソフトウェアの選択の下で、プロセッサに同期の
ライト動作を行うことを可能にする。もしライトバッフ
ァバイパス５２がイネーブルされ（ライトバッファ５ｏ
がイネーブルされず）、プロセッサがライト動作を実行
するならば、プロセッサは、ライト動作が完了するまで
ストール（−時停止）する。対照的に、ライトバッファ
がディスエーブルの状態でライト動作が実行されるとき
、データがライトバッファ５０に書き込まれるので（ラ
イトバッファが満杯でないならば）、プロセッサはスト
ールしない。もしプロセッサ４０がライト動作を実行す
るときにライトバッファがイネーブルされるならば、ラ
イトバッファ５０は、バス４３からの制御と同様に、バ
ス４Ｉからの出力データとバス４２からのアドレスを捕
捉する。ライトバッファ５０は、主メモリへのデータの
通過を待機する間に最大４個のそのようなデーターアド
レスセットを保持できる。
ライトバッファはプロセッサチップ４０のりＣ７７り１
７と同期して動作し、このため、プロセッサからバッフ
ァへの転送は同期状態でかつプロセッサのマシンサイク
ル速度で行われる。ライトバッファ５０は、もし満杯で
あってデータを収容できないならば、プロセッサに信号
を送信する。プロセッサ４０によるリード動作は、フォ
ーディーグ・ライトバッファ５０に含まれるアドレスに
対ｕて検査され、そこで、もしメモリ１６すなわちグロ
ーバルメモリに書き込まれるためにライトバッファで待
機しているデータに対してリード動作が試みられるなら
ば、リード動作は、ライト動作が完了するまでストール
される。
ライトバッファ５０とリードバッファ５１は、データバ
ス５３、アドレスバス５４および制御バス５５を備えた
内部バス構造に接続される。ローカルメモリＩ６は、こ
の内部バスによってアクセスされ、この内部バスに接続
されたバスインターフェース５６は、システムバス２１
（または他のＣＰＵのためのバス２２または２３）をア
クセスするために使用される。この内部バスの別々のデ
ータバス５３とアドレスバス５４（ローカルバス（７）
／＜ス４１と４２から得られる）は、システムバス２■
内の多重化アドレス／データバス５７に変換され、コマ
ンドラインと制御ラインは、対応して、この外部バス内
のコマンドライン５８と制御ライン５９に変換される。
バスインターフェースユニット５６は、また、メモリモ
ジュール１４と１５から肯定応答／スティタスライン３
３を受信する。これらのライン３３において、別々のス
ティタスライン３３−１または３３−２は、モジュール
１４及び１５のそれぞれから接続され、その結果、両メ
モリジュールからの応答を、後述するように、複数のＣ
ＰＵとグローバルメモリの間の転送（リードまたはライ
ト）の発生の場合に評価できる。
一実施例においては、ローカルメモリ１６は、約８Ｍバ
イトのＲＡＭからなり、プロセッサ４０の約３個または
４個のマシンサイクル内でアクセスでき、このアクセス
は、このＣＰＵのクロック１７と同期している。これに
反し、モジュール１４と１５へのメモリアクセスタイム
は、ローカルメモリへのそれに比べて非常に長く、メモ
リモジュール１４．１５へのこのアクセスは、非同期で
あり、すべてのＣＰＵが要求とボーティングとを行うこ
とを待機することにより課される同期のオーバーヘッド
をこうむる。比較のため、Ｉ１０プロセッサ２６．２７
、及び２９を介しての典型的な市販のディスクメモリへ
のアクセスは、ミリ秒で測定され、すなわち、モジュー
ル１４と１５へのアクセスよりもかなり遅い。こうして
、ＣＰＵチップ４０によるメモリアクセスの階層構造が
ある。
最高は、命令キャシュ４４とデータキャシュ４５であり
、６４にバイトのキャシュサイズと適当なフィルアルゴ
リズム（ｆｉｌｌ　ａ１ｇｏｒｉｔｈ＋ｍ）を使用した
ときに多分９５％のヒツト率を示す。最高の次は、ロー
カルメモリ１６であり、再び一時的仮想メモリ管理アル
ゴリズムを使用することにより、ローカルメモリのサイ
ズが約８Ｍバイトである場合に、キャシュミスが発生し
、ローカルメモリにおけるヒツトが見いだされ、おそら
く９５％のヒツト率が、メモリ参照に対して得られる。
プロセッサチップの観点からの正味の結果は、メモリ参
照（Ｉ１０参照でなく）のおそらく９９％以上が同期し
、同じマシンサイクルまたは３個または４個のマシンサ
イクル内に起こることである。
ローカルメモリ１６は、メモリコントローラ６０によっ
て内部バスからアクセスされる。このメモリコントロー
ラ６０は、アドレスバス５４からのアドレスと制御バス
５５からのアドレスストローブを受信し、例えば、もし
ローカルメモリ１６が通常のように多重アドレス指定で
ＤＲＡＭを使用するならば、別々の行と列のアドレスと
、ＲＡＳとＣＡＳの制御を発生する。データは、データ
バス５３を介してローカルメモリに書き込まれ、読み出
される。さらに、オペレーティングシステムによって使
用可能なので、ＮＶＲＡＭや高速ＰＲＯＭのような不揮
発性メモリ６２と同様に、数個のローカルレジスタ６１
が、内部バスによってアクセスされる。メモリのこの部
分のいくつかが電源投入のためにのみ使用され、いくつ
かがオペレーティングシステムによって使用され、キャ
シュ４４内でほとんど連続的であり、他は、メモリマツ
プのキャシュでない部分内に有り得る。
外部割り込みは、第２ｒＭのＣＰＵモジュールの割り込
み回路６５から制御バス４３または５５でビンの中の１
本によってプロセッサ４０に印加される。このタイプの
割り込みは、回路６５でポートされるので、割り込みが
プロセッサ４０によって実行される前に、全３個のＣＰ
Ｕが割り込みを示されるか否かが決定される。この目的
のために、回路６５は、他の２個のＣＰＵ１２と１３か
ら割り込み未決定（ｐｅｎｄｉｎｇ）入力を受信し、こ
の他の２個のＣＰＵにライン６７を介して割り込み未決
定信号を送信する。これらのラインは、３個のＣＰＵＩ
Ｉ、１２及び１３をともに接続するバス１８の一部であ
る。また、他のタイプの割り込み例えばＣＰＵにより発
生された割り込みをポートするために、回路６５は、こ
のＣＰＵから両メモリモジュール１４．１５ヘバス３５
のライン６８により割り込み要求信号を送信することが
でき、そして、ライン６９と７０を介してメモリモジュ
ールから別々のポートされた割り込み信号を受信する。
両メモリモジュールは、行われるべき外部割り込みを与
える。１ｍのＩ１０チャンネル２８でのキーボードまた
はディスクドライブのような外部ソースにて発生された
割り込みは、例えば、各ＣＰＵＩＩ％　１２又は１３が
、後述されるように、命令ストリーム内の同じ点にある
まで、回路６５からチップ４０の割り込みピンに印加さ
れない。
プロセッサ４０は別々のクロック発生器１７によってタ
ロツクが供給されるので、周期的にプロセッサ４０を同
期状態に戻すためのいくつかのメカニズムが必要である
。クロック発生器１７が名目上同じ周波数でありこれら
のデバイスの許容誤差が約２５　ｐ　ｐ　ｍ　（ｐａｒ
ｔｓ　ｐｅｒ　＋ｎ１ｌｌｉｏｎ）であったとしても、
これらのプロセッサは、周期的に同期に戻されないなら
ば、位相が多くのサイクルでずれてしまう可能性がある
。もちろん、外部割り込みが発生する毎に、全ＣＰＵは
、（割り込み同期メカニズムによって）その命令ストリ
ームの同じ点で割り込まれるという意味で、同期化され
る。
しかし、これは、サイクル計数値を同期化させることを
援助しない。メモリモジュール１４と１５内のメモリ参
照をボートするメカニズムは、後述されるように全ＣＰ
Ｕをリアルタイムで同期状態にする。しかし、ある条件
は、長い周期においてメモリ参照が起こらないという結
果を生じ、そこで、別のメカニズムが、プロセッサ４０
を同期に戻すためのストールサイクルを導入するために
使用される。サイクルカウンタ７１は、ランサイクル（
ストールサイクルでなく）であるマシンサイクルを計数
するために、クロック１７とプロセッサ４０の制御ビン
に制御バス４３を介して接続される。このカウンタ７１
は、全ＣＰＵの間の最大の許容可能なドリフトが発生す
る周期（結晶発振子の特定の許容誤差を考慮して）を表
すように選択された最大計数値を有するカウントレジス
タを含ム。このカウントレジスタがオーバー７０−する
と、より遅いプロセッサが追い付くまで、より速いプロ
セッサをストールする動作が開始される。
このカウンタ７１は、メモリモジュール１４と１５への
メモリ参照によって同期がなされるときはいつでもリセ
ットされる。また、リフレッシュカウンタ７２は、後述
されるように、ローカルメモリ１６でリフレッシュサイ
クルを実行するために使用される。さらに、カウンタ７
３は、カウンタ７１のように、ランサイクルであってス
トールサイクルでないマシンサイクルを計数する。しか
し、このカウンタ７３は、メモリ参照によってリセット
されない。カウンタ７３は、以下に説明されるように、
割り込み同期のために使用され、この目的のために、割
り込み同期回路６５に出力信号Ｃｃ−４とＣＧ−８を発
生する。
プロセッサ４０は、ＲＩＳＣ命令セットを備え、このセ
ットは、メモリからメモリへの命令をサポートシないが
、その代わり、メモリからレジスタへの命令またはレジ
スタからメモリへの命令（たとえばロードまたはストア
）をサポートする。ローカルメモリにしばしば使用され
るデータや現在実行中のコードを保持することは重要で
ある。従って、ブロック転送動作は、バスインターフェ
ース５６に結合されたＤＭＡステートマシン７４により
なされる。プロセッサ４０は、コマンドとして機能させ
るためにＤＭＡ回路７４のレジスタにｌワードを書き込
み、この回路７４のレジスタにブロックのスタートアド
レスと長さを書き込む。
実施例では、ＤＭＡ回路がブロック転送を引き継ぎ実行
する間に、マイクロプロセッサはストールをして、バス
５３−５５及び２１によって必要なアドレス、コマンド
及びストローブを発生する。
このブロック転送を開始するためにプロセッサ４０によ
って実行されるコマンドは、ＤＭＡ回路７４のレジスタ
からのリードであってもよい。ＵＮＩＸオペレーティン
グシステムにおけるメモリ管理はデマンドページングを
当てにしているので、これらのブロック転送は、最もし
ばしばグローバルメモリとローカルメモリとＩ１０トラ
フィックの間に動かされるページである。１ページは４
にバイトである。もちろん、バス２１，２２及び２３は
、ＣＰＵとグローバルメモリの間の１ワードのリード転
送とライト転送をサポートする。参照されるブロック転
送は、ローカルメモリとグローバルのメモリの間でのみ
可能である。
くプロセッサ〉 第３図を参照して、実施例のＲ２０００タイプまたはＲ
３０００タイプのプロセッサ４０がさらに詳細に示され
る。このデバイスは、３２個の３２ビツトの一般目的の
レジスタ７６．３２ビツトのＡＬＵ７７、Ｏビットから
６４ビツトへのシ７り７８、および３２Ｘ３２の多重／
分割回路７９を備える３２ビツトのメインＣＰＵ７５を
備える。
このＣＰＵは、また、プロセッサバス構造８１に接続さ
れ、このプロセッサバス構造８１は、ローカルデータバ
ス４１に接続され、データバス４１を介してフェッチさ
れる命令を実行するための関連する制御ロジックを備え
た命令デコーダ８２に接続される。３２ビツトのローカ
ルアドレスバス４２は、オンチップメモリ管理コプロセ
ッサ内のトランスレーションルッタアサイドバッファ（
ＴＬＢ）８３を含む仮想メモリ管理装置によって駆動さ
れる。ＴＬＢ８３は、仮想アドレスバス８４を介してマ
イクロプロセッサブロック７５から受け取られた仮想ア
ドレスと比較されるべき６４個のエントリを備える。バ
ス４２の下位の１６ビツトの部分８５は、この仮想アド
レスバス８４の下位部分によって駆動され、上位部分は
、もし仮想アドレスが物理的アドレスとして使用される
ならば、バス８４からであり、あるいは、もし仮想アド
レス指定が使用され、ヒツトが起こるならば、出力８６
を介してのＴＬＢ８３からのタダエントリである。ロー
カルバスの制御ライン４３は、パイプライン及びバス制
御回路８７に接続され、内部バス構造８１と制御ロジッ
ク８２から駆動される。
プロセッサ４０のマイクロプロセッサブロック７５は、
ＲＩＳＣタイプであり、多くの命令が１マシンサイクル
で実行され、命令セットは、ＡＬＵ動作に伴うメモリ参
照を含む複雑な命令を含むよりはむしろ、レジスタから
レジスタへの命令やロード／ストア命令を使用する。複
雑なアドレス指定スキーム（例えば、レジスタＡＩとレ
ジスタＡ２の内容の和であるアドレスのオペランドを、
レジスタＢの内容によりアドレスされる主メモリの位置
に見いだされるアドレスのオペランドに加え、レジスタ
Ｃに見いだされるアドレスの位置に主メモリにその和の
結果をストアせよ。）は、命令セットの一部として含ま
れない。その代わり、この動作は、次の多数の単純なレ
ジスタからレジスタへの命令やロード／ストア命令にて
なされる。
すなわち、レジスタＡ２をレジスタＡＩに加算せよ、レ
ジスタＢ内のアドレスのメモリ位置からレジスタＢｌを
ロードせよ、レジスタＡＩとレジスタＢｌを加算せよ、
レジスタＣによりアドレスされたメモリ位置にレジスタ
Ｂｌをストアせよ。
コンパイラ技法は、３２個のレジスタ７６の使用を最大
にするために使用され、すなわち、大部分の動作が既に
レジスタセットにあるオペランドを見いだすことを保証
する。ロード命令は、実際に、ｌマシンサイクルより長
くかかる。このためｌ命令の潜在（１ａｔｅｎｃｙ）が
導入される。ロード命令によってフェッチされるデータ
は、第２サイクルまで使用されず、もし可能ならば、そ
の間に入るサイクルが、ある他の命令のために使用され
る。
メインＣＰＵ７５は、マシンサイクル当たりの命令実行
を平均化する目的を容易にするために高度にパイプライ
ン化されている。第４図を参照して、１つの命令が５マ
シンサイクルを含む周期にわたって実行される。ここで
、ｌマシンサイクルは、１６．６７ＭＨｚのクロック１
７に対してｌクロック周期すなわち６０ｎｓｅｃである
。この５サイクルすなわちパイプステージは、ＩＦ（１
キヤシユ４４からの命令７エツチ）、ＲＤ（レジスタセ
ット７６からのリードオペランド）、ＡＬＵ（ＡＬＵ７
７での要求される命令を実行）、ＭＥＭ（もし要求され
たならＤキャシュ４５をアクセスせよ）、及びＷＢ　（
ＡＬＵの結果をレジスタファイル７６に書け）として呼
ばれる。第５図かられかるように、これらの５個のパイ
プステージは、重なっているので、与えられたマシンサ
イクル、例えばサイクル５において、命令■＃５は、そ
の第１パイプステージすなわちＩＦパイプステージにあ
り、命令Ｉ＃１は、その最後のステージすなわちＷＢス
テージにあり、その他の命令は、その間に入るバイブス
テージにある。
〈メモリモジュール〉 第６図を参照して、１個のメモリモジュール１４または
１５が詳細に示される。両メモリモジュールは、好まし
い実施例において、同じ構成であるので、メモリ＃ｌモ
ジュールのみが示される。
メモリモジュールは、それぞれ、ＣＰＵＩＩ、１２．１
３から来る３個のバス２１，２２．２３に接続される３
個の入力／出力ボート９１，９２．９３を含む。これら
のボートへの入力は、レジスタ９４．９５．９６にラッ
チされ、各ラッチは、データ、アドレス、コマンド、及
びライト動作のためのストローブ、または、アドレス、
コマンド、及びリード動作のためのストローブをストア
するための別々のセクションを備える。これらの３個の
レジスタの内容は、全３個のレジスタのみがすべてのセ
クションに接続される入力を備えたボート回路１００に
よってボートされる。もし全３個のＣＰＵＩＩ、１２．
１３が同じメモリ要求（同じアドレス、同じコマンド）
を行うならば（全ＣＰＵは典型的には同じ命令ストリー
ムを実行するのでそのような場合がありうる）、メモリ
要求は完了することを許容される。しかし、第１メモリ
要求が、３個のラッチ９４，９５．９６のいずれかにラ
ッチされると直ちにメモリアクセスを開始するために通
過される。この目的のために、アクセス、データ及びコ
マンドは、データバス１０１、アドレスバス１０２およ
びコマンドバス１０３ｔ−含む内部バスに印加される。
この内部バスから、メモリ要求は、アドレスに依存して
、そしてシステム構成に依存して様々なリソースにアク
セスする。
一実施例において、大きなりＲＡＭ１０４が、メモリコ
ントローラ１０５を用いて、内部バスによってアクセス
される。このメモリコントローラ１０５は、アクセスバ
ス１０２からアドレスと制御バス１０３からメモリ要求
とストローブとを受信し、データ入力とデータ出力がデ
ータバス１０１に出力されるようにＤＲＡＭのための多
重の行と列のアドレスを発生する。このＤＲＡＭ１０４
はまた、グローバルメモリと呼ばれ、一実施例において
は多分３２Ｍバイトのサイズである。さらに、内部バス
１０１−１０３は、制御・スティタスレジスタ１０６、
多数の不揮発性ＲＡＭ１０７及びライトプロテクト１０
８をアクセスできる。
ＣＰＵによるメモリ参照は、また、メモリモジュール１
４または１５内のメモリをバイパスでき、内部バス１ｏ
ｔ−１０３に接続される入力を備えタハスインターフエ
ースによってＩ１０バス２４．２５にアクセスできる。
もしメモリモジュールがプライマリメモリモジュールで
あるならば、各メモリモジュール内のバスアービトレー
タ１１０は、バスインターフェース１０９を制御する。
もしメモリモジュールがバックアップモジュールである
ならば、バス３４はバスインターフェース１０９を制御
する。
ＤＲＡＭ１０４へのメモリアクセスは、第１の要求が１
個のラッチ９４．９５、又は９６にラッチされると直ち
に開始されるが、故障に備えて、多数の要求が同じであ
ることをボート回路１００が決定されなければ、完了を
許容されない。３個の要求の中の第１の要求の到達は、
ＤＲＡＭＩＯ４へのアクセスを開始させる。リードに対
して、ＤＲＡＭ１０４がアドレス指定され、センスアン
プがストローブされ、データ出力がＤＲＡＭ入力で生じ
る。そして、もし第３の要求が受信された後でボートが
良いならば、要求されたデータはＣＰＵに直ちに転送す
るために用意される。このように、ボーティングの動作
はＤＲＡＭアクセス動作と重なる。
第７図を参照して、バス２１，２２．２３は、図示され
た７オーマツトにてメモリモジュール１４．１５のボー
ト９１，９２．９３にメモリ要求を与える。これらのバ
スの各々は、３２本の双方向多重アドレス／データライ
ン、１３本の１方向コマンドライン及び２本のストロー
ブからなる。
コマンドラインは、リード、ライト、ブロック転送、単
独転送、Ｉ１０リードまたはＩ１０ライトなどのバスア
クティビティのタイプを特定するフィールドを含む。ま
た、ｌフィールドは、４バイトに対するバイトイネーブ
ルとして機能する。上記のストローブは、ＡＳ（アドレ
スストローブ）とＤＳ（データストローブ）である。Ｃ
ＰＵＩ　１゜１２．１３は、それぞれ、自分自身のバス
２１２２又は２３を制御する。この実施例において、こ
レラは、マルチマスタバスではなく、争いすなわちアー
ビトレーションはない。ライトに対して、ＣＰＵは、ア
ドレスストローブＡＳ（アクティブでローレベル）で１
サイクル内でバスにアドレスとコマンドを送り、統（サ
イクル（おそらく次のサイクル、しかし必ずしもそうで
なくてもよい）でデータストローブと同時にバスのアド
レス／データラインにデータを送信する。各ＣＰＵから
のアドレスストローブＡＳは、ストローブが現れたとき
、ボート９１，９２又は９３にアドレスとコマンドを生
じさせて、レジスタ９４．９５．９６のアドレス・コマ
ンドセクションにラッチさせ、次に、データストローブ
ＤＳがデータをラッチさせる。バス２１１２２．２３の
多数（この実施例では３の中の２）が同じメモリ要求を
ラッチ９４．９５．９６に送信するとき、ボート回路１
００は、バス１０３に最後のコマンドを通過させ、メモ
リアクセスが実行される。もしコマンドがライトならば
、ライトが実行されると直ちに、肯定応答ＡＣＫ信号が
ライン１１２（特にメモリ＃ｌのラインｌ　ｌ　２−１
とメモリ＃２のラインＩ　ｌ　２−２）によって各ＣＰ
Ｕに送り返され、同時にスティタスピットが、第７図の
時間Ｔ３に各ＣＰＵに肯定応答／スティタスバス３３（
特にメモリ＃ｌのライン３３−１とメモリ＃２のライン
３３−２）を介して送信される。最後のストローブＤＳ
（もしリードならばＡＳ）とＴ３でのＡＣＫの間の遅延
Ｔ４は、メモリ要求のときにＣＰＵが何サイクル同期位
置からずれているかに依存して、また、ボーティング回
路における遅延とＣＰＵクロック１７に比べてメモリモ
ジュール１４又は１５の内部の独立なりロック１７の位
相に依存して、変わり得る。
もしＣＰＵにより出力されるメモリ要求がリードである
と、次に、ライン１１２−１と１１２−２のＡＣＫ信号
とライン３３−１と３３−２のスティタスピットが、時
間Ｔ３の間に、データがアドレス／データバスに出され
るのと同時に送信される。
これは、ＣＰＵにストールをリリースし、こうして同一
の命令に対してＣＰＵチップ４０を同期させる。すなわ
ち、最速のＣＰＵは、より遅いＣＰＵが追い付くのを待
っているので、より多くのストールサイクル（ｓｔａｌ
ｌ　ｃｙｃｌｅ）を実行し、こうして、クロック１７が
たぶん位相がずれているが、全３個が同時にリリースさ
れる。全３個のＣＰＵがストールから出て来たとき、こ
れらのＣＰＵによって最初に実行される命令は同じであ
る。
メモリモジュール１４又は１５からＣＰＵ１１゜１２．
１３に送信されるすべてのデータは、そのデータがＤＲ
ＡＭ１０４から又はメモリ位置１０６−１０８からのリ
ードデータであるか、バス２４．２５からのＩ１０デー
タであるかに拘わらず、レジスタ１１４を通過する。こ
のレジスタ１１４は、内部データバス１０１からロード
され、このレジスタからの出力は、時間Ｔ３にボート９
１１９２．９３でバス２１２２．２３のためのアドレス
／データラインに印加される。パリティは、データがこ
のレジスタにロードされたときに検査される。ＤＲＡＭ
１０４に書き込まれたすべてのデータと、■１０バスの
すべてのデータは、それに関連したパリティビットを持
つ。しかし、パリティビットは、バス２１．２２．２３
でｃｐｕモジュールに転送されない。リードレジスタ１
１４で検出されたパリティエラーは、スティタスバス３
３−１．３３−２を介してＣＰＵによって報告される。
プライマリとして指定されたメモリモジュール１４又は
１５のみが、そのレジスタ１１４内のデータをバス２１
．２２．２３に出力する。バックアップ又はセカンダリ
として指定されたメモリモジュールは、レジスタ１１４
をロードする点まで連続して行われるリード動作とパリ
ティチエツクを完了し、バックアップ３３−１と３３−
２にスティタスを報告する。しかし、データは、バス２
１１２２．２３に出力されない。
各メモリモジュール１４又は１５内のコントローラ１１
７は、このモジュールのためのクロツク発振器１７によ
りステートマシーンとして動作し、バス１０３とバス２
１−２３から様々なコマンドラインからのデータ（例え
ばレジスタとバスをロードするための制御ビットの発生
、外部制御信号の発生など）を受信する。現在プライマ
リとして指定されているモジュール１４又は１５内のこ
のコントローラ１１７は、共通のバス１０１−１０３へ
のアクセスのためにＩ１０側（インターフェース）とＣ
ＰＵ側（ポート９ｌ−９３）の間でアービトレータ１１
０を介してアービトレートする。
プライマリメモリモジュール１４又は１５のコントロー
ラ１１７によるこの決定は、ライン３４によって他のメ
モリモジュールのコントローラ１１７に伝送されて、他
のメモリモジュールに同じアクセスを実行させる。
（以下余白） 各メモリモジュール内のコントローラ１１７はまたこの
モジュールのためのクロック発振器１７からパルスを受
信するりフレッシュカウンタ１１８に基づいて、ＤＲＡ
Ｍ１０４にリフレッシエサ２リフレツシユサイクルを受
信しなければならず、従って平均して約１５ミリ秒毎に
リフレッシュサイクルが導入される。こうして、カウン
タｌ１８は、１５ミリ秒毎にコントローラ１１７にオー
バー７０−信号を発生する。そして、もしアイドル条件
（ｃＰＵアクセスまたはＩ１０アクセスが実行されない
）が存在するならば、リフレッシュサイクルがバス１０
３に出力されたコマンドによって実施される。もし動作
が進行中ならば、現在の動作が完了したときに、す７レ
ツシユが実行される。メモリのページングに使用される
ブロック転送のような長い動作のために、数個のりフレ
ッシュサイクルがバックアップでき、転送が完了した後
でバーストモードで実行される。この目的のために、最
後のリフレッシュサイクルがカウンタ１１８に関連した
レジスタに格納されるので、カウンタ１１８のオーバー
フローの数が用いられる。
ＣＰＵによって発生された割り込み要求は、割り込みバ
ス３５のライン６８によって個々に各ＣＰＵＩＩ、１２
．１３から受信される。これらの割り込み要求は、各メ
モリモジュール１４．１５に送信される。バス３５のこ
れ゛らの要求ライン６８は、割り込みポート回路１１９
に接続されて、この回路１１９はこれらの要求を比較し
、バス３５の出力ライン６９にポートされた割り込み信
号を出力する。ＣＰＵはそれぞれ、バス３５を介して２
本のライン（各モジュール１４．１５から１本）にポー
トされた割り込み信号を受信する。各メモリモジュール
１４．１５からのポートされた割り込み信号に対して論
理和の演算が行われ、その演算結果が割り込み同期回路
６５に出力される。
ソフトウェアの制御の下に、ＣＰＵはどのＣＰＵが割り
込みをするかを決定する。Ｉ１０プロセッサ又はＩ１０
コントローラで発生される外部割り込みはまた、バス３
５のライン６９．７０を介してメモリモジュール１４．
１５を介してＣＰＵに信号として送信される。同様に、
ＣＰＵはただプライマリモジュール１４又は１５からの
割り込みに応答する。
＜ｘ７ｏプロセッサ〉 第８図において、１個のＩ１０プロセッサ２６又は２７
が詳細に示される。Ｉ１０プロセッサは２個の同じポー
ト（１１０バス２４への１個のポー）１２１とＩ１０パ
ス２５への他のポート１２２）を備える。各１１０バス
２４．２５は、３２ビット双方向多重アドレス／データ
バス１２３（３２ビツトの外に４ビツトのパリティを含
む）、リード、ライト、ブロックリード、ブロックライ
トなどの実行される動作のタイプを定義する双方向コマ
ンドバス１２４、内部から■１０プロセッサへの又はバ
ス２８のどのロケーションにアドレス指定するかを示す
アドレスライン、バイトマスク、及び最後に、アドレス
ストローブ、データストローブ、アドレス肯定応答及び
データ肯定応答を含む制御ラインから構成される。バス
３１のラジアルラインは、各Ｉ１０プロセッサから各メ
モリモジュールへの個々のラインを含む。すなわち、Ｉ
１０プロセッサからメモリモジュールへのバス要求、メ
モリモジュールからＩ１０プロセッサへのバスグランド
、Ｉ１０プロセッサからメモリモジュールへの割り込み
要求ライン、及びメモリモジュールからＩ１０プロセッ
サへのリセットラインである。どのメモリモジュールが
プライマリであるかを示すラインは、システムスティタ
スバス３２を介して各１１０プロセツサに接続される。
第８図のＩ１０プロセッサのコントローラすなわちステ
ートマシーン１２６は、コマンドライン、制御ライン、
スティタスライン、ラジアルラインからのデータ、内部
データ、及びバス２８からのコマンドラインからのデー
タを受信し、さらに、バス２４．２５の内容を受信し情
報をバスに伝送するために保持するラッチ１２７，１２
８の動作を含むＩ１０プロセッサの内部動作を定義する
。
メモリモジュールからＩ１０プロセッサへのバス２４．
２５での転送は、別々に肯定応答されたアドレスとデー
タを用いて第９図に示されるプロトコルを使用する。プ
ライマリと指定されたメモリモジュール内のアービトレ
ータ回路１１０は、Ｔ１０バス２４．２５の所有権（ｏ
ｗｎｅｒｓｈｉｐ）のためのアービトレーションを行う
。ＣＰＵからＩｌｏへの転送が必要なとき、ＣＰＵ要求
がメモリモジュールのアービトレーション論理回路１１
０に出力される。アービトレーション論理回路１１０が
この要求を承認したとき、メモリモジュールは、アドレ
スとコマンドを（両バス２４．２５の）バス１２３．１
２４に、アドレスストローブが（２つのバス２４と２５
の）第９図の時間Ｔ１に主張されたときと同時に、バス
１２５に印加する。コントローラ１２６がアドレスをラ
ッチ１２７又は１２８にラッチさせたとき、アドレス肯
定応答がバス１２５に主張され、次に、メモリモジュー
ルは時間Ｔ２にデータを（両バス２４．２５を介して）
バス１２３に出力し、ライン１２５にデータストローブ
を出力する。時間Ｔ２の後で、コントローラは、２１の
ラッチ１２７．１２８にデータをラッチさせ、データ肯
定応答信号がライン１２５に出力され、そうして、デー
タ肯定応答の受信の際に、両メモリモジュールは、アド
レスストローブ信号の主張をやめることによりバス２４
．２５をリリースする。
Ｉ１０プロセッサからメモリモジュールへの転送におい
て、Ｉ１０プロセッサがＩ１０バスを使う必要があると
き、Ｉ１０プロセッサは、両バス２４．２５に、ラジア
ルバス３１にラインによってバス要求を主張し、次に、
プライマリメモリモジュール１４又は１５にアービトレ
ータ回路１１０からバス使用承認信号を待つ。バス使用
承認ラインもラジアルラインの１本である。バス使用承
認が主張されたとき、コントローラ１２６は、前の転送
が完了されたことを（誤って）意味する、バス１２５上
でアドレスストローブとアドレス肯定応答信号の主張が
解除されるまで待機する。そのとき、コントローラ１２
６は、ラッチ１２７．１２８からライン１２３ヘアドレ
スを出力させ、コマンドをライン１２４に出力させ、ア
ドレスストローブを両バス２４．２５のバス１２５に出
力させる。アドレス肯定応答が両バス２４．２５から受
信されたとき、データがアドレス／データバスにデータ
ストローブとともに出力され、転送は、メモリモジュー
ルからＩ１０プロセッサへのデータ肯定応答信号で完了
される。
ラッチ１２７と１２８は、アドレスバス１２９ａ、デー
タバス１２９ｂ、及び制御バス１２９ｃを含む内部バス
１２９に接続される。内部バス１２９は、バス３２によ
って供給されるスティタスを保持するなどのために、コ
ントローラステートマシーン１２６によって実行される
コマンドをセットアツプするために用いられる内部ステ
ィタス・制御レジスタ１３０をアドレス指定することが
できる。これらのレジスタ１３０は、ＣＰＵのアドレス
空間においてＣＰＵからリードまたはライトのためにア
ドレス指定可能である。バスインターフェース１３１は
、コントローラ１３１の制御の下に、ＶＭＥバス２８と
通信する。バス２８は、アドレスバス２８ａ、データバ
ス２８ｂ、制御／＜ス２８ｃ及びラジアル２８ｄを備え
、これらの全ラインは、バスインターフェースモジュー
ル２９を介してＩ１０コントローラ３０に接続される。
バスインター７エースモジユール２９は、一方又は他方
の又は両方のＩ１０プロセッサからの、１セツトだけの
パスライン２８をコントローラ３０に駆動させるための
マルチプレクサ１３２を備える。コントローラ３０の内
部で、コマンド、制御、スティタス、データのレジスタ
１３３があり、（このタイプの周辺コントローラにおい
て標準的プラクティスとして’）ＣＰＵ１１，１２．１
３から、開始するべきリードとライトのためにアドレス
指定可能であり、Ｉ１０装置における動作を制御する。
ＶＭＥバス２８上での各Ｉ１０コントローラ３０は、８
１Ｍ２９のマルチプレクサ１３２を介して両Ｉ１０プロ
セッサ２６．２７との接続機能を備え、いずれか１個に
よって制御されるが、ＣＰＵによって実行されるプログ
ラムによって一方または他方に限られる。特定のアドレ
ス（又１組のアドレス）は、各コントローラ３０を示す
制御・データ転送レジスタ１３３のために確定され、こ
れらのアドレスは、オペレーティングシステムによりＩ
１０ページテーブル（通常は、ローカルメモリの核デー
タ区分）に維持される。これらのアドレスは、両方では
なく、どちらかのＩ１０プロセッサ＃ｌまたは＃２を介
してのみアドレス指定が可能であるように、各コントロ
ーラ３０を関連づける。すなわち、Ｉ１０プロセッサ２
７と比較すると、ある異なったアドレスは、Ｉ１０プロ
セッサ２６を介して特定のレジスタ１３３に到達させる
ために使用される。バスインターフェース１３１　（及
びコントローラ１２６）は、マルチプレクサ１３２を切
り換えて一方または他方からバス２８上のデータを受信
する。これは、ＣＰＵから■１０プロセッサのレジスタ
１３０へのライトによってなされる。こうして、デバイ
スドライバがこのコントローラ３０をアクセスするため
にコールされたとき、オペレーティングシステムはペー
ジテーブルにおけるこのアドレスを七のために使用する
。プロセッサ４０は、ライトバッファ５０を介してより
もむしろ、バイバスバッファパス５２を用いてこれらの
コントローラの制御・データ転送レジスタ１３３へのＩ
１０ライトによってコントローラ３０をアクセスする。
従って、これらは、これは、回路１００によってボート
され、メモリ、モジュールを通してバス２４又は２５へ
、従って選択されたバス２８への同期化されたライト動
作である。プロセッサ４０は、このライト動作が完了す
るまでストールする。第８図のＩ１０プロセッサボード
は、ある誤り（例えば不適当なコマンド、ＶＭＥバス２
８で応答が受信しないまま期限がすぎたこと、実行され
たときのパリティチエツク）を検出するように形成され
、１個の誤りが検出されると、■１０プロセッサは、バ
ストラフィックへの応答を止め、すなわち、第９図に関
連して上述されたアドレス肯定応答とデータ肯定応答を
送信することを中止する。これは、バスインターフェー
ス５６によってバスフォールトとして検出され、後述さ
れるように割り込みを生じ、可能ならば自己訂正作用が
なされる。
くエラーリカバリ〉 上記バス２１，２２，２３を介しての転送のためのメモ
リモジュール１４と１５による応答を評価するために、
ＣＰＵｌ　１，１２．１３によって用いられるシーケン
スは、次に説明される。このシーケンスは、バスインタ
ーフェースユニット５６におけるステートマシンによっ
て定義されかつＣＰＵによって実行されるコードにおい
て定義される。
第１の場合、リード転送において、データの誤りがプラ
イマリのメモリからのライン３３にスティタスビットに
示されないと仮定する。ここで、メモリ参照によって始
められるストールは、各マイクロプロセッサ４０で命令
実行を続けることを可能にするために、制御バス５５と
４３を介してレディ信号を主張することにより終了する
。しかし、肯定応答がライン１１２において他の（プラ
イマリでない）メモリモジュールから受信されるまで（
または時間切れになるまで）、開始されない。もしいず
れかのスティタスフィールド（ライン３３−１または３
３−２）においてエラーが検出されたなら、又はもしプ
ライマリでないメモリが時間切れになったならば、割り
込みはポスト（ｐｏｓｔ）される。
第２の場合、リード転送において、データエラーがプラ
イマリメモリからスティタスライン３３に指示されたこ
と、あるいは、プライマリメモリから応答が受信されな
かったことが仮定される。
ＣＰＵは、他方のメモリから肯定応答を待ち、もし他の
メモリからのスティタスビットにデータエラーが見いだ
されないならば、バスインターフェース５６の回路が所
有権（プライマリのメモリスティタス）の変化を起こさ
せ、従って、データが新しいプライマリから正しくリー
ドされたか否かを確認するために、リトライが設定され
る。もし良好なスティタスが新しいプライマリから受信
されたなら、次にストールは前のように終了して、割り
込みはシステムを更新するために（１個のメモリを悪い
と気付き、異なったメモリをプライマリとし）ポストさ
れる。しかしながら、もしデータエラー又は時間切れが
新しいプライマリからリードをするという試みから生じ
たなら、次に割り込みが制御バス５５と４３を介してプ
ロセッサ４０に主張される。
ライトバッファ５０がバイパスされたライト転送におい
て、第１の場合では、どちらのメモリからもスティタス
ビットにエラーが示されない。ストールは終了され命令
の続行が許可される。再び、もしエラーがどちらかのス
ティタスフィールドに検出されたならば割り込みがポス
トされる。
ライトバッファ５０がバイパスされたライン転送におい
て、第２の場合では、データエラーがプライマリメモリ
からスティタスに指示されるか、または、応答が、プラ
イマリメモリから受け取られない。各ＣＰＵのインター
フェースコントローラは、他のメモリモジュールからの
肯定応答を待つ。そして、もしデータエラーが他のメモ
リからのステータスに見いだされないならば、所有権の
変化が強制され、割り込みがポストされる。しかし、も
しデータエラー又は時間切れが他方の（新しいプライマ
リの）メモリモジュールのために起こるならば、次に割
り込みがプロセッサ４０に対して主張される。
ライトバッファ５０がイネーブルされたライト転送にお
いて、ＣＰＵチップはライト動作によってストールされ
ず、第１の場合は、どちらのメモリモジュールからもス
ティタスにエラーが指示されない。転送は終えられて、
他のバス転送が開始される。
ライトバッファ５０をイネーブルとしたライト転送にお
いて、第２の場合、データエラーは主メモリからのステ
ィタスに示されるか、又は、応答が主メモリから受信さ
れない。メカニズムは、他のメモリからの肯定応答を待
つ。そして、もし他のメモリからのスティタスにデータ
エラーが見い出されないならば、次に所有権の変化が強
行され、割り込みはポストされる。しかし、もしデータ
エラー又は時間切れが他のメモリにおいて生じるならば
、次に割り込みがポストされる。
メモリモジュール１４又は１５は、いま説明したメカニ
ズムによって一旦決定されると、フォールト条件がオペ
レータに対し信号として示されるが、システムは動作を
続けることができる。オペレータは、おそらく故障のモ
ジュールを含むメモリボードを交換することを希望する
だろう。これは、システムが起動され動作している間に
行うことができる。次に、システムは、停止せずに新し
いメモリボードを再統合できる。このメカニズムは、ソ
フトのエラーによってライトを実行できないがテストで
良好なとされ物理的に交換する必要がないメモリモジュ
ールを再生するためにも役立つ。タスクは、データが他
方のメモリモジュールと同じである状態にそのメモリモ
ジュールを戻すことである。この再生モードは、２ステ
ツプのプロセスである。まず、メモリがイニシャライズ
されておらず、パリティエラーを含むかも知れないこと
を仮定する。そこで良好なパリティの良好なデータが、
すべてのロケーションに書き込まなければならない。こ
れは、この点ですべてゼロである。しかし、すべてのラ
イト動作が２個のメモリで実行されるので、この第１ス
テツプが達成される方法は、良好なメモリモジュールの
ロケーションをリードし、次にこのデータを両メモリモ
ジュール１４と１５の同じロケーションにライトするこ
とである。これは、通常の動作が進行中に、実行中のタ
スクに挿入されて行われる。Ｉ１０バス２４又は２５か
ら生じるライトは、第１ステツプでのこの再生ルーチン
において無視される。こうしてすべてのロケーションに
ライトされた後は、次のステップは、■１０アクセスも
またライトされることを除いて第１ステツプと同じであ
る。すなわち、Ｉ１０バス２４又は２５からのＩ１０ラ
イトは、実行するタスクにおいて通常のトラフイ７りに
おいて発生するときに、良好なメモリのすべてのロケー
ションをリードしこの同じデータを両メモリモジュール
の同じロケーションにライトすることを挿入して実行さ
れる。この第２ステツプでモジュールがゼロから最大ア
ドレスまでアドレス指定されたときに、両メモリは同一
になる。この第２の再生ステップの間に、ＣＰＵとＩ１
０プロセッサの両方が、エラーなしに全ての動作を行う
ようにメモリモジュールが再生されることを期待する。
Ｉ１０プロセッサ２６．２７は、データリード転送の間
に再生されるメモリモジュールによって示されるデータ
を使用しない。再生プロセスが完了した後で、再生され
たメモリは、（必要ならば）プライマリと指定できる。
同様な再プロセスがＣＰＵモジュールに対しても備えら
れる。１個のＣＰＵが（メモリポート回路１００による
場合等のように）故障と検出されるとき、他の２個のＣ
ＰＵは動作を続けるが、悪いＣＰＵボードは、システム
を停止せずに交換できる。新しいＣＰＵボードがオンボ
ードＲＯＭ６３から起動自己テストルーチンを実行する
とき、他のＣＰＵにこのことを示す信号を出力して、再
生ルーチンが実行される。まず、２債の良好なＣＰＵが
その状態をグローバルメモリにコピーし、次に全３個の
ＣＰＵが「ソフトリセット」を実行する。ここで、ＣＰ
ＵはＲＯＭ内のイニシャライズルーチンから実行をリセ
ットし開始する。そうして、全ＣＰＵは、命令ストリー
ムの正確に同じ点に来て、同期化され、次に、保存され
ていた状態が全３（１のＣＰＵにコピーして戻され、前
に実行されていたタスクが続行される。
上述したように、各メモリモジュール内のポート回路１
００は、全３債のＣＰＵが同一のメモリ参照をしている
か否かを決定する。もしそうならば、メモリ動作は、完
了まで進むことを許可される。もしそうでなければ、Ｃ
ＰＵ故障モードに入る。ボート回路１００によって検出
されるように、異なったメモリ参照を送信するＣＰＵは
、バス３３−１及び／又は３３−２で戻されるスティタ
スで同定される。割り込みはボストされ、ソフトウェア
は引き続いて故障ＣＰＵをオフラインとする。
このオフラインスティタスは、スティタスバス３２に反
映される。故障が検出されているメモリ参照は、３つか
ら２つを選択するポートに基づき完了することを許可さ
れる。つぎに、悪いＣＰＵボードが交換されるまで、ボ
ート回路１００は、メモリ参照の進行を許可する前に、
２個の良好なＣＰＵからの２個の同一のメモリ要求を必
要とする。
システムは、通常は、１個の（２個でなく）ＣＰＵオフ
ラインで動作を続けるように構成されている。しかし、
１個の良好なＣＰＵだけで動作することが希望されるな
らば、別の方法が利用できる。
ＣＰＵは、もし異なったデータがメモリ要求で検出され
るならばボート回路１００によって、又は時間切れによ
って、故障とポートされる。もし２個のＣＰＵが同一の
メモリ要求を送信するが、第３のＣＰＵがあらかじめ選
択された時間切れ期間にどんな信号も送信しないならば
、ＣＰＵは故障と仮定され、前のようにオフラインとさ
れる。
システムのＩ１０装置は故障の場合にソフトウェア再統
合のためのメカニズムを備える。すなわち、ＣＰＵとメ
モリモジュールコアは、いま説明したように、故障に対
して保護されたハードウェアである。しかし、システム
の１１０部分は故障に対して保護されたソフトウェアで
ある。１個の１１０プロセツサ２６または２７が誤ると
、上述したようにソフトウェアによってＩ１０プロセッ
サに限定されたコントローラ３０は、ソフトウェアによ
って他方のＩ１０プロセッサヘスイッチされる。オペレ
ーティングシステムは、同じコントローラに対する新し
いアドレスを用いてＩ１０ページテーブルのアドレスを
書き直し、その後は、コントローラは他方のＩ１０コン
トローラ２６又は２７に限定される。エラーすなわち故
障は、バスインターフェース５６でバスサイクルを終え
るバスエラーによって検出でき、例外の原因を決定する
例外処理ルーチンを通して核内に急送される例外を発生
し、次に、■１０テーブルのアドレスを書き換えること
により）全コントローラ３０を、誤ったＩ１０プロセッ
サ２６又は２７から他方へ動かす。
バスインターフェース５６はいま説明したようにバスエ
ラーを検出すると、故障は、再統合スキームが使用され
る前に分離されねばならない。１個のＩ１０プロセッサ
２６または２７へ、あるいは１個のバス２８の１個のＩ
１０コントローラ３０へ（すなわち１個のＩ１０素子に
おける１個の制御レジスタ又はスティタスレジスタ、又
はデータレジスタへ）のいずれかにＣＰＵがライト動作
を行うとき、これは、メモリモジュールにおけるバイパ
ス動作であり、両メモリモジュールは動作を実行して、
２個のＩ１０バス２４と２５にそれを通過させる。２個
のＩ１０プロセッサ２６と２７は、ともにバス２４と２
５をモニタし、パリティをチエツクし、コントローラ１
２６を介して適正なシンタックスでコマンドをチエツク
する。例えば、もしＣＰＵがＩ１０グロセッサ２６また
は２７内のレジスタにライトを実行するならば、もしど
ちらかのメモリモジュールが正当なアドレス、正当なコ
マンド及び正当なデータを示すならば（パリティエラー
がないことと適正なプロトコルによって証明されるよう
に）、アドレス指定された■１０プロセッサは、アドレ
ス指定されたロケーシヨンにデータをライトし、ライト
動作が成功して完了したという肯定応答指示でメモリモ
ジュールに応答する。両メモリモジュール１４と１５は
、Ｉ１０プロセッサ２６又は２７からの応答（第９図の
アドレスとデータの肯定応答信号）をモニタしていて、
両メモリモジュールは、ライン３３−１と３３−２の動
作スティタスでＣＰＵに応答する。
（もしこれがリードであるならば、プライマリのメモリ
モジュールのみがデータを戻すが、しかし両方がスティ
タスを戻す。’）ＣＰＵは、両方がライトを正しく実行
したか、１個だけであったか、無しであったかを決定で
きる。もし１個だけが良好なスティタスを戻し、それが
プライマリならば、所有権を変える必要は無い。しかし
もしバックアップが良好に戻され、プライマリが悪く戻
されるならば、所有権の変更が強行され、正しく実行し
たものをプライマリにする。どちらの場合も、割り込み
が故障を報告するために入れられる。この点で、ＣＰＵ
は、悪いのがメモリモジュールであるか、メモリモジュ
ールの下流側の何かであるかを知らない。それで、同様
なライトがＩ１０プロセッサに対して試みられる。しか
し、これが成功するならば、メモリモジュールが悪いこ
とを必ずしも証明する必要が無い。なぜなら、初めにア
ドレス指定されたＩ１０プロセッサが例えばバス２４ま
たは２５のラインに接続され、パリティエラーを起こし
たからである。それで、システムは、選択的に、■１０
プロセッサのシャットオフと操作のりトライを行い、両
メモリモジュールが同じＩ１０プロセッサにライト動作
を正しく実行できるかを見る。もしそうならば、システ
ムは、交換され再統合されるまで悪いＩ１０プロセッサ
をオフラインにして動作を実行できる。しかし、もしリ
トライが１個のメモリから悪いスティタスをなお与える
ならば、メモリをオフラインにでき、あるいは、他の要
素において故障がメモリにあるか無いかを確実にするた
めに故障分離ステップがさらに採られる。これは、全コ
ントローラ３０を１個のＩ１０プロセッサ２６又は２７
に切り換えてオフのＩ１０プロセッサにリセットコマン
ドを送り、生きている両メモリモジュールでオンライン
のＩ１０プロセッサとのりトライの通信を出力すること
を含む。そして、もしリセットＩ１０プロセッサがバス
２４又は２５を悪化させているならば、そのバスドライ
バは、リセットによって切られ、そうして、もしオンラ
インＩ１０プロセッサへの通信のりトライが（両バス２
４と２５を介して）良好なスティタスを返すならば、リ
セットＩ１０プロセッサが故障であることが分かる。と
にかく、各バスエラーに対して、あるタイプの故障分離
シーケンスが実行され、どのシステム部品がオフライン
にしなければならないかを決定する。
く同期〉 図示される実施例において使用されるプロセッサ４０は
、第４図と第５図を参照して上に説明したように、重な
った命令実行を行うパイプラインアーキテクチャである
。この実施例において使用される同期技法は、サイクル
計数、すなわち、命令が実行される毎に第２図のカウン
タ７１とカウンタ７３をインクリメントすることによる
ので（米国出願第１１８．５０３号に一般的に開示され
ているように）、何がプロセッサ４０における命令の実
行であるかを定義しなければならない。まっすぐな定義
は、パイプラインが進むごとに命令が実行されることで
ある。コントロールバス４３の１本のコントロールライ
ンは、パイプラインがストールされることを示す信号ラ
ン＃である。ラン＃が高レベルであるときは、パイプラ
インはストールされ、ラン＃が低レベル（論理Ｏ）であ
るときは、パイプラインは各マシンサイクル毎に進む。
このラン＃信号は、数値プロセッサ４６においてプロセ
ッサ４０のパイプラインをモニタするために用いられ、
そうして、このプロセッサ４６は、関連するプロセッサ
４０とともにロックステップでランすることができる。
コントロールバス４３でのこのラン＃信号は、クロック
１７とともにランサイクルを計数するためにカウンタ７
１と７３によって用いられる。
好ましい実施例において、カウンタレジスタ７１のサイ
ズは、４０９６すなわち２″に選ばれる。
これが選択された理由は、クロック１７に使用される結
晶発振子の許容範囲が、平均して約４にランサイクルに
おけるドリフトがプロセッサチップ４０によってランさ
れるサイクル数において１個のスキューすなわち差を生
じるようなものだからである。この差は、以下に説明さ
れるように割り込み同期の正しい動作を正当に許容する
ようなものである。１つの同期メカニズムは、カウンタ
７１がオーバーフローするときはいつでもＣＰＵに同期
を起こさせるように作用を強いることである。
１つのそのような作用は、カウンタ７１からのオーバー
７０−信号０ＶＦＬに対応してキャシュミスを強いるこ
とである。これは、次のＩキャシュのためのコントロー
ルバス４３の誤ったミス信号（例えばセットされないタ
ダバリッドビット（ＴａｇＶａｌｉｄ　ｂｉｔ）を単に
発生することによって行うことができ、こうしてキャシ
ュミス例外ルーチンをエンターさせ、その結果生じたメ
モリ参照は、任意のメモリ参照が行われるように同期を
確立させる。カウンタ７１のオーバーフローに対して同
期させる他の方法は、プロセッサ４０にストールをさせ
ることである。これは第２図の論理回路７１ａを介して
コントロールバス４３にＣＰビジー（コプロセッサビジ
ー）信号を発生するオーバーフロー信号０ＶＦＬを用い
て行うことができる。
このＣＰビジー信号はＣＰビジーが主張されなくなるま
で、常にプロセッサ４０にストールをエンターすること
になる。全３個のプロセッサは、同じコードを実行して
いてそのカウンタ７１に同じサイクルを計数するので、
このストールをエンターする。しかし、ＣＰＵがストー
ルをエンターする実際の時間は変化する。論理回路７１
ａは、入力Ｒ＃を介して他の２個のプロセッサのバス４
３からラン＃を受信し、そうして全３個がストールした
ときに、ＣＰビジー信号がリリースされ、プロセッサは
、再び同期してストールから出る。
こうして、２つの同期技法が説明された。第２の技法で
は、同期はメモリモジュールの回路１００におけるメモ
リ参照から生じ、第２の技法では、いま説明したように
、カウンタ７１のオーバーフローによって生じる。さら
に、以下に説明されるように、割り込みが同期化される
。しかし、注意するべき重要なことは、プロセッサ４０
は、基本的にはそれ自身のクロックで自由にランしてい
て、同期イベントが発生する場合を除いて、実質的に相
互に結合されていない。マイクロプロセッサが第４図と
第５図に示されたように使用される事実は、単独のクロ
ックを用いてのロックステップ同期をより困難にしてい
て、性能を低下させている。
また、ライトバッファ５０の使用は、プロセッサを結合
しないように役立ち、ましてプロセッサの密接な結合に
有効ではないであろう。同様に、命令キャシュとデータ
キャシュ及びＴＬＢ８３を用いた仮想メモリ管理からな
る高性能は、密接な結合が使用されたならばさらに困難
になり、性能は悪影響を受けるだろう。
割り込み同期技法は、リアルタイムといわゆるｒ仮想タ
イム」を区別しなければならない。リアルタイムは、外
部の実際の時間、壁の時計の時間であり、秒単位で測定
され、又は便宜上例えば６０ｎｓｅｃの分割であるマシ
ンサイクルで測定される。もちろん、クロック発生器１
７はそれぞれリアルタイムでクロックパルスを発生する
。仮想タイムは、各プロセッサチップ４０の内部サイク
ル計数タイムであり、各のサイクルカウンタ７１と７３
で測定される。すなわち、プロセッサチップによって実
行される命令の命令数であり、ある任意の開始点からの
命令において測定される。第１０図を参照して、リアル
タイム（ｔｏからｔ１２として示される）と仮想タイム
（命令数（カウントレジスタ７３のモジューロ１６計数
）■。から■、として示される）との間の関係が図示さ
れる。
第１Ｏ図の各行は、１個のＣＰＵ−Ａ、−Ｂ又は−Ｃの
サイクル計数であり、各列は、リアルタイムでの「点」
である。ＣＰＵに対するクロックは、位相がずれ易い。
そこで、実際の時間の相関は、第１０ａ図に示されるよ
うなものであり、ここで、命令数（列）は完全には並ん
でおらず、すなわち、サイクル計数は、並べられたリア
ルタイムマシンサイクルの境界で変化しない。しかし、
第１Ｏ図の図示は、説明の目的には十分である。第１Ｏ
図において、リアルタイムｔ３でＣＰＵ−Ａは第３の命
令にあり、ＣＰＵ−Ｂは計数９にあり９番目の命令を実
行していて、ＣＰＵ−Ｃは４番目の命令にある。リアル
タイムも仮想タイムも進むことが可能なだけであること
に注意する。
ＣＰＵのプロセッサチップ４０は、リソースが利用出来
ないある条件の下でストールする。例えば、ロードまた
は命令フェッチの間のＤキャシュ４５または■キャシュ
４４のミス、ライトバッファ５０がストア動作の間に一
杯であるという信号、コプロセッサ４６がビジーである
（コプロセッサが、データ依存性又は制限された処理リ
ソースにより取り扱えない命令を受信した）というコン
トロールバス４３を介しての「ＣＰビジー」信号、また
はマルチグライア／デバイダ７９がビジーである（内部
のマルチグライア／デバイダ回路が、プロセッサが結果
レジスタをアクセスしようとしたときに動作を完了して
いなかった）ことである。
もちろん、キャシュ４４と４５は、プロセッサ４０によ
る介在なしに状態を変化しない「パッシブリソース」で
ある。しかし、残りのものは、プロセッサがなんら作用
しなくても状態を変化出来るアクティブリソースである
。例えば、ライトバッファ５０は、（プロセッサが他の
ストア動作を行わない限り）プロセッサによる作用なし
にフルからエンプティに変化する。そこでストールに、
パッシブリソースのストールとアクティブリソースのス
トールの２つのタイプがある。アクティブリソースのス
トールは、インターロックストールと呼ばれる。
ＣＰＵ−Ａ、−Ｂ、−Ｃで実行されるコードストリーム
が同一であるので、３個のＣＰＵのキャシュ４４と４５
のようなパッシブリソースの状態は、仮想タイムの総て
の点で必然的に同じである。もしストールがパッシブリ
ソース（例えばデータキャシュ４５）での衝突の結果で
あれば、全３個のプロセッサはストールを行い、ただ１
つの変数は、ストールの長さである。第１１図を参照し
て、キャシュミスが■、で発生し、このミスの結果のグ
ローバルメモリ１４又は１５へのアクセスが８クロツク
（実際には８クロツク以上であってもよい）の時間がか
かったと仮定する。この場合、ＣＰＵ−Ｃは、ｔｌでグ
ローバルメモリ１４又は１５へのアクセスを開始し、グ
ローバルメモリのコントローラ１１７は、第１のプロセ
ッサＣＰＵ−Ｃがメモリアクセスの開始を信号するとき
にメモリアクセスを開始する。コントローラ１１７は、
ＣＰＵ−ＢとＣＰＵ−Ｃがそれぞれメモリアクセスに必
要な８クロツクより少なくストールするけれども、アク
セス８クロツク遅れてｔ、で完了する。その結果、全Ｃ
ＰＵは、リアルタイムでも仮想タイムでも同期される。
この例は、また、ＤＲＡＭＩＯ４へのアクセスの重複と
回路１００でのボーティングとの利点を示す。
インターロックストールは、パッシブリソースストール
から異なった状況を示す。１個のＣＰＵは、他のＣＰＵ
が全くストールをしないときにインターロックストール
をすることが出来る。第１２図を参照して、ライトバッ
ファ５０によって起こされるインターロックストールが
図示される。
ＣＰＵ−ＡとＣＰＵ−Ｂのサイクル計数が示され、ＣＰ
Ｕ−ＡとＣＰＵ−Ｂのライトバッファ５０からのフル（
ｆｕｌｌ）フラグＡ。とＢ１．が、サイクル計数の下に
示される（ハイレベルすなわち論理ｌはフルを意味し、
ローレベルすなわち論理０はエンプティを意味する）。
ＣＰＵはストア動作が実行される毎に、フルフラグの状
態をチエツクする。
もしフル７ラグがセットされるならば、ＣＰＵは、フル
フラグがクリアされストア動作を完了するまでストール
する。ライトバッファ５０は、もしストア動作がバッフ
ァを満たすならば、フルフラグをセットし、ストア動作
がバッファからｌワードを流出して次のＣＰＵストア動
作のための位置をフリーにするときはいつでもフルフラ
グをクリアする。時間【。で、ＣＰ　Ｕ−Ｂは、３クロ
ックＣＰＵ−Ａの先にあり、ライトバッファは共にフル
である。ライトバッファがグローバルメモリにライト動
作を行っていると仮定すると、このライトがｔ、の間に
完了するとき、ライトバッファフルフラグはクリアされ
る。このクリアは、リアルタイムでｔ、に同期して起こ
るが（第１１図に図示される理由により）、仮想タイム
では同期していない。いま、サイクル計数Ｉ、での命令
は、ストア動作であると仮定すると、ＣＰＵ−Ａは、ラ
イトバッファフルフラグがクリアされた後でｔ、てこの
ストアを実行するが、しかし、ＣＰＵ−Ｂはｔ。
でこのストア命令を実行し、そうして、ライトバッファ
フルフラグがなおセットされていることを見いだして３
クロツクの間ストールをしなければならない。こうして
、ＣＰ　Ｕ−Ｂはストールをするが、ＣＰＵ−Ａはスト
ールをしない。
ｔｉのＣＰＵはストールをするかも知れず他のＣＰＵは
ストールをしないかも知れないという性質は、サイクル
カウンタ７１の解釈に制限を課する。第１２図において
、割り込みがサイクル計数１７で（ｃＰ　Ｕ−Ｂが■、
全命令らストールをしている間に）複数のＣＰＵに示さ
れたと仮定する。
サイクル計数■、に対するランサイクルは、ｔアで両Ｃ
ＰＵに対して起こる。もしサイクルカウンタだけがＣＰ
Ｕに割り込みを示すなら、ＣＰＵ−Ａはサイクル計数１
７で割り込みを見るが、ＣＰＵ−Ｂはサイクル計数１．
から生じるストールサイクルの間に割り込みを見る。そ
うして、割り込みを示すこの方法が、この２個のＣＰＵ
に異なった命令での例外、もし全ＣＰＵがストールされ
るか又はストールされていない場合には起こらないよう
な条件が採用される。
サイクルカウンタの解釈についての別の制限は、サイク
ル計数の検出と作用の実行との間に遅れがあってはなら
ないことである。再び第１２図を参照して、割り込みが
サイクル計数！、でＣＰＵに示されるが、実行の制限の
ために余分のクロックの遅れがサイクル計数１．の検出
とＣＰＵへの割り込みの提示の間に介在すると仮定する
。その結果は、ＣＰＵ−Ａが、この割り込みをサイクル
計数■、で確認するが、ＣＰＵ−Ｂは、サイクル計数■
、からのストールの間に割り込みを確認して、２個のＣ
ＰＵに異なった命令で例外を採らせる。
再び、リアルタイムで命令パイプラインの状態をモニタ
することの重要性が図示される。
く割り込み同期〉 第１図から第３図までの３個のＣＰＵは、単独の論理プ
ロセッサとして機能することが要求され、従って、３個
のＣＰＵのプログラミングモデルが単独の論理プログラ
ミングのプログラミングモデルであることを保証するた
めにその内部状態に関しである制限を実行することを要
求する。誤りモードや診断モードを除いて、上記３個の
ＣＰＵの命令ストリームは同一であることが要求される
。
もし同一でなかったら、第６図のボーティング回路１０
０でのグローバルメモリアクセスのボーティングが困難
になるだろう。すなわち、ポートするものは、１個のＣ
ＰＵが故障しているのか、異なったシーケンスの命令を
実行しているのか分からない。同期スキームは、もし任
意のＣＰＵのコードストリームが、その他のＣＰＵのフ
ードストリームから分岐するならば故障が起こったと仮
定するように設計される。割り込み同期は、単独のＣＰ
Ｕイメージを維持する１つのメカニズムを提供する。
すべての割り込みは、仮想タイムに同期して起こること
が要求され、３個のプロセッサＣＰＵ−Ａ、ＣＰＵ−Ｂ
とＣＰＵ−Ｃの命令ストリームが割り込みの結果として
分岐しないことを保証する（分岐する命令ストリームに
は他の原因もある。例えば、１個のプロセッサが他のプ
ロセッサによってリードされたデータと異なったデータ
をリードすること）。仮想タイムに対して非同期に起こ
る割り込みがフードストリームを分岐させるシナリオは
、いくつかある。例えば、プロセスＡが完了する前にコ
ンチクストスイッチをオンにさせるがプロセスＡが他の
ＣＰＵで完了した後でフンチクストスイッチをオンにさ
せる割り込みは、その後のある点で、１個のＣＰＵがプ
ロセスＡの実行を統けるが他方のＣＰＵはプロセスＡが
既に完了しているためプロセスＡを実行出来ないという
状況をもたらす。もしこの場合に割り込みが仮想タイム
に非同期に起こるならば、例外プログラムカウンタが異
なるという事実が問題を起こすであろう。
例外グログラムカウンタの値をグローバルメモリに書き
込む行為は、ポーターが３個のＣＰＵから異なったデー
タを検出し、ポートフォールトを生じるという結果にな
るだろう。
ＣＰＵにおけるあるタイプの例外は、本来仮想タイムに
同期している。１つの例は、ブレークポイント命令の実
行によって生じるブレークポイント例外である。全ＣＰ
Ｕの命令ストリームが同一なので、ブレークポイント例
外は３個のＣＰＵにおける仮想タイムにて同じ点で生じ
る。同様に、全てのそのような内部例外は、本来仮想タ
イムに同期して生じる。例えば、ＴＬＢ例外は本来同期
する内部例外である。ＴＬＢ例外は仮想ページ数がＴＬ
Ｂ８３のどのエントリにも適合しないために生じる。ア
ドレスを解釈するということが（ブレークポイント例外
におけるように正確に）単に命令ストリームの機能なの
で、解釈は、本来仮想タイムに同期する。ＴＬＢ例外が
仮想タイムに同期することを確実にするために、ＴＬＢ
８３の状態は全３個のＣＰＵＩＩ、１２．１３において
同一でなければならず、これは、ＴＬＢ８３がソフトウ
ェアだけによって変更できるので、保証される。再び、
全ＣＰＵが同じ命令ストリームを実行するので、ＴＬＢ
８３の状態は常に仮想タイムに同期して変化される。そ
うして、−殻内経験則として、もし行動がソフトウェア
により実行されるなら、その行動は仮想タイムに同期し
ている。もし行動がサイクルカウンタを用いないハード
ウェアにより実行されるなら、その行動は一般にリアル
タイムに同期である。
外部の例外は、本来仮想タイムに同期していない。！１
０装置２６．２７又は２８は、３個のＣＰＵＩＩ、１２
、及び１３の仮想タイムについて情報を有しない。従っ
て、Ｉ１０装置によって発生される全ての割り込みは、
以下に説明するように、ＣＰＵに示される前に仮想タイ
ムに同期されなければならない。浮動点例外は、浮動点
コプロセッサ４６がＣＰＵ内でマイクロプロセッサ４０
に堅く結合されるので、Ｉ１０装置割り込みと異なって
いる。
外部装置は、３個のＣＰＵを１つの論理的プロセッサと
して見て、ＣＰＵ間の同期や同期の欠乏についての情報
を有しない。従って、外部割り込みは、各ＣＰＵの個々
の命令ストリーム（仮想タイム）と同期である割り込み
を生成することが出来ない。どのような種類の同期も無
ければ、もしある外部装置がリアルタイム１．の時間に
割り込みを駆動し、その割り込みがその時間に全ＣＰＵ
に直接水されるならば、３個のＣＰＵは、異なった命令
で例外トラップをとり、３個のＣＰＵのアクセプトされ
ない状態が生じる。これは、リアルタイムに同期である
が仮想タイムに同期しないイベント（割り込みの主張）
の例である。
複数の割り込みは、第１図から第３図までのシステムに
おいて、割り込みについて分散されたボートを実行し、
決定されたサイクル計数でプロセッサに割り込みを示す
ことにより、仮想タイムに同期する。第１３図は、第２
図の割り込み同期論理回路６５のより詳細なブロック図
を示す。各ＣＰＵは、モジュール１４又は１５から生じ
るライン６９又は７０からの外部割り込みを捕捉する分
配器１３５を含む。この捕捉はあらかじめ決定されたサ
イクル計数で、例えばカウンタ７１から入力ラインＣＣ
−４上で信号が出力される計数−４で起こる。捕捉され
た割り込みは、ＣＰＵ間バス１８を介して他の２個のＣ
ＰＵへ分配される。これらの分配された割り込みは、未
決定割り込みと呼ばれる。各ＣＰＵＩＩ、１２．１３か
ら１個の３個の未決定割り込みがある。ボータ回路１３
６は、未決定割り込みを捕捉出力、全ＣＰＵが外部割り
込み要求を受信したかを確認するボートを行う。
（サイクルカウンタ７１で検出される）あらかじめ決定
されたサイクル計数で、この例では入力ラインＣＣ−８
により受け取られたサイクル８で、割り込みボータ１３
６は、ライン１３７とバス５５と４３を介して各マイク
ロプロセッサ４００割り込みピンに割り込みを示す。割
り込みを示すために用いられるサイクル計数があらかじ
め決定されているので、全マイクロプロセッサ４０は、
同じサイクル計数で割り込みを受け取り、こうして、割
り込みが仮想タイムに同期されている。
第１４図は、仮想タイムに対して割り込みを同期するた
めのイベントのシーケンスを示す。ＣＰＵ−Ａ、ＣＰＵ
−Ｂ及びＣＰ　Ｕ−Ｃと示された行は、リアルタイムで
の１点での各ＣＰＵのカウンタ７１におけるサイクル計
数を示す。ＩＲＱ　　Ａ　　ＰＥＮＤＩＮＧ、ＩＲＱ　
　Ｂ　　ＰＥＮＤＩＮＧ及びＩＲＱ　　Ｂ　　ＰＥＮＤ
ＩＮＧと示された行は、ボータ１３６の入カヘＣＰＵ間
バス１８を介して結合される割り込みの状態を示す（ｌ
は、未決定ビットがセットされていることを意味する）
。ＩＲＱＡ、ＩＲＱ　　Ｂ、及びＩＲＱ　　Ｃと示され
た行は、マイクロプロセッサ４０の割り込み入力ピンの
状態（ライン１３７の信号）を示し、ここで１は割り込
みが入力ピンに存在することを意味する。
第１４図で、外部の割り込み（ＥＸ　　ＩＲＱ）は、ｔ
ｏでライン６９に主張される。もし割り込み分配器１３
５が割り込みを捕捉し、ＣＰＵ間バス１８にサイクル計
数４で分配するならば、ＩＲＱＣＰＥＮＤＩＮＧは時間
１．で１になり、ＩＲＱ　　Ｂ　　ＰＥＮＤＩＮＧは時
間ｔ、でｌになり、ＩＲＱ　　Ａ　　ＰＥＮＤＩＮＧは
時間ｔ、でｌになる。もし割り込みボータ１３６がサイ
クル計数８で割り込み未決定ビットをボートするならば
、ＩＲＱ　　Ｃは時間ｔ、でｌになり、ＩＲＱＢは時間
ｔ、でｌになり、ＩＲＱ　　Ｃは時間ｔ、でｌになる。
その結果、割り込みは、リアルタイムでは異なった点で
あるが仮想タイムでは同一の点（すなわちサイクル計数
８）でＣＰＵに示される。
第１５図に、第１４図に示されたアルゴリズムを必要と
するシナリオを変更して示す。ここではサイクルカウン
タ７１がモジューロ８カウンタにより表されることに注
意する。外部割り込み（ＥＸ　　ＩＲＱ）は時間ｔ、で
主張される。割り込み分配器１３５はこの割り込みを捕
捉し、サイクル計数４でＣＰＵ間バス１８に割り込みを
分配する。
ＣＰＵ−ＢとＣＰＵ−Ｃが時間ｔ１の前にサイクル計数
を実行しているので、その割り込み分配器は外部割り込
みを捕捉することができない。しかし、ＣＰＵ−Ａは時
間ｔ、の前にサイクル計数を実行する。その結果、ＣＰ
Ｕ−Ａは時間ｔ４で外部割り込みを捕捉して分配する。
しかし、もし割り込みボータ１３６がサイクル計数７で
割り込み未決定ビットを捕捉してボートするならば、Ｃ
ＰＵ−Ａの割り込みボータ１３６は、他の２個の割り込
み未決定ビットがセットされていないとき、時間ｔ、で
ＩＲＱ　　Ａ　　ＰＥＮＤ信号を捕捉する。ＣＰＵ−Ａ
の割り込みボータ１３６は全てのＣＰＵが外部割り込み
を分配していないことを認識し、捕捉された割り込み未
決定ビットを保持レジスタ１３８に出力されて格納され
る。ＣＰ　Ｕ−ＢとＣＰＵ−Ｃの割り込みボータ１３６
は単独の割り込み未決定ビットをそれぞれ時間り、とｔ
、に捕捉する。ＣＰＵ−Ａの割り込みボータのように、
これらのボータは、全ての割り込み未決定ビットがセッ
トされていないことを認識し、こうして、セットされた
単独の割り込み未決定ビットが保持レジスタ１３８に出
力されて格納される。各ＣＰＵのサイクルカウンタ７Ｉ
は、サイクル計数７に達するとき、ロールオーバーし、
サイクル計数Ｏで計数を開始する。外部割り込みはまだ
主張されているので、ＣＰ　Ｕ−ＢとＣＰ　Ｕ−Ｃの割
り込み分配器１３５は、それぞれ時間ｔ１０とｔ、で外
部割り込みを捕捉する。これらの時間は、サイクル計数
が４に等しくなったときに対応する。時間ｔＩ！で、Ｃ
ＰＵ−Ｃの割り込みボークは、ＣＰＵ間バス１８に割り
込み未決定ビットを捕捉する。ボータ１３６は、全Ｃ外
部割り込みを捕捉して分配することを決定し、プロセッ
サチップ４０に割り込みを示す。時間ｔ１．と時間ｔ’
ｓに、ＣＰ　Ｕ−ＢとＣＰＵ−Ａの割り込みボータ１３
６は、割り込み未決定ビットを捕捉し、割り込みをプロ
セッサチップ４０に示す。その結果、全プロセッサチッ
プが同じ命令で外部割り込み要求を受信したことになり
、保持レジスタに保存されていた情報は必要で無くなる
。
く保持レジスタ〉 第１５図に関して上述に示された割り込みシナリオにお
いて、ボータ１３６は、若干のステート割り込み情報を
保存するために保持レジスタ１３８を使用する。特に、
保存されたステートは、全ＣＰＵでなくいくつかのＣＰ
Ｕが外部割り込みを捕捉し分配したことであった。もし
システムが（第１５図の状況のように）どんな故障もし
無い場合は、前の例に示したように、外部割り込みが保
持レジスタの使用なしに仮想タイムに同期出来るのテ、
コノステート情報は必要でない。アルゴルズムは、割り
込みボータ１３６が割り込み未決定ビットをあらかじめ
決定されたサイクル計数で捕えボートすることである。
全ての割り込み未決定ビットが主張されるとき、割り込
みは、そのあらかじめ決定されたサイクル計数でプロセ
ッサチップに示される。第１５図の例において、割り込
みはサイクル計数７でボートされた。
第１５図を参照して、もしＣＰＵ−Ｃが誤りをし、誤り
モードが割り込み分配器１３５が正しく機能しないよう
なものであれば、このとき、もしプロセッサチップ４０
に割り込みを示す前に全割り込み未決定ビットがセット
されるまで割り込みボータ１３６が待つならば、その結
果、割り込みは示されるようになることは無い。こうし
て、ただ１個のＣＰＵのただ１個の誤りが全ＣＰＵにつ
いての全体の割り込みのチェーンを機能できないように
する。
保持レジスタ１３８は、最後の割り込みボートサイクル
が全部ではないが少なくとも１個の割り込み未決定ビッ
トを捕捉したことをボータ１３６が知るメカニズムを提
供する。割り込みボートサイクルは、割り込みボータが
割り込み未決定ビットを捕捉しボートするサイクル計数
で起こる。数個の割り込み未決定ビットがセットされる
結果となる２つだけのシナリオがある。１つは、第１５
図に関連して示された示されたシナリオであって、ここ
では、外部割り込みは、あるＣＰＵの割り込み分配サイ
クルの前であるがその他のＣＰＵの割り込み分配サイク
ルの後に主張される。第２のシナリオでは、少なくとも
１個のＣＰＵが、割り込み分配器をディスニーゾルにす
るような誤りをする。もし数個の割り込み未決定ビット
だけが割り込みポートサイクルでセットされる理由が第
１のシナリオであるならば、割り込みボータは、全割り
込み未決定ビットが次の割り込みボートサイクルでセッ
トされることが保証される。従って、もし保持レジスタ
がセットされていて全部でない割り込み未決定ビットが
セットされていることを割り込みポータが発見するなら
ば、エラーが１個以上のＣＰＵに存在するはずである。
これは、各ＣＰＵの保持レジスタ１３８が割り込みサー
ビス時にクリアされることを仮定する。そのため、保持
レジスタの状態は割り込み未決定ビットについての新鮮
でない状態を表さない。エラーの場合、割り込みポータ
１３６は、プロセッサチップ４０に割り込みを示すこと
ができ、同時に、エラーが割り込み同期論理回路によっ
て検出されたことを示す。
割り込みポータ１３６は、実際にはどんなボーティング
もせず、その代わり割り込み未決定ビットと保持レジス
タ１３７の状態を検査して、プロセッサチップ４０に割
り込みを示すか否かと割り込み論理回路にエラーを示す
か否かを決定するだけである。
〈モジューロサイクルカウンタ〉 第１５図の割り込み同期の例は、割り込みカウンタをモ
ジューロＮカウンタ（例えばモジューロ８カウンタ）と
して表した。モジューロＮサイクルカウンタの使用は、
割り込みボートサイクルの概念を可能にすることにより
、割り込みボーティングアルゴリズムの説明を筒単にし
た。モジューロＮサイクルカウンタを使用すると、割り
込みボートサイクルは、０とＮ−１（Ｎはサイクルカウ
ンタのモジューロである）の間にある単独のサイクル計
数として説明できる。サイクルカウンタのどんな数も割
り込みボートサイクルのために選択でき、サイクル計数
は、Ｎサイクル計数毎に起こることが保証される。モジ
ューロ８カウンタに対して第１５図に示されるように、
割り込みボートサイクルは８計数毎に起こる。割り込み
ボートサイクルは、モジューロＮサイクルカウンタの周
期的性質を説明するためにだけここで用いられる。
モジューロＮサイクルカウンタの特定のサイクル計数に
キーとなるどのイベントもＮサイクル計数毎に起こるこ
とが保証される。明らかに、不定数（すなわち非反復性
カウンタ７１）は使用できない。
Ｎの値は、システムに正の効果を持つシステムパラメー
タを最大にし、システムに負の効果を持つシステムパラ
メータを最小にするように選択される。まず、いくつか
のパラメータが示される。
Ｃ１とＣ４は、それぞれ、割り込みボートサイクルと割
り込み分配サイクルである（第１３図の回路では、これ
らはそれぞれＣＣ−８とＣＣ−４である）。ＣＣ−８と
ＣＣ−４の値は、０とＮ−１（Ｎはサイクルカウンタの
モジューロである）の間の範囲にあらねばならない。Ｄ
７１．は、同期論理回路によって許容され得る３個のプ
ロセッサＣＰＵ−Ａ。
ＣＰＵ−Ｂ及びＣＰＵ−Ｃの間のサイクル計数ドリフト
の最大量である。このプロセッサドリフトは、リアルタ
イムの１点で各ＣＰＵからサイクルカウンタ７１のスナ
ップショットをとることにより決定される。ドリフトは
、最も遅いＣＰＵのサイクル計数を最速のＣＰＵのサイ
クル計数から差し引くこと（モジューロＮ減算としてな
される）により計算される。Ｄ　＋＋＋　ａ　ｗの値は
、ＮとＣ１とＣ７の関数として表される。
まず、Ｄ　＊　ｍ　ｔは、差Ｃ，−Ｃ，の関数として表
される。ここに、差演算はモジューロＮ減算として実行
される。これは、Ｄ　＋＋＋　ｍ　ｗを最大にするＣ１
とＣ４の値を選択することを可能にする。第１６図のシ
ナリオを参照し、Ｃ，−８と０４−９を仮定する。
第１６図から、プロセッサドリフトはり、、、−４であ
ると計算出来る。ライン６９の外部割り込みは、時間ｔ
、で主張される。この場合、ＣＰＵ−Ｂは、時間１．で
割り込みを捕捉し分配する。このシナリオは、前に示さ
れた割り込み同期アルゴリズムとつじつまが合わない。
なぜなら、ＣＰＵ−Ａが割り込み分配サイクルを行った
前にＣＰＵ−Ｂがその割り込みボートサイクルを実行す
るからである。このシナリオの欠陥は、ＣｖとＣ４の差
よりも更に離れてドリフトすることである。この関係は
、形式的に次のように書くことができる。
方程式（１）　　Ｃｖ−ｃ、　　＜　　Ｄ＋ｓａｍ−ｅ
ここに、ｅは、ＣＰＵ間バス１８に伝達される割り込み
未決定ビットのために必要な時間である。
前の例では、ｅは０と仮定されていた。壁時計の時間が
クロックサイクル（ランサイクル）のインクリメントで
量子化されているので、ｅも量子化出来る。こうして、
次の式が得られる。
方程式（２）　　ｃ、−ｃ、　　＜　　Ｄｓｍｍ−ｉこ
こに、Ｄ、、は、サイクル計数の整数値として表される
。
次に、最大のドリフトがＮの関数として表すことができ
る。第１７図は、Ｎ−４でプロセッサドリフトＤ−３の
場合のシナリオを示す。Ｃ４−０と仮定する。各プロセ
ッサのサイクル計数Ｏにおける減算は、命令サイクル計
数の商の部分（Ｑ）を表す。サイクル計数がいまモジュ
ーロＮにて示されるので、サイクルカウンタの値は、Ｉ
／Ｎ（Ｉは、時間上〇以来実行された命令数である）の
剰余である。命令サイクル計数のＱは、Ｉ／Ｎの整数部
分である。もし外部割り込みが時間ｔ、に主張されるな
らば、ＣＰＵ−Ａは、時間ｔ４に割り込みを捕え分配し
、ＣＰＵ−Ｂは、時間ｔ、に割り込み分配サイクルを実
行する。ＣＰＵ−Ａに対する割り込み分配サイクルがＱ
−１でありＣＰ　Ｕ−Ｂに対する割り込み分配サイクル
がＱ−２であるので、これは問題を示す。同期論理回路
は、問題が無いかのように続行し、こうして等しいサイ
クル計数でプロセッサに割り込みを示す。しかし、各プ
ロセッサのＱは異なっているので、割り込みは異なった
命令で複数のプロセッサに示される。従って、Ｎの関数
としてのり１１．の関係は次式で表される。
方程式（３）　　Ｎ／２　　＞　　Ｉ）、、。
ここに、Ｎは偶数であり、Ｄ＋ｍａ＊はサイクル計数の
整数として表される。ここで、方程式（２）と（３）は
共に標本化理論におけるナイキストの定理に等価である
ことを示すことができる。方程式（２）と（３）とを結
合することによって次式を得る。
方程式（４）　　Ｃ，−Ｃｍ　　＜　　Ｎ／２　１ここ
に、Ｎの与えられた値に対してＣｖとＣ４の最適の値が
選択できる。
上述の全方程式は、Ｎが出来るだけ大きくあるべきであ
ることを示唆する。Ｎを小さくさせようとする唯一の因
子は、割り込みの潜在である。割り込みの潜在は、ライ
ン６９での外部割り込みの主張とライン１３７でのマイ
クロプロセッサチップへの割り込みの提示との間の時間
間隔である。
どのプロセッサが割り込みの潜在を決定するために使用
されるべきかは明快な選択でない。３個のマイクロプロ
セッサは、クロック源における結晶発振子におけるわず
かな違いや他の因子のために異なった速度で動作する。
最も高速のプロセッサと、最も遅いプロセッサと、その
他のプロセッサがある。システムの性能は最も遅いプロ
セッサの性能によって最終的に決定されるので、最も遅
いプロセッサに関して割り込みの潜在を定義することは
合理的である。最大の割り込みの潜在は、方程式（５）
　　Ｌ、、、−２Ｎ−１ であり、ここに、ＬＩ１１４ｍは、サイクル計数で表さ
れた最大の割り込みの潜在である。最大の割り込みの潜
在は、最速のプロセッサの割り込み分配サイクルＣ４の
後であるが最も遅いプロセッサの割り込み分配サイクル
Ｃ１の前に外部割り込みが主張されたときに、最大の割
り込みの潜在が起こる。
平均の割り込みの潜在の計算は、最速のプロセッサの割
り込み分配サイクルの後でかつ最も遅いプロセッサの割
り込み分配サイクルの前に外部割り込みが起こる確率に
依存するので、さらに複雑である。この確率は、多数の
外部因子によって順番に決定されるプロセッサ間のドリ
フトに依存する。
もしこれらの確率が０であるならば、平均の潜在は次の
式で表される。
方程式（６）　　Ｌ、、、−Ｎ／２−　（ｃ、−ｃ＊）
これらの関係式を用いて、Ｎ、Ｃ，、及びＣ４の値が、
Ｄｌｌ、と割り込みの潜在とに対するシステムの要請を
使用して決定される。例えば、Ｎ＝１２８、（ｃ，−Ｃ
４）＝Ｉ　Ｏ，Ｌ、、、−７４又は約４゜４マイクロ秒
（ストールサイクルなしで）を選択する。４ビツト（４
つの２進ステージ）７１ａが割り込み同期カウンタとし
て使用され、分配出力とポート出力が説明したようにＣ
Ｃ−４とＣＣ−８にある好ましい実施例を用いて、Ｎ−
１６，Ｃ。
−８，ｃ、−４であることが分かり、そうして、Ｌ、、
、−１６／２＋　（８−４）−１２サイクルすなわち０
．７ミリ秒である。
くローカルメモリのためのリフレッシュ制御〉リフレッ
シュカウンタ７２は、カウンタ７１と７１ａがまさに計
数するのと同様に、（マシンサイクルでなく）非ストー
ルサイクルを計数する。
目的は、リアルタイムよりはむしろ仮想タイムで測定し
て、同じサイクル計数で各ＣＰＵにリフレッシュサイク
ルを導入ことである。好ましくは、各ＣＰＵは、命令ス
トリームにおいて他のＣＰＵと同じ点でリフレッシュサ
イクルを課する。ローカルメモリ１６のＤＲＡＭは、グ
ローバルなメモリについて上述したように８ｍ５ｅｃ毎
に５１２サイクルの周期でり７レツシユされねばならな
い。
こうして、カウンタ７２は、５１２の１行をアドレスし
て、１５ｍｓ　ｅ　ｃ毎に１回ＤＲＡＭ１６にリフレッ
シュコマンドを出力しなければならない。
もしメモリ動作がリフレッシュの間に要求されたならば
、リフレッシュが終了するまでビジ一応答が生じる。し
かし、各ＣＰＵにそれ自身のローカルメモリのリフレッ
シュをリアルタイムで他のＣＰＵに独立に処理させるこ
とは、ＣＰＵを同期から外れさせ、従って、余分な制御
が必要になる。
例えば、もし丁度除算命令が始まるようにリフレッシュ
モードがエンターされるならば、タイミングは、１個の
ＣＰＵが他のＣＰＵより２クロツクだけ長くかかるよう
なタイミングになる。又は、もし割り込み可能でないシ
ーケンスがより高速なＣＰＵによりエンターされ他のＣ
ＰＵがこのルーチンにエンターする前にリフレッシュに
入るならば、ＣＰＵは、相互に離れていく。しかし、こ
れらの問題のいくつかを避けるためのサイクルカウンタ
７１を（リアルタイムの代わりに）使用することは、ス
トールサイクルが計数されないことを意味する。そして
、もしループに入って多くのストールを生じさせるなら
ば（７対ｌのストール・ラン比を生じさせることが可能
ならば）、周期が１５ｍ５ｅｃの数値から著しく減少さ
れないならば、リフレッシュの仕様に合わず、性能を劣
化させる。
この理由のために、第２図に示されるように、ストール
サイクルは第２カウンタ７２ａでも計数され、このカウ
ンタがり７レツシユカウンタ７２で計数されるのと同じ
数に達する毎に、追加のリフレッシュサイクルが導入さ
れる。例えば、リフレッシュカウンタ７２は、カウンタ
７１と歩調を合わせて、２′すなわち２５６ランサイク
ルを計数し、オーバーフローのときにリフレッシュ信号
が制御バス４３を介して出力される。一方、カウンタ７
２ａは、（ラン＃信号とクロック１７に応答して）２６
ストールサイクルを計数し、オーバーフローする毎に第
２カウンタ７２ａがインクリメントされる（カウンタ７
２ｂは単に８ビツトカウンタ７２ａのためのビット９か
ら１１であってもよい）。
そうして、リフレッシュモードが最後にエンターされ、
ＣＰＵはカウンタレジスタ７２ｂの数によって示される
多数の追加のリフレッシュを行う。こうして、もし長期
間のストールインテンシブな実行が起こるならば、リフ
レッシュの平均数は、１５マイクロ秒毎に１つの範囲内
にあり、もし７×２５６までのストールサイクルが介在
されるならば、最後にリフレッシュモードに行くときに
リフレッシュされた行の数が名目上のリフレッシュ速度
まで追い付くので、リフレッシュサイクルを任意に短く
することにより性能の劣化はない。
くメモリ管理〉 第１図から第３図までのＣＰＵＩＩ、１２、及び１３は
、第１８図に図示されるように組織されたメモリ空間を
備える。ローカルメモリ１６が８Ｍバイトであり、グロ
ーバルメモリ１４又は１５が３２Ｍバイトである例を用
いて、ローカルメモリ１６が、キャシュすなわち別のメ
モリ空間であるよりはむしろ、ＣＰＵメモリアクセス空
間の同じ連続的な０から４０Ｍバイトまでのマツプの一
部である。０から８Ｍバイトまでの部分を（３個のＣＰ
Ｕモジュールで）３重化し、８から４０Ｍバイト部分を
２重化しているが、論理的には単に１つの０から４０Ｍ
バイトまでの物理アドレス空間があるだけである。バス
５４で８Ｍバイトを越えたアドレスは、バスインターフ
ェース５６にメモリモジュール１４と１５に要求をさせ
るが、しかし、８Ｍバイト以下のアドレスは、ＣＰＵモ
ジュールそれ自身内でローカルメモリＩ６にアクセスす
る。性能は、ローカルメモリ１６で実行されるアプリケ
ーションにより使用されるメモリをより多く配置するこ
とにより改善される。そして、もしメモリチップが高密
度でより低コストでより高速で利用できるならば、追加
のローカルメモリが、追加のグローバルメモリと同様に
付加される。例えば、ローカルメモリが３２Ｍバイトで
あって、グローバルメモリが１２８Ｍバイトであっても
よい。一方、非常に低コストのシステムが必要ならば、
性能は主要な決定的なファクタではなく、システムは、
ローカルメモリなしに動作でき、そのような構成では性
能の不利益が高いけれども、すべてのメインメモリはグ
ローバルメモリエリア（メモリモジュール１４と１５）
である。
第１８図のマツプのローカルメモリ部分１４１の内容は
、３個のＣＰＵｌｌ５１２及び１３における内容と同一
である。同様に、２個のメモリモジュール１４と１５は
、どの与えられた瞬間でもその空間１４２内の同じデー
タを全く同様に含む。
ローカルメモリ部分１４１内にはＵＮＩＸオペレーティ
ングシステムのための核１４３（コード）が格納され、
このエリアは、各ＣＰＵのローカルメモリ１６の固定さ
れた部分内に物理的にマツピングされる。同様に、核デ
ータは、各ローカルメモリ１６の固定されたエリア１４
１に割り当てられる。ブートアップの時を除いて、これ
らのブロックは、グローバルメモリ又はディスクへ、又
はグローバルメモリ又はディスクから交換されない。
ローカルメモリの他の部分１４５は、ユーザプログラム
（及びデータ）のページのために使用され、これらのペ
ージは、オペレーティングシステムの制御の下にグロー
バルメモリ１４と１５のエリア１４６に交換される。グ
ローバルメモリエリア１４２は、エリア１４６における
ユーザーページのためのステージングエリア（ｓｔａｇ
ｉｎｇ　ａｒｅａ）として、またエリア１４７における
ディスクバッファとして使用される。もし全ＣＰＵが１
ブロツクのデータのライトを行うコード又はローカルメ
モリ１６からディスク１４８へのコードを実行するなら
ば、ディスクバッファエリア１４７にコピーをするため
の時間はＩ１０プロセッサ２６と２７に直接にそしてＩ
１０コントローラ３０を介してディスク１４８にコピー
をする時間に比べて無視できるので、シーケンスは、そ
の代わりディスクバッファエリア１４７にライトを行う
ことである。次に、全ＣＰＵが他のコードの実行を進め
る間に、このディスクにライトをする動作が行われて、
全ＣＰＵに対してトランスペアレントに、そのブロック
をエリア１４７からディスク１４８へ移動する。
同様な方法で、グローバルメモリエリア１４６は、ディ
スク以外のＩ１０アクセス（例えばビデオ）の同様な処
理のために、Ｉ１０ステージングエリア１４９を含んで
マツピングされる。
第１８図の物理的メモリマツプは、各ＣＰＵ内のプロセ
ッサ４０の仮想メモリ管理システムと関連する。第１９
図は、実施例において使用されたＲ２０００７”ロセッ
サチップの仮想アドレスマツプを図示する。しかしなが
ら、ページングと保護メカニズムを備えた仮想メカニズ
ム管理を支持する他のプロセッサチップが対応する特徴
を備えるであろうことが理解される。
第１９図において、２つの別々の２Ｇバイトの管理アド
レス空間１５０と１５１が図示される。
プロセッサ４０は、２つのモード、ユーザーモードと核
モード、の１つで動作する。当該プロセッサはただ、ユ
ーザーモードにおいてエリア１５０をアクセスでき、も
しくは核モードにおいて両エリア１５０と１５１をアク
セスすることができる。
核モードは、多くの計算機に備えられている監視モード
と同類である。プロセッサ４０は、例外が検出されてモ
ードを核モードに強いるまでは、通常はユーザーモード
で動作するように構成され、ここで、例外からのりスト
ア（ＲＦ　Ｅ）命令が実行されるまで核モードにとどま
る。メモリアドレスが翻訳されすなわちマツピングされ
る方法は、マイクロプロセッサのオペレーティングモー
ドに依存し、これはスティタスレジスタの１ビツトによ
って定義される。ユーザーモードにあるときに、２Ｇバ
イトの”ｋｕｓｅｇ”として参照される単独の−様な仮
想アドレス空間１５０を利用できる。
各仮想アドレスはまた、最大６４個のユーザープロセス
のための一義的仮想アドレスを形成するために、６ビツ
トのプロセスアイデンティファイア（ＰＩＤ）フィール
ドを用いて拡張される。ユーザーモードにおけるこのセ
グメント１５０までのすべての参照は、ＴＬＢ８３を介
してマツピングされ、キャシュ１４４と１４５の使用は
、ＴＬＢエントリにおける各ページエントリのためのビ
ットセツティングによって決定される。すなわち、ある
ページは、キャシュ可能で有り得るし、あるページはプ
ログラマによって特定されるのでキャシュ可能でない。
核モードにあるとき、仮想メモリ空間は、第１９図の両
エリア１５０と１５１を含む。この空間は、４つの別々
のセグメントｋｕｓｅｇエリア１５０、ｋｓｅｇＯエリ
ア１５２、ｋＳｅｇｌエリア１５３及びｋｓｅｇ２エリ
ア１５４を有する。
核モードのためのｋｕｓｅｇエリア１５０のセグメント
は、ユーザーモードの”　ｋｕｓｅｇ”エリアに対応し
て２Ｇバイトのサイズを有する。従って、核モードにお
いて、プロセッサはまさにユーザーモードの参照におけ
るようにこのセグメントに対して参照を行って、ユーザ
ーデータへの核アクセスを能率化する。ｋｕｓｅｇエリ
ア１５０は、ユーザーコードとユーザーデータを保持す
るために使用される。しかし、オペレーティングシステ
ムは、しばしばこの同じコード又はデータを参照するこ
とを必要とする。上記ｋｓｅｇＯエリア１５２は、物理
的アドレス空間の初めの５１２Ｍバイトに直接にマツピ
ングされる５１２Ｍバイトの核物理的アドレス空間であ
り、キャシュされるが、ＴＬＢ８３を使用しない。この
セグメントは、核実行可能コードとある核データのため
に使用され、ローカルメモリ１６内に第１８図のエリア
１４３によって表される。上記ｋｓｅｇｌエリア１５３
は、ｋｓｅｇｏエリアと同様に、物理的アドレス空間の
初めの５１２Ｍバイトに直接にマツピングされ、キャシ
ュされず、ＴＬＢエントリを用いない。ｋｓｅｇｌエリ
アは、キャシュされないことだけがｌ（ｓｅｇＯエリア
と異なる。ｋｓｅｇｌエリアは、■１０レジスタ、ＲＯ
Ｍコード及びディスクバッファのだめのオペレーティン
グシステムによって使用され、第１８図の物理的マツプ
のエリア１４７と１４９に対応する。ｋｓｅｇ２エリア
１５４は、１Ｇバイトの空間であり、ｋｕｓｅｇエリア
のように、キャシュを用い又は用いずに、任意の物理的
アドレスに仮想アドレスをマツピングするためのＴＬＢ
８３エントリを使用する。このｋｓｅｇ２エリアは、ユ
ーザーモードにおいてアクセスできず、核モードにおい
てのみアクセスできるということだけが、ｋｕｓｅｇエ
リア１５０と異なる。オペレーティングシステムは、ユ
ーザーページテーブル（メモリマツプ）のためと動的に
割り当てられるデータエリアのために、コンテキストス
イッチに再びマツピングしなければならないスタックと
パープロセスデータ（ｐｅｒ−ｐｒｏｃｅｓｓ　ｄａｔ
ａ）のためにｋＳｅｇ２エリアを使用する。ｋｓｅｇ２
エリアは、全てか無かのアプローチを必要とするよりは
むしろ、パーページベーシス（ｐｅｒ　ｐａｇｅ　ｂａ
ｓｉｓ）　ヘの選択的キャシングとマツピングを可能に
する。
マイクロプロセッサチップのレジスタ７６又はＰＣ８０
とバス８４での出力に発生される３２ビツトの仮想アド
レスは、第２０図に示される。ここで分かるように、ビ
ットｏ−ｉｉは、第３図のバス４２でのアドレスの下位
１２ビツトとして無条件に使用されるオフセットであり
、ビット１２−３１は、ビット２９−３１がｋｕＳｅｇ
エリア、ｋｓｅｇＱｘリア、ｋｓｅｇｌエリア及びｋｓ
ｅｇ２エリアの間で選択する仮想ページ数（Ｖ　Ｐ　Ｎ
）である。現在実行中のプロセスのためのプロセスアイ
デンティファイア（Ｐ　Ｉ　Ｄ）は、ＴＬＢによっても
アクセス可能なレジスタ内に格納される。６４ビツトの
ＴＬＢエントリは、同様に第２０図に表され、ここで分
かるように、仮想アドレスからの２９ビツトＶＰＮは、
６４ビツトエントリのビット４４−６３に位置される２
０ビツトＶＰＮフイールドと比較され、一方、同時に、
ＰＩＤはビツ）３８−４３と比較される。もし対の一方
が６４の６４ビツトＴＬＢエントリのいずれかに見いだ
されるならば、対となったエントリのビット１２−３１
でのページフレーム数ＰＦＮは、（他の基準が適合する
ことを仮定して）第３図のバス８２と４２を介した出力
として使用される。ＴＬＢエントリにおける他の１ビツ
トの値は、Ｎ、Ｄ、Ｖ及びＧを含む。ここで、Ｎはキャ
ッシュできない指標であり、もしセットされれば、ペー
ジはキャシュできず、プロセッサは、キャシュ４４又は
４５をまずアクセスする代わりにローカルメモリ又はグ
ローバルメモリをアクセスする。Ｄは、ライトプロテク
トビットであり、もしセットされれば、ロケーションが
「よごれ」ていて、従って、ライト可能であるが、もし
０ならば、ライト動作はトラップを起こすことを意味す
る。Ｖビットは、セットされれば、正当であることを意
味し、単に正当なビットを再セットするだけでＴＬＢエ
ントリをクリアできることを意味する。このＶビットは
、このシステムのページのスワツピング配置において、
ページがローカルメモリにあるかグローバルメモリにあ
るかを示すために使用される。Ｇビットは、正当なＴＬ
Ｂ翻訳のためのＰＩＤマツチの要請を無視するグローバ
ルアクセスを許可するためにある。
装置コントローラ３０は、ローカルメモリに対してＤＭ
Ａを直接に行うことができない。従って、グローバルメ
モリは、ＤＭＡタイプのブロック転送（典型的にはディ
スク１４８などから）のためのステージングエリアとし
て使用される。ＣＰＵは、コントローラ（すなわちプロ
グラムされたＩｌｏによって動作を開始しまた制御する
ために、コントローラ３０において直接に動作を実行す
ることができる。しかしながら、コントローラ３０は、
グローバルメモリに対するＤＭＡを除いて、ＤＭＡを行
うことができない。コントローラ３０は、ＶＭＥバス（
バス２８）マスクになることができ、Ｉ１０プロセッサ
２６又は２７を介してメモリモジュール１４と１５内の
グローバルメモリに直接にリード動作とライト動作を行
う。
グローバルメモリとローカルメモリ（及びディスク）と
の間のページのスワツピングは、ページフォールトとエ
ージングズロセスとの一方によって開始される。プロセ
スが実行中でありグローバルメモリ又はディスクにある
ページから実行すること又はそのページからアクセスを
することを試みるときに、ページ７オールトが生じる。
すなわち、ＴＬＢ８３は、ミスを示し、トラップが生じ
るであろう。従って、核のローレベルトラップコードが
ページのロケーションを示し、ページのスワツピングを
開始するためのルーチンがエンターされる。もし必要と
されるページがグローバルメモリ内にあるならば、一連
のコマンドがＤＭＡコントローラに送られて、最も少な
く最近使用されたページをローカルメモリからグローバ
ルメモリに書き込み、その必要とされたページをグロー
バルメモリからローカルメモリに読む出す。もしそノヘ
ージがディスクにあるならば、コマンドとアドレス（セ
クタ）が、ディスクに行ってそのページを得るためにＣ
ＰＵからコントローラ３０に書き込まれる。そして、メ
モリ参照をするプロセスが一時停止される。ディスクコ
ントローラがデータを見付けそれを送信する用意ができ
たとき、メモリモジュールによって（ｃＰＵに到達せず
に）使用される割り込み信号が出力されて、グローバル
メモリにそのページを書き込むためにグローバルメモリ
へのＤＭＡをディスクコントローラが始めることを許可
する。終了したときは、ＣＰＩＪは割り込みされて、Ｄ
ＭＡコントローラの制御の下にブロック転送を開始して
、最も少なく使用されたページをローカルメモリからグ
ローバルメモリへスワツピングし、必要なページをロー
カルメモリへ読み込む。次に、元のプロセスが再び実行
（ラン）可能にされ、その状態は元に戻され、元のメモ
リ参照が再び生じ、ローカルメモリ内にその必要なペー
ジを見付ける。ページのスワツピングを開始するもう１
つのメカニズムは、ニージングルーチンであり、これに
より、オペレーティングシステムは、各ページが最近使
用されたか否かについて又グローバルメモリへの押し出
しを被っていないページについてマークしながら周期的
にローカルメモリ内のページを通過していく。タスクス
イッチはそれ自身ページのスワツピングを開始しないが
、その代わり、新しいページがページフォールトをつく
り始めたとき、ページは必要なだけスワツピングされ、
スワツピングのための候補は、最近は使用されていない
ものである。
もしメモリ参照がなされＴＬＢミスが示されるが、しか
しＴＬＢミス例外から生じるページテーブルルックアッ
プがそのページがローカルメモリ内にあることを示すな
らば、このページがローカルメモリ内にあることを示す
ためにＴＬＢエントリがなされる。すなわち、プロセス
は、ＴＬＢミスが起こったときに例外をとり、（核デー
タ区分内の）ページテーブルに行き、テーブルエントリ
を見付け、ＴＬＢに対して書き込み、次に進むことが許
される。しかし、もしメモリ参照がＴＬＢミスを示し、
ページテープが、対応する物理アドレスが（８Ｍバイト
の物理アドレスを越えて）グローバルメモリ内にあるこ
とを示すならば、ＴＬＢエントリがこのページのために
実行され、そして、プロセスが再び続くとき、プロセス
は、前と同様にＴＬＢ内にページエントリを見いだす。
さらに１つの例外は、正当なビットが０であって、その
ページが物理的にローカルメモリ内にないことを示すた
めに採られる。そして、このときは、例外は、グローバ
ルメモリからローカルメモリにページをスワツピングす
るル−チンをロードし、そして実行が進むことができる
。第３の状況では、もしページテーブルが、メモリ参照
のためのアドレスがローカルメモリやグローバルメモリ
内に無くディスクにあることを示すならば、システムは
、上に示されたように動作し、すなわち、プロセスはラ
ンキュー（ｒｕｎ　ｑｕａｕａ）を去り、スリーブキュ
ー　（ｓｌｓｅｐ　ｑｕｅｕｅ）に入り、ディスク要求
がなされ、ディスクがそのページをグローバルメモリに
転送しコマンド完了割り込み信号を出力したとき、ペー
ジがグローバルメモリからローカルメモリへスワツピン
グされ、ＴＬＢは更新され、次にプロセスは再び実行で
きる。
くプライベートメモリ〉 メモリモジュール１４と１５は同じ位置に同じデータを
格納でき、全３個のＣＰＵｌ１１１２及び１３はこれら
のメモリモジュールに対して等しいアクセスを行うが、
各メモリモジュールにはプライベートメモリとしてソフ
トウェア制御のもとで割り当てられた小さなエリアがあ
る。例えば、第２１図に図示されるように、メモリモジ
ュール位置のマツプのエリア１５５は、プライベートメ
モリエリアとして呼ばれ、全ＣＰＵが「プライベートメ
モリライト」コマンドをバス５９に出力したときにのみ
ライト可能である。実施例では、プライベートメモリエ
リア１５５は、各ＣＰＵモジュールのバスインターフェ
ース５６のレジスタ１５６に含まれるアドレスで出発す
る４にのページである。この出発アドレスは、ＣＰＵに
よってこのレジスタ１５６に書き込むことによってソフ
トウェア制御のもとで変更できる。プライベートメモリ
エリア１５５は、さらに３個のＣＰＵの間で分割される
。ＣＰＵ−Ａだけがエリアｌ　５５ａに書き込むことが
でき、ＣＰＵ−Ｂだけがエリア１５５ｂに書く込むこと
ができ、ＣＰＵ−Ｃだけがエリア１５５ｃに書く込むこ
とができる。バス５７の１つのコマンド信号は、動作が
プライベートライトであることをメモリモジュール１４
と１５に知らせるために、バスインターフェース５６に
よってセットされる。そして、これは、ストア命令から
プロセッサ４０によって発生されたアドレスに対応して
セットされる。アドレスのビット（およびライトコマン
ド）は、（バスアドレスをレジスタ１５６の内容に比較
する）バスインターフェース内のデコーダ１５７によっ
て検出され、バス５７に対する［プライベートメモリラ
イト」コマンドを発生するために使用される。メモリモ
ジュールでは、ライトコマンドがレジスタ９４．９５及
び９６で検出され、アドレスとコマンドが全てボート回
路１００によって良好（すなわち一致している）とボー
トされたとき、制御回路１００は、ただ１個のＣＰＵか
らのデータをバス１０１へと通すことを許可し、これは
、全ＣＰＵからのアドレスの２ビツトによって決定され
る。このプライベートライトの間に、全３個のＣＰＵは
、バス５７に同じアドレスを示すが、バス５８に異なっ
たデータを示す（この異なったデータは、例えばＣＰＵ
へのステートキューである）。メモリモジュールは、ア
ドレスとコマンドをポートし、アドレスバスに見られた
アドレスフィールドの部分によって基づいてただ１個の
ＣＰＵからデータを選択する。ＣＰＵがデータをポート
することを可能にするため、全３個のＣＰＵは、両メモ
リモジュール１４と１５内へ、ＣＰＵに一義的なステー
ト情報の３個のプライベートライト動作（バス２１１２
２．２３に３個のライト動作がある）を行う。各ライト
動作の間に、各ＣＰＵは、一義的データを送信するが、
ただ１個だけが各時間にアクセプトされる。それで、全
３個のＣＰＵによって実行されるソフトウェアシーケン
スは、（１）ロケーション１５５ａにストア、（２）ロ
ケーション１５５ｂにストア、（３）ロケーション１５
５ｃにストアである。しかしながら、ただ１個のＣＰＵ
からのデータが実際には各時間に書き込まれ、そのデー
タはポートされない。なぜならば、異なっており又は異
る可能性があり、そしてポートされるならばフォールト
を示す可能性があるからである。
次に、全ＣＰＵは、全３個のロケーション１５５ａ、１
５５ｂ、１５５ｃを読んで、ソフトウェアによりこのデ
ータを比較することによってデータポートすることがで
きる。このタイプの動作は、例えば診断に又は原因レジ
スタ（ｃａｕｓｅ　ｒｅｇｉｓｔｅｒ）データをポート
するための割り込みにおいて使用される。
プライベートライトのメカニズムは、フォールト検出と
回復において使用される。例えば、もし全ＣＰＵがメモ
リリード要求をするときにバスエラー（メモリモジュー
ル１４又は１５がパッドスティタス（ｌｅａｄ　５ｔａ
ｔｕｓ）をライン３３−１または３３−２に戻すような
とき）を検出するような場合である。この点で、ＣＰＵ
は、他のＣＰＵがメモリモジュールから同じスティタス
を受け取っているか否かを知らない。ＣＰＵが故障で有
り得るし、そのスティタス検出回路が故障で有り得るし
、あるいは、示されたように、メモリが故障で有り得る
。それで、故障を分離するために、上述のバス７オール
トルーチン 全３個のＣＰＵは、前のリードの試みでメモリモジュー
ルからまさに受信したスティタス情報のプライベートラ
イト動作を行う。次に、全３個のＣＰＵは、他のＣＰＵ
が書き込んだものを読み出し、自分自身のメモリスティ
タス情報と比較する。もしそれらが一致するならば、メ
モリモジュールは、オフラインでポートされる。もし一
致せず、１個のＣＰＵがメモリモジュールに対して悪い
スティタスを示し他のＣＰＵが良好なスティタスを示す
ならば、ＣＰＵはオフラインでポートされる。
くフォールトトレラント電源〉 第２２図を参照して、好ましい実施例のシステムは、上
述のＣＰＵモジュール、メモリモジュール呟　Ｉ１０プ
ロセッサモジュール、Ｉ１０コントローラ、及びディス
クモジュールのオンラインでの交換と同様に、故障した
電源モジュールをオンラインで交換できるフォールトト
レラントな電源を使用できる。第２２図の回路で、交流
電力ライン１６０は、電力分配ユニット１６１に直接に
接続され、このユニット１６１は、電力ラインのる波器
、過渡電流の抑圧器、及び短絡に対して保護するための
サーキットブレーカを提供する。交流電力ラインの故障
に対して保護するために、冗長性のバッテリパック１６
２と１６３が、順序圧しいシステムシャットダウンを完
了しうるような４−ｌ／２分の全システム電力を与える
。２個のバッテリパックの１個１６２又は１６３だけが
、システムを安全にシャットダウンするために動作する
のに必要である。
電力サブシステムは、２つの同一の交流から直流へのバ
ルク電源１６４と１６５を備え、これらの電源は、高電
力ファクタを備え、１対の３６ボルト直流分配バス１６
６と１６７にエネルギーを供給する。このシステムは、
動作中である１個のバルク電源１６４又は１６５を用い
て、動作し続けるこ七が可能である。
４つの別々の電力分配バスがこれらのバス１６６と１６
７に含まれる。バルク電源１６４は、電力バス１６６−
１と１６７−１を駆動し、バルク電源１６５は、電力バ
ス１６６−２と１６７−２を駆動する。バッテリパック
１６３は、バス１６６−３．１６７−３を駆動し、バス
１６６−１と１６７−２から再チャージされる。３個の
ＣＰＵ１１゜１２．１３は、これらの４個の分配バスの
異なった組み合わせから駆動される。
これらの３６Ｖバス１６６と１６７に結合された多数の
ＤＣ−ＤＣコンバータ１６８が、ＣＰＵモジュール１１
，１２及び１３、メモリモジュール２６と２７、及びＩ
１０コントローラ３０を個々に電力を供給するために使
用される。バルク電源１６と１６５は、また、３個のシ
ステムファン１６９と、バッテリパック１６２と１６３
のためのバッテリチャージャに電力を供給する。各シス
テム部品に対するこれらの別々のＤＣ−ＤＣコンバータ
を備えることにより、１個のコンバータの故障はシステ
ムシャットダウンを生じず、その代わり、システムは、
上述した故障回復モードの１つで動作を続け、故障した
電源部品をシステム動作中に交換できる。
この電源システムを、スタンドバイとオフの機能を備え
た手動スイッチか、もしくは保守・診断電源の故障の場
合に電源オン状態を自動的にオフ状態とする保守・診断
プロセッサ１７０からのソフトウェア制御の下のいずれ
かで、シャットダウンできる。
（以下余白） 第２３図は、本発明の他の実施例によるデータ処理シス
テムのブロック図である。そこに示されるように、デー
タ処理システムは、ＣＰＵ−Ａ。
ＣＰ　Ｕ−Ｂ及びＣＰＵ−Ｃを備え、これらのＣＰＵは
、それぞれ、メモリＡ１メモリＢ及びメモリＣとＣＰＵ
−メモリバスＡＡ、ＣＰＵ−メモリバスＢＢ及びＣＰＵ
−メモリバスＣＣを介して通信する。
ＣＰＵ−Ａ、ＣＰＵ−Ｂ及びＣＰＵ−Ｃは、それぞれ、
バスＡＯ，ＢＯ及びＣＯを通して出力インターフェース
ＯＩにデータを通信し、また、それぞれ、バスＩＡ、Ｉ
Ｂ及びＩＣを通して入力インターフェースＩＩからデー
タを受け取る。ＣＰＵ−Ａ、ＣＰＵ−Ｂ及びＣＰＵ−Ｃ
は、相互に、そして、出力インターフェース２８と入力
インターフェース４０へ同期バスＡＢＣを介して、通信
する。出力インターフェースＯＩは、ＣＰＵ−Ａ、ＣＰ
Ｕ−Ｂ及びＣＰＵ−Ｃからポート回路Ｖヘインターフェ
ースーボートバスＶＢを介してデータを通信する。
ボート回路Ｖは、どのプロセッサからのデータがＩ１０
コントローラＩＯＣに通信されるべきかを決定する。デ
ータは、■１０コントローラＩＯＣと最後にＩ１０装置
１０Ｄにそれぞれポート−コントローラバスＶＣとコン
トローラー装置ハスＣＤを介して通信される。データは
、Ｉ１０コントローラＩＯＣから入力インター７エース
２ヘインター７エースーコントローラバスＩＣＢをｉし
て通信される。
第２４図に示されるように、ＣＰＵ−Ａ％ＣＰＵ−Ｂ及
びＣＰＵ−Ｃは、多数の命令を実行し、いくつかの命令
は、これらのＣＰＵに関連したプロセッサイベントを有
する。プロセッサイベントは、プロセッサにてランする
コードによって明白に表現してまたは内在的に定義され
る。例えば、各マイクロプロセッサライト動作は、プロ
セッサイベントと考えることができる。プロセッサイベ
ントの他の可能性は、データリード、データ転送、また
は、プロセッサにおいて明白に表したコードによって発
生される特定の信号であってもよい。（第１図から第２
２図までの実施例では、「イベント」は、ランサイクル
、すなわち、ストールが実行中でないのでバイズライン
が進むＣＰＵのマシンサイクルすなわちクロックサイク
ルである。）どの場合でも、イベントは、各プロセッサ
で同じ順序で起こる。しかし、イベントは、各プロセッ
サでは同時には起こらないかもしれない。例えば、１個
のプロセッサは、他のプロセッサで実行中のコードの訂
正板を実行しているかもしれず、この訂正されたコード
は、イベントを異なった時間に起こさせる追加の命令を
含んでいるかもしれない。
ＣＰＵ−ＡとＣＰ　Ｕ−Ｂにおけるイベント−４に注意
せよ。同一のコードを実行するプログラムにおいてさえ
もイベントが同時に起こらない他の理由は、予期しない
エラーの発生である。例えば、キャシュミスは、リード
のりトライまたはパリティエラーの検出を必要とし、こ
の場合、実行はエラールーチンに分岐するかもしれない
。ＣＰＵ−ＡとＣＰＵ−Ｃによって見いだされるエラー
に注意せよ。
この実施例によるシステムが複数のプロセッサイベント
に同じ順序で出会うので、プロセッサは、所定のイベン
トに各プロセッサを同期することによって同期できる。
各プロセッサをそのように同期することを可能にする構
造が第２５図においてＣＰＵ−Ａに対して図示される。
ＣＰＵ−ＢとＣＰＵ−Ｃは、同様に構成される。第２５
図に示されるように、ＣＰＵ−Ａは、それ自身のクロッ
ク１８４からライン１８６を介して受け取られるクロッ
クパルスに基づいた命令を実行するプロセッサ１８０を
備える。プロセッサ１８０は、ライン１９０に内部同期
要求信号を、ライン１９１にクロック出力信号を、ライ
ン１９２に「追加の」クロツタ信号を、そして、ライン
１９４にプロセッサイベント信号を発生する。「追加の
」クロックサイクルは、エラーリトライ、キャシュヒツ
ト速度の変化、非同期論理、または他の理由のために起
こり得る。これらは、プログラムの実行中には通常起こ
らないクロックサイクルを表す。プロセッサ１８０は、
ライン１９６でウェイト信号を、そして、ライン１９８
で割り込み信号を受け取る。
ＣＰＵ−Ａは、さらに、クロックサイクルを計数するた
めのカウンタ２００、プロセッサイベントを計数するた
めのイベントカウンタ２０２、イベントカウンタ２０２
の値をシステムの中の他のイベントカウンタと比較する
ための比較回路２０６及び、ＣＰＵ−Ａの同期を制御す
るための同期論理回路２１０を含む。サイクルカウンタ
２００は、最後のプロセッサイベント以後に起こったク
ロックサイクルの数を計数するためにライン１９１に結
合される。サイクルカウンタ２００は、追加のクロック
サイクルが起こったときにクロックサイクルの計数を禁
止するためにインバータ２１４を通してライン１９２に
結合される。この理由は、後で説明される。サイクルカ
ウンタ２００は、また、各プロセッサイベントのときに
リセットされるためにライン１９４に結合される。サイ
クルカウンタ２００は、オーバー７０−するときはいつ
でも、次にＯＲゲート２２２に結合されるライン２１８
に割り込み信号を発生する。ＯＲゲート２２２の出力は
、ライン１９８に結合される。ＯＲゲート２２２が概念
的なＯＲゲートであることが分かる。実際の割り込み処
理は、周知の技法を用いて行われる。
イベントカウンタ２０２は、プロセッサ１８０によって
検出されるイベントの計数のためにライン１９４に結合
される。サイクルカウンタ２００を用いているので、イ
ベントカウンタ２０２は、オーバー７０−するときはい
つでも、ＯＲゲート２２２への割り込み信号をライン２
２６に発生する。イベントカウンタ２０２の値は、ライ
ン２２８を介して比較回路２０６へ、そして、ライン２
３０を介して同期バスＡＢＣへ通信される。比較回路２
０６は、イベントカウンタ２０２によって計数されたイ
ベントの数をライン２３０を介して、そして、システム
内の他のプロセッサのためのイベントカウンタによって
計数されたイベントの数を同期バスＡＢＣを介して受け
取る。比較回路２０６は、ライン２３４を介して同期論
理回路２１Ｏに信号を発生して、イベントカウンタ２０
２からの値とシステム内の他のイベントカウンタからの
値との間の関係を示す。
同期論理回路２１０は、ライン１９４に示されたイベン
トに応答してライン１９６でウェイト信号を主張するか
除くかによりプロセッサ１８０の作動を制御する。次に
、全プロセッサは同期され、同期論理回路２１０は、同
期された外部割り込み信号をライン２３８に発生する。
システムの作動は、第２６Ａ図−第２６Ｂ図及び第２７
図を参照して理解できる。
第２６Ａ図が図示する状況では、同期要求（すなわち外
部割り込み）がＣＰＵ−Ａ、ＣＰＵ−Ｂ及びｃｐｕ−ｃ
によって受け取られたが、これらのＣＰＵがコードの異
なった部分を実行している。
この場合、ＣＰＵ−Ａは、イベント−４が点２５０の時
間に示されるまでコードを実行する。イベント４が検出
されたとき、同期論理回路２１０は、ＣＰＵ−Ａをウェ
イトステートに入らせる。同様に、ＣＰＵ−Ｂは、イベ
ント−５が点２５１で検出されるまでランを続行し、そ
のときにＣＰＵ−Ｂはウェイトステートに入る。ＣＰ　
Ｕ−Ｃは、イベント−６が点２５２で検出されるまでラ
ンを続行し、そのときにＣＰＵ−Ｃはウェイトステート
に入る。ＣＰＵ−Ａによって計数されるイベントの数が
ＣＰＵ−Ｃによって計数されるイベントの数より少ない
ので、ＣＰＵ−Ａは、イベント−５が点２５４で検出さ
れてＣＰＵ−Ａが再びウェイトステートに入るまでに、
点２５３で命令実行を再び続行する。ＣＰＵ−Ａがなお
ＣＰＵ−Ｃの後にあることが確かめられるときは、イベ
ント−６が点２５６で検出されてＣＰＵ−Ａが再びウェ
イトステートに入るまでに、命令実行が点２５５で再び
続行される。ＣＰ　Ｕ−Ｂは、同様な処理シーケンスを
経験する。すなわち、ＣＰＵ−Ｈによって計数されたイ
ベントの数が３個のプロセッサのいずれかによって計数
されたイベントの最大数より小さいことが確かめられた
とき、ＣＰ　Ｕ−Ｂは、次のイベントが点２５８で検出
されてＣＰＵ−Ｂがウェイトステートに入るまでに、命
令実行を点２５７で再び続行する、などである。ＣＰＵ
−Ｃは、同期要求が受け取られる前に最も多いイベント
を計数したので、ＣＰＵ−Ａ、ＣＰＵ−Ｂ及びＣＰＵ−
Ｃの各々のためのイベントカウンタが等しくなるまでウ
ェイトステートに留まる。これが起こるとき、各プロセ
ッサに関連する同期論理回路２１０は、同期された外部
割り込み信号をライン２３８に出し、ライン１９６にウ
ェイト信号を送り、各プロセッサのための実行が共通の
点１５９で再び続けられる。
第２６Ｂ図に示される処理シーケンスでは、ＣＰＵ−Ａ
、ＣＰＵ−Ｂ及びＣＰＵ−Ｃがイベントカウンタのオー
バー７０−の結果として同期される。
そこに示されるように、ＣＰＵ−Ａは、コードを実行し
、１つのイベントが点２６０で起こる。コード実行は、
ＣＰＵ−Ａのためのイベントカウンタが点２６１でオー
バー７０−するまで再び続けられる。この点で、ＣＰＵ
−Ａ内のイベントカウンタ２０２は、ライン２２６に割
り込み信号を出し、ＣＰＵ−Ａはウェイトステートに入
る。イベントの同じシーケンスとイベントカウンタオー
バーフローは、ＣＰＵ−ＢとＣＰＵ−Ｃにおいてそれぞ
れ点２６２．２６３と点２６４．２６５で起こる。ＣＰ
Ｕ−Ａ、ＣＰＵ−Ｂ及びＣＰ　Ｕ−Ｃの各々がウェイト
ステートにあることが確かめられたとき、各プロセッサ
に対する同期論理回路２１０は、ライン１９６から信号
を除き、コード実行が共通の点２６６で再び続行される
。
第２６Ｃ図は、同期がサイクルカウンタオーバーフロー
の結果として起こる状況を示す。そこに示されるように
、ＣＰＵ−Ａはイベント−７を点２６７で検出し、コー
ド実行は、そのサイクルカウンタ２００が点２６８でオ
ーバー７０−をするまで２の（サイクルカウンタの値）
乗のクロックサイクルの間続く。サイクルカウンタ２０
０は、割り込み信号をライン２１８に出し、ＣＰＬＴ−
Ａはウェイトステートに入る。同様に、ＣＰＵ−Ｂは、
イベント−７を点２６９で検出し、そのサイクルカウン
タが点２７０でオーバーフローをしてＣＰＵ−Ｂがウェ
イトステートに入るまでコード実行を続ける。最後に、
ｃｐｕ−ｃは、イベント−７を点２７１で検出し、その
サイクルカウンタ２００が点２７２でオーバー７０−を
してＣＰＵ−Ｃがウェイトステートに入るまでコード実
行を続ける。
各プロセッサがウェイトステートにあることが確かめら
れたとき、同期論理回路２１０はライン１９６から信号
を除き、コード続行が共通の点２７３で再び続行される
。
第２７図は、ＣＰＵ−Ａ、ＣＰＵ−Ｂ及びＣＰＵ−Ｃの
各々のための処理シーケンスを図示する。
そこに示されるように、各プロセッサは、ステップ３１
０にて命令を実行するためにクロックされる。もし現在
のクロックサイクルが追加のクロックサイクルであるこ
とがステップ３０４で確かめられるならば、サイクルカ
ウンタ２００は、ステップ３０８で禁止され、処理がス
テップ３０８で再び続けられる。もし現在のクロックサ
イクルが追加のクロックサイクルでないことがステップ
３０４で確かめられるならば、サイクルカウンタ２００
は、ステップ３１２でインクリメントされる。
次に、ステップ３１６で、サイクルカウンタ２００がオ
ーバーフローしたか否かが確かめられる。
もしそうならば、サイクルカウンタ２００は、ステップ
３２０でプロセッサを割り込みし、ステップ３２４で同
期要求を発生する。サイクルカウンタ２００によって発
生される割り込みに対応して、プロセッサはステップ３
２８でイベントを発生する。ここで、プロセッサは、（
ステップ３２４で発生された同期要求信号の結果として
）ステップ３３２でウェイトステートに入る。
サイクルカウンタオーバー７０−の場合、全プロセッサ
は、最後のプロセッサイベントの後で正確に２の（サイ
クルカウンタの値）乗のクロックサイクル経って割り込
みコードでのプロセッサイベントに達する。プロセッサ
は、サイクルカウンタがオーバーフローする前に２の（
サイクルカウンタの値）乗のクロックサイクルの間に追
加のクロックサイクルが起こらない限り、同期状態にあ
る。もし追加のクロックが起こるならば、全プロセッサ
は異なった点で止まり、恐らくミスマツチを生じる。そ
して、プロセッサは、割り込みに対し異なって対応する
ことがあり得て、こうしてプロセッサエラーまたはシス
テムエラーを生じる。
これが、各サイクルカウンタがすべての追加のクロック
サイクルでディスエーブルにされる理由である。
もしステップ３１６でサイクルカウンタ２００がオーバ
ーフローしないことが確かめられるならば、次に、ステ
ップ３４０で、イベントが起こったか否かが確かめられ
る。もし否であれば、処理はステップ３００で再び続け
られる。もしイベントが起こっていたなら、イベントカ
ウンタ２０２はステップ３４４でインクリメントされる
。次に、ステップ３４８で、イベントカウンタ２０２が
オーバーフローしたか否かが確かめられる。もしそうな
らば、プロセッサはステップ３２０で割り込みされ、プ
ロセッサがステップ３３２で休止（ｈａｌｔ）されるま
でサイ多ルカウンタオーバーフローを伴って処理が続け
られる。もしステップ３４８でイベントカウンタ２０２
がオーバー７０−していないことが確かめられるならば
・次に・ステ７プ３５２で、同期要求がそのままである
か否かが確かめられる。もしそうならば、プロセッサは
、ステップ３３２で休止され、そうでなければ、コード
実行がステップ３００で続けられる。
もしプロセッサがステップ３３２で停止された後で、次
にステップ３６０で、全プロセッサが停止したか否かが
確かめられる。もしそうでなければ、次にステップ３６
４で、プロセッサ同期のために許された時間の最大値が
越えられたか否かが確かめられる。例えば、これはプロ
セッサの誤りの場合に起こる。もし最大値が越えられた
ならば、プロセッサがボートされ、すなわち、ステップ
３７２で、比較プロセスから無視される。いずれにして
も、ステップ３６０でプロセッサを適当に機能させる間
、比較が続く。全プロセッサが停止すると、カウンタは
ステップ３７２で比較される。
もしあるプロセッサのカウンタが他のプロセッサより大
きいことが確かめられるならば、より大きい計数をもつ
カウンタがウェイトステートに留まり、処理は、ステッ
プ３６０で続く。他方、もしあるプロセッサのカウンタ
の値が最大計数値より小さいならば、処理は、ステップ
３００に戻り、そこで、次のイベントが検出されるまで
処理が再び続けられ、プロセッサは停止し、カウンタは
再び比較される。もしステップ３７２で全カウンタが等
しいことが確かめられるならば、ウェイト信号が各プロ
セッサから除かれ、全プロセッサは、同期要求を出すた
めにステップ３７６で再びスタートされる。
上に説明したことは第２３図から第２７図までの実施例
の完全な説明であるが、様々な変形が使用できる。例え
ば、同期論理回路２１０は、各チップに結合された単独
の回路に統合でき、システムは、任意の数のプロセッサ
を使用できる。
第２３図から第２７図までの実施例は、多数のプロセッ
サを同期するための方法と装置を示す。
各プロセッサは、それ自身のクロックを走らせ、１つの
ラインで所定のプロセスまたはイベントの発生を示し、
プロセスウェイトステートを開始するための他のライン
で信号を受ける。各プロセッサは、プロセッサが同期さ
れた最後の時間以後に示されたプロセッサイベントの数
を計数するカウンタを備える。同期を要求するイベント
がプロセッサに関連する同期論理回路によって検出され
たとき、同期論理回路は、次のプロセッサイベントの後
でウェイト信号を発生する。各プロセッサに関連する比
較回路は、システム内の他のイベントカウンタをテスト
し、その関連するプロセッサが他のプロセッサに遅れて
いるか否かを決定する。もしそうならば、同期論理回路
は、次のプロセッサイベントまでウェイト信号を除く。
プロセッサは、そのイベントカウンタが最速のプロセッ
サのイベントカウンタに一致するときに最終的に停止す
る。
そのとき、全プロセッサは、同期され、イベントを出す
ために再びスタートできる。もしイベントカウンタがそ
の最大値に達する前に同期イベントが起こらず、イベン
トカウンタのオーバーフローが再同期を強行するならば
、サイクルカウンタは、最後のプロセッサイベント以後
のクロックサイクルの数を計数するために備えられる。
このサイクルカウンタは、最大の割り込み潜在時間が越
えられる前の１点でオーバー７０−をするようにセット
され、再同期を強行する。
本発明の追加の実施例は、第２８図に示される。
ここで、フォールトトレラントなコンピュータシステム
は、２個以上の同一のＣＰＵモジュール、ＣＰＵ−Ａと
ＣＰＵ−Ｂ、を備えて示される。各ＣＰＵは、それ自身
のメモリ１６を備え、それ自身のクロック発振器１７に
接続される。これらのプロセッサは、プロセッサドリフ
トをある限界以下に保つ任意の同期メカニズムが使用で
きるけれども、カウンタ回路を用いて、本発明者の前の
米国出願第１１８，５０３号の特徴によりバスＩ８を介
して緩く同期される。
第２８図で、各プロセッサＣＰ　Ｕ−ＡとＣＰＵ−Ｂは
、バス２１または２２を介してデータ入力・出力モジュ
ール１４と１５に結合される。プロセッサからの出力デ
ータは、これらのモジュール１４と１５においてポート
回路１００によってポートされる。ＦＩＦＯタイプの出
力バッファ５０が、出て行＜　（ｏｕｔｂｏｕｎｄ）デ
ータを順序づけるために各プロセッサにおいて使用でき
る。この説明では、メモリ１６はＣＰＵモジュール内に
あるので、この出ていくデータは、■１０出力データで
ある。
こうして、出ていくデータは、ＣＰＵ−Ａ内のバッファ
５０の出力からバス２１ａを介してモジュール１４のポ
ート回路１００へ、そしてバス２１ｂを介してモジュー
ル１５のポート回路１００へ結合される。同様に、出て
いくデータは、ＣＰＵ−Ｂからバス２２ａと２２ｂによ
ってモジュール１４と１５内のポート回路１００に結合
される。各ＣＰＵに入ってくるデータは、バス２１内の
バス２１ｃと２１ｄに、または、バス２２内のバス２２
ｃと２２ｄにある。入ってくるデータがポートされない
ことに注意せよ。
３個以上のＣＰＵモジュールの場合、第２８図のポート
回路２８は、全ＣＰＵからの出力データの多数決をとる
。２個のプロセッサの場合、ポート回路は、２個の出力
の違いを検出し、もし同一ならば、ポート回路はＩ１０
バス２４と２５を通して同一のデータの複製を通す。ポ
ート回路は、ポートが行われる前に全ＣＰＵがバス２１
または２２にデータ出力を出すまで、待つ。もし同じコ
ードを実行するならば、そして緩い同期メカニズムの限
界内で、全プロセッサは、同じデータを同じ順序で（す
べてのフォールトでないプロセッサから）送る。１組だ
けのポート回路１００が必要であることに注意せよ。も
しプロセッサが誤動作してそのメモリ１６の不正確なデ
ータを書き始めるならば、その誤動作は重要であり、そ
の悪いデータが外部（■１０バスのデイスプレィ、キー
ボード、プリンタ、コグロセッサなど）に送られる場合
のみ、すなわち、もし誤動作がプロセッサに他のプロセ
ッサとの同期から外れさせるならば、誤動作は検出され
る。
第２８図の実施例において、■１０バスからの入ってく
るデータは、バス２４と２５からバッファ２１ｅと２１
ｆを通して入力バス２１ｅと２１に、また同様にバッフ
ァ２２ｅと２２１を通して入力バス２２と２２ｄに結合
される。入ってくる■１０において、データは、これら
の全バッファにロードされ、全ＣＰＵは、非同期にこれ
らのバッファをロードしない。これらのバッファは、１
つのバイト、ワードまたはパケットをバッファできる。
あるいは、これらのバッファは、多くのデータアイテム
を保持し、同時のロードと使用とを可能にするＦＩＦＯ
または環状バッファであってもよい。
もっとも単純な場合、各バッファ２１ｅ、２１ｆ。
２２ｅ及び２２ｆは、エンプティ／フルフラグを有する
１つのデータレジスタのみである。それで、新しいデー
タは、全プロセッサがエンプティを信号するまで（また
は時間ぎれが起こるまで）Ｉ１０バス２４と２５からロ
ードされない。多重のＩ１０バスは、１つのバッファを
共用しても良く、独立のバッファを備えてもよい。
さらに故障に対して安全にするために、第２８図のＩ１
０バスは、好ましくは、データをメモリにロードする前
に各ＣＰＵが不正確なデータを検出できるためのパリテ
ィチエツクまたはコードチエツクを備える。さもなけれ
ば、悪いＩ１０バスが全プロセッサの記憶を壊させるよ
うになる。
こうして、第２８図の実施例は、フォールトトレラント
なコンピュータシステムが同じ命令ストリームを実行す
る多重の同一のＣＰＵ（それ自身の独立したメモリを備
える）を使用することを示す。この多重のＣＰＵは、作
動サイクルのようなイベントを計数し他のＣＰＵの前に
あるＣＰＵをストールすることにより、緩く同期される
。別々のバスを介したデータ出力参照は、全ＣＰＵが同
じ参照をしたときを検出するポート回路によって各ＣＰ
Ｕの別々のポートでポートされ、そのときにのみ外部の
Ｉ１０バスに同一の参照を通す。このポートは、全ＣＰ
Ｕが全ＦＩＦＯを異なった時間にロードするように取り
扱いされる全非同期ＣＰＵから出力参照を可能にするＦ
ＩＦＯバッファを含んでいてもよい。全Ｉ１０バスから
全ＣＰＵへの入力データはポートされないが、全ＣＰＵ
がその固有のクロック速度で入力データを受け取ること
ができるようにバッファされる。
本発明は、特別な実施例を参照して説明されたが、この
説明は、制限的な意味でなされたのではない。開示され
た実施例の様々な変形が、本発明の他の実施例と同様に
、この説明を参照して当業者に明らかである。従って、
添付した特許請求の範囲は、本発明の範囲内で実施例の
任意のそのような変更を含む。
【図面の簡単な説明】
第１図は、本発明の１実施例によるコンピュータシステ
ムの電気回路のブロック図である。 第２図は、第１図のＣＰＵの電気回路のブロック図であ
る。 第３図は、第２図のＣＰＵに使用されるマイクロプロセ
ッサチップの電気回路のブロック図である。 第４図と第５図は、それぞれ、第２図と第３図のＣＰＵ
において生じるイベントを時間の関数として示すタイミ
ング図である。 第６図は、第１図のコンピュータシステムにおける１個
のメモリモジュールの電気回路のブロック図である。 第７図は、第１図のシステムにおけるメモリバスに対し
ＣＰＵにおこるイベントを示すタイミング図である。 第８図は、第１図のコンピュータシステムでの１個のＩ
１０プロセッサの電気回路のブロック図である。 第９図は、第１図のシステムでのメモリモジュールとＩ
１０プロセッサの間の転送プロトコルのためのイベント
を示すタイミング図である。 第１Ｏ図は、第１図から第３図までのＣＰＵにおける命
令の実行のためのイベントを示すタイミング図である。 第１０ａ図は、第１０図の図の一部の詳細図である。 第１１図と第１２図は、それぞれ、第１図から第３図ま
でのＣＰＵにおける命令の実行のためのイベントを示す
第１Ｏ図と同様なタイミング図である。 第１３図は、第２図のＣＰＵにおいて用いられる割り込
み同期回路の電気回路のブロック図である。 第１４図、第１５図、第１６図及び第１７図は、それぞ
れ、第１図から第３図までのＣＰＵでの命令の実行のた
めのイベントを示す第１Ｏ図または第１１図と同様なタ
イミング図であり、様々な場面を説明する。 第１８図は、第１図、第２図、第３図及び第６図のシス
テムにおいて使用されるメモリの物理的メモリマツプ図
である。 第１９図は、第１図、第２図、第３図及び第６図のシス
テムにおいて使用されるメモリの仮想的メモリマツプ図
である。 第２０図は、第２図または第３図によるＣＰＵにおける
マイクロプロセッサチップにおける仮想アドレスとＴＬ
Ｂエントリのフォーマットの図である。 第２１図は、第１図、第２図、第３図及び第６図のシス
テムにおいて使用されるグローバルメモリモジュールの
メモリマツプにおける専用メモリの位置の説明図である
。 第２２図は、本発明の１実施例によるシステムで使用さ
れるフォールトトレラントな電源の回路図である。 第２３図は、本発明の実施例の他の例によるデータ処理
システムの１実施例の概念的ブロック図である。 第２４図は、第２３図に図示されたデータ処理システム
の処理シーケンスの図である。 第２５図は、第２３図に図示されたＣＰＵの１実施例の
概念的ブロック図である。 第２６Ａ図から第２６Ｃ図は、第２３図の実施例による
処理過程を同期するプロセッサを図示する図である。 第２７図は、第２３図の実施例によるプロセッサ同期を
図示するフローチャートである。 第２８図は、本発明の他の実施例によるシステムの（第
１図のような）回路図である。 ＩＩ、１２．１３・・・プロセッサ（ｃＰ　Ｕ）、１４
．１５・・・メモリモジュール、 １６・・・ローカルメモリ、 １７・・・クロック発振器、 ２１．２２．２３・・・バス、 ２４．２５・・・入出力バス、 ２６．２７・・・入出カプロセッサ、 ２８・・・バス、 ２９・・・バスインター７エースモジユール、３０・・
・Ｉ１０コントローラ、 ３Ｉ・・・ラジアルライン、 ３２・・・システムステータスバス、 ３３・・・肯定応答／ステータスバス、４０・・・マイ
クロプロセッサチップ、４１．４２．４３・・・ローカ
ルバス、４４．４５・・・キャッシュメモリ、 ４６・・・浮動小数点コプロセッサ、 ５０・・・ライトバッファ、 ５１・・・リードバッファ、 ５２・・・ライトバッファバイパス、 ５３・・・データバス、 ５４・・・アドレスバス、 ５５・・・制御バス、 ５６・・・バスインターフェース、 ５７・・・多重アドレス／データバス、５８・・・コマ
ンドライン、 ６０・・・メモリコントローラ、 ６１・・・ローカルレジスタ、 ６２・・・不揮発性メモリ、 ６５・・・割り込み回路、 ７１・・・サイクルカウンタ、 ７２・・・リフレッシュカウンタ、 ７３・・・カウンタ、 ７４・・・ＤＭＡ回路、 ７６・・・レジスタ、 ７７・・・ＡＬＵ。 ７８・・・シック、 ８１・・・プロセッサバス構造、 ８２・・・命令デコーダ、 ８３・・・トランスレーションルックアサイドバッファ
（ＴＬＢ）、 ８４・・・仮想アドレスバス、 ８７・・・パイプライン及びバス制御回路、９１．９２
．９３・・・入力／出力ポート、９４．９５．９６・・
・レジスタ、 １００・・・ポート回路、 １０１・・・データバス、 １０２・・・アドレスバス、 １０３・・・コマンドバス、 １０４・・・ＤＲＡＭ。 １０５・・・メモリコントローラ、 １０６・・・制御・ステータスレジスタ、１０７・・・
不揮発性ＲＡＭ、 １０８・・・ライトプロテクト、 １０９・・・バスインターフェース、 １１０・・・アービトレータ回路、 １１４・・・リードレジスタ、 １１７・・・コントローラ、 １１８・・・リフレッシュカウンタ、 １１９・・・割り込みポート回路、 １２１、　１２２・・・ポート、 １２３・・・双方向多重アドレス／データバス、１２４
・・・双方向コマンドバス、 １２６・・・ステートマシン、 １２７．１２８・・・ラッチ、 １３０・・・内部ステータス・制御レジスタ、１３１・
・・バスインターフェース、 １３２・・・マルチプレクサ、 １３３・・・制御・データ転送レジスタ、１３５・・・
割り込み分配器、 １３６・・・割り込みボータ、 １３８・・・保持レジスタ、 １４１・・・ローカルメモリエリア、 １４２・・・グローバルメモリエリア、１４３・・・カ
ーネルエリア、 １４４・・・カーネルデータエリア、 １４５・・・ユーザプログラムページエリア、１４６・
・・ユーザページエリア、 １４７・・・ディスクバッファエリア、１４９・・・Ｉ
１０ステージングエリア、１６０・・・交流電力ライン
、 １６１・・・電力分配ユニット、 １６２．１６３・・・バッテリバック、１６４．１６５
・・・バルク電源、 １６６．１６７・・・ＤＣ分配バス、 １６８・・・ＤＣ−ＤＣコンバータ、 １６９・・・システムファン、 １７０・・・保守・診断プロセッサ、 ！１・・・入力インターフェース、 ＯＩ・・・出力インターフェース、 ■・・・ポート回路、 １０Ｇ・・・Ｉ１０コントローラ、 １０Ｄ・・・Ｉ１０装置、 ２１ｅ、２１ｆ・・・バッファ。 特許出願人　タンデム・コンピューターズ・インコーホ
レイテッド 代理人　弁理士　青　山　　葆　はか１名第９図 第１８図 冨２３図 第１９１１ 予防舌

Claims (50)

    【特許請求の範囲】
  1. （１）（ａ）命令ストリームを実行する複数のＣＰＵで
    あって、全ＣＰＵが相互に独立にクロックされて各ＣＰ
    Ｕのために別々のマシンサイクルを与えていて、このマ
    シンサイクルが、上記の命令ストリームが実行される実
    行サイクルと、上記の命令ストリームが実行されないス
    トールサイクルとを含み、各ＣＰＵがメモリ要求入力／
    出力ポートを備える複数のＣＰＵと、 （ｂ）上記の全ＣＰＵの全入力／出力ポートに結合され
    、上記の全ＣＰＵから同じ要求を受け取った後でのみメ
    モリ要求を実施し、メモリ要求を実施するときにのみ全
    ＣＰＵに肯定応答信号を送る共通メモリであって、上記
    の全ＣＰＵの各々は、上記の肯定応答信号によって信号
    されたときにこの共通メモリによってメモリ要求の実施
    を待つ間にストールサイクルを実行する、共通メモリと
    、（ｃ）全ＣＰＵの各々に備えられ、実行サイクルを計
    数するがストールサイクルを計数しないカウンタと、 （ｄ）上記の全ＣＰＵに結合され、外部の割り込み要求
    に応答する割り込み回路であって、上記の全ＣＰＵの上
    記の全カウンタに結合され、他のＣＰＵが命令を実行し
    続ける間に同じ実行サイクルで各ＣＰＵに別々に割り込
    みをするために上記の全カウンタの各々において選択さ
    れた計数に応答する割り込み回路とを備えた多重ＣＰＵ
    システム。
  2. （２）請求項１に記載されたシステムにおいて、上記の
    全ＣＰＵの各々が他のＣＰＵによってアスセス可能でな
    いローカルメモリを備える多重ＣＰＵシステム。
  3. （３）請求項１に記載されたシステムにおいて、上記の
    ＣＰＵが全３個であって、上記のポートを介して上記の
    共通メモリへの上記の要求が上記の共通メモリによって
    ボートされる多重ＣＰＵシステム。
  4. （４）請求項１に記載されたシステムにおいて、上記の
    割り込み回路が上記のカウンタによって記憶された選択
    された値でのみ上記の全ＣＰＵに割り込みをする多重Ｃ
    ＰＵシステム。
  5. （５）請求項１に記載されたシステムにおいて、上記の
    割り込み回路が、各ＣＰＵに対して、選択された値がそ
    の他の各ＣＰＵの上記のカウンタにおいて記憶されてい
    るときに割り込み要求の受信の信号に応答する手段を含
    む多重ＣＰＵシステム。
  6. （６）（ａ）命令ストリームを独立に実行する複数のＣ
    ＰＵであって、全ＣＰＵが相互に独立にクロックされて
    各ＣＰＵのために別々のマシンサイクルを与えていて、
    このマシンサイクルが、上記の命令ストリームが実行さ
    れる実行サイクルと、上記の命令ストリームが実行され
    ないストールサイクルとを含む複数のＣＰＵと、 （ｂ）全ＣＰＵの各々に備えられ、実行サイクルを計数
    するがストールサイクルを計数しないカウンタと、 （ｃ）上記の全ＣＰＵに結合され、外部の割り込み要求
    に応答する割り込み回路であって、上記の全ＣＰＵの上
    記の全カウンタに結合され、上記の命令ストールの同じ
    実行サイクルで各ＣＰＵに別々に割り込みをするために
    上記の全カウンタの各々において選択された計数に応答
    する割り込み回路とを備えた多重ＣＰＵシステム。
  7. （７）請求項６に記載されたシステムにおいて、上記の
    ＣＰＵが３個であって、全３個のＣＰＵが共通メモリモ
    ジュールにアクセスし、上記の全ＣＰＵからの上記の共
    通メモリへの要求が上記のメモリモジュールによってボ
    ートされる多重ＣＰＵシステム。
  8. （８）請求項６に記載されたシステムにおいて、上記の
    全ＣＰＵの各々が他のＣＰＵによってアクセス可能でな
    いローカルメモリを備える多重ＣＰＵシステム。
  9. （９）請求項７に記載されたシステムにおいて、上記の
    ＣＰＵが全３個であって、この３個のＣＰＵによってア
    クセスされる共通メモリを備え、全ＣＰＵによるこの共
    通メモリへのアクセスがこの共通メモリによってボート
    される多重ＣＰＵシステム。
  10. （１０）（ａ）命令ストリームを各々実行し、実行サイ
    クルを与えるために相互に独立にクロックされる複数の
    ＣＰＵと、 （ｂ）上記の全ＣＰＵの各々に備えられ、実行サイクル
    を計数するカウンタと、 （ｃ）上記の全ＣＰＵの各々に結合され、外部割り込み
    要求に応答する割り込み回路であって、上記の全ＣＰＵ
    の上記の全カウンタに結合され、上記の命令ストリーム
    の同じ実行サイクルで各ＣＰＵに別々に割り込みをする
    ために上記の全カウンタの各々において選択された計数
    に応答する割り込み回路とを備えた多重ＣＰＵシステム
    。
  11. （１１）請求項１０に記載されたシステムにおいて、 全３個のＣＰＵが共通メモリモジュールをアクセスし、
    この全ＣＰＵから上記の共通メモリへのアクセスが上記
    のメモリモジュールによってボートされる多重ＣＰＵシ
    ステム。
  12. （１２）請求項１０に記載されたシステムにおいて、 上記のＣＰＵの各々が他のＣＰＵによってアクセス可能
    でないローカルメモリを備える多重ＣＰＵシステム。
  13. （１３）請求項１０に記載されたシステムにおいて、 上記のＣＰＵの各々が、共通メモリにアクセス要求をし
    、このアクセス要求が上記の共通メモリによってボート
    される多重ＣＰＵシステム。
  14. （１４）請求項１０に記載されたシステムにおいて、 上記の割り込み回路が、各ＣＰＵに対して、選択された
    値がその他の各ＣＰＵの上記のカウンタにおいて記憶さ
    れているときに割り込み要求の受信の信号に応答する手
    段を含む多重ＣＰＵシステム。
  15. （１５）（ａ）複数のＣＰＵであって、このＣＰＵの各
    々が同じ命令ストリームを独立に実行し、全ＣＰＵが実
    行サイクルを与えるために相互に独立にクロックされ、
    全ＣＰＵは各々入力／出力ポートを備え、少なくとも１
    個の共用される入力／出力装置が上記の複数のＣＰＵの
    上記の入力／出力ボートに結合される複数のＣＰＵと、 （ｂ）上記の全ＣＰＵの各々に備えられ、実行サイクル
    を計数するモジューロＮカウンタと、（ｃ）上記の全Ｃ
    ＰＵの各々に結合され、外部割り込み要求に応答し、上
    記の全カウンタの各々のあらかじめセットした値で各Ｃ
    ＰＵに別々に割り込みをするために上記の全カウンタと
    関連づけられる割り込み回路とを備え、各ＣＰＵが上記
    の命令ストリームの同じ実行サイクルで割り込みをされ
    る多重ＣＰＵシステム。
  16. （１６）請求項１５に記載されたシステムにおいて、 全３個のＣＰＵが共通メモリモジュールをアクセスし、
    上記の全ＣＰＵから上記の共通メモリへの要求が上記の
    メモリモジュールによってポートされる多重ＣＰＵシス
    テム。
  17. （１７）請求項１５に記載されたシステムにおいて、 上記の共有された入力／出力装置が共通メモリである多
    重ＣＰＵシステム。
  18. （１８）請求項１５に記載されたシステムにおいて、 上記の割り込み回路が、選択された値が上記の各ＣＰＵ
    に対するカウンタによって記憶されるときに、上記の全
    ＣＰＵの中のより早いＣＰＵによる命令の実行をストー
    ルすることなく、上記のＣＰＵの各々に割り込みをする
    多重ＣＰＵシステム。
  19. （１９）請求項１５に記載されたシステムにおいて、 上記の割り込み回路が、各ＣＰＵに対して、選択された
    値がその他の各ＣＰＵの上記のカウンタにおいて記憶さ
    れているときに割り込み要求の受信の信号に応答する手
    段を含む多重ＣＰＵシステム。
  20. （２０）請求項１５に記載されたシステムにおいて、 上記のＣＰＵの各々が他のＣＰＵによってアクセス可能
    でないローカルメモリを備える多重ＣＰＵシステム。
  21. （２１）（ａ）命令ストリームを各々実行し、実行サイ
    クルを定めるために相互に独立にクロックされる複数の
    ＣＰＵと、 （ｂ）このＣＰＵの各々に備えられ、実行サイクルに関
    連したイベントを計数するカウント手段と、 （ｃ）各ＣＰＵに備えられ、上記の全ＣＰＵに外部から
    与えられた外部要求に応答する同期回路であって、この
    外部割り込みに応答して上記の命令ストリームの同じ点
    で全ＣＰＵの各々に別々に信号するために、上記の全Ｃ
    ＰＵから入力を受け取り、選択された最大計数を示す上
    記のカウント手段に応答し、上記の命令ストリームの同
    じ実行ストリームでＣＰＵに実行を開始させるために他
    のＣＰＵからの情報に応答する同期回路とを備えたコン
    ピュータシステム。
  22. （２２）請求項２１に記載されたシステムにおいて、 上記の同期要求が外部割り込みであるコンピュータシス
    テム。
  23. （２３）多数の別々にクロックされる複数のＣＰＵを備
    えるコンピュータシステムにおいて、（ａ）上記の全Ｃ
    ＰＵの各々で同じ命令ストリームを実行するステップと
    、 （ｂ）上記の全ＣＰＵの各々で実行される命令を計数す
    るステップと、 （ｃ）外部割り込み要求を検出し、選択された命令計数
    値で全ＣＰＵの各々に別々に、他のＣＰＵが命令を実行
    し続ける間に、割り込み信号を与えるステップとを備え
    た、多数の別々にクロックされる複数のＣＰＵを備える
    コンピュータシステムの作動法。
  24. （２４）請求項２３に記載された方法において、上記の
    全ＣＰＵによつて共通メモリにメモリアクセス要求をし
    、この要求の各々を上記の共通メモリによってボートす
    るステップを含むコンピュータシステムの作動法。
  25. （２５）請求項２４に記載された方法において、上記の
    全ＣＰＵの各々によって別々にローカルメモリ（この各
    ＣＰＵに対するローカルメモリは他のＣＰＵによってア
    クセス可能でない）にアクセスするステップを含むコン
    ピュータシステムの作動法。
  26. （２６）請求項２３に記載された方法において、外部割
    り込み要求を検出する上記のステップが、上記の命令の
    計数の選択された値でだけ行われるコンピュータシステ
    ムの作動法。
  27. （２７）多数のプロセッサの各々において、プロセッサ
    内で選択されたタイプのイベントの発生の指示を作る手
    段と、 上記のプロセッサの各々についてイベントの数を計数す
    るために上記の指示に応答するイベント計数手段と、 上記のイベント計数手段に応答して、全プロセッサの１
    個について計数されたイベントの数が他のプロセッサに
    ついて計数されたイベントの数より大きいならば、全プ
    ロセッサの各々の処理を変える手段とを備えた多数のプ
    ロセッサの同期装置。
  28. （２８）請求項２７に記載された装置において、上記の
    選択された回路のタイプが、プロセッサにおいてパイプ
    ラインが進むマシンサイクルである、多数のプロセッサ
    の同期装置。
  29. （２９）請求項２８に記載された装置において、上記の
    イベントカウンタがサイクルカウンタである、多数のプ
    ロセッサの同期装置。
  30. （３０）請求項２７に記載された装置において、同期要
    求信号を受け取る同期要求手段と、、１個のプロセッサ
    について計数されたイベントの数が他のプロセッサにつ
    いて計数されたイベントの数より少なくない時に、同期
    要求信号に応答して前者のプロセッサの処理の停止をす
    る停止手段とを含む、多数のプロセッサの同期装置。
  31. （３１）請求項３０に記載された装置において、上記の
    同期割り込み要求信号が割り込みである、多数のプロセ
    ッサの同期装置。
  32. （３２）請求項２８に記載された装置において各プロセ
    ッサについて計数されたイベントの数が等しいとき、停
    止されたプロセッサを再びスタートする手段を含む、多
    数のプロセッサの同期装置。
  33. （３３）請求項２９に記載された装置において、１個の
    プロセッサについて計数されたイベントの数が停止され
    たプロセッサについて計数されたイベントの数より少な
    くない時に、前者のプロセッサの処理の停止をする停止
    手段を備えた、多数のプロセッサの同期装置。
  34. （３４）所定のイベントの発生の数を計数するためにプ
    ロセッサに結合されたイベント計数手段と、各プロセッ
    サに対するイベント計数手段のための信号を受け取るた
    めに結合された比較手段と、同期要求入力信号を受け取
    るためにイベントカウンタに結合され、各プロセッサに
    対して計数されたイベントの数が他のプロセッサについ
    て計数されたイベントの数に等しくなるまで同期要求信
    号に応答してプロセッサの処理を停止するための同期手
    段とを、各プロセッサに対して備えた、多数のプロセッ
    サの同期装置。
  35. （３５）請求項３４に記載された装置において、所定の
    イベントが、命令が実行されているプロセッサのクロッ
    クサイクルであり、上記のクロックサイクルが、そのプ
    ロセッサのパイプラインが進むクロックサイクルである
    、多数のプロセッサの同期装置。
  36. （３６）請求項３４に記載された装置において、同期要
    求信号が割り込みであり、イベント計数手段がサイクル
    カウンタである、多数のプロセッサの同期装置。
  37. （３７）（ａ）それぞれ同じ命令ストリームを実行する
    多重プロセッサであって、各プロセッサが独立のクロッ
    クを備え、そして、各プロセッサが他のプロセッサに独
    立のメモリを備える多重プロセッサと、 （ｂ）多数のボート回路であって、各ボート回路が、各
    プロセッサから出力データを別々に受け取り、多重プロ
    セッサが同じデータ出力を送ったときにのみ入力／出力
    手段にボート出力を作る多数のボート回路とを備えるフ
    ォールトトレラントなコンピュータシステム。
  38. （３８）請求項３７に記載されたシステムにおいて、 上記の全プロセッサが、全プロセッサの作動サイクルを
    計数し、他のプロセッサの前にあるプロセッサをストー
    ルすることにより緩く同期されるフォールトトレラント
    なコンピュータシステム。
  39. （３９）請求項３７に記載されたシステムにおいて、 上記の各入力／出力手段を上記の各プロセッサに結合す
    る入力バッファを含み、プロセッサがこの入力バッファ
    から非同期にデータを受け取るフォールトトレラントな
    コンピュータシステム。
  40. （４０）請求項３７に記載されたシステムにおいて、 各プロセッサからの上記の出力データが、上記の全プロ
    セッサが出力データをその出力バッファにロードするま
    で、出力バッファに保持され、この出力バッファがＦＩ
    ＦＯであるフォールトトレラントなコンピュータシステ
    ム。
  41. （４１）（ａ）多重プロセッサの各々を相互に独立にク
    ロックするステップと、 （ｂ）各プロセッサにおいて同じ命令ストリームを実行
    するステップと、 （ｃ）各プロセッサについてのデータを他のプロセッサ
    によってアクセス可能でない別のメモリに格納するステ
    ップと、 （ｄ）各プロセッサの出力ポートに出力データを出すス
    テップと、 （ｅ）ボート回路における上記の全ポートにおける出力
    データを検出し、そして、多重プロセッサから入力／出
    力手段への同じデータである出力データを通すために上
    記の出力データをポートするステップとを備えた多重プ
    ロセッサシステム作動法。
  42. （４２）請求項４１に記載された方法において、上記の
    ボートの各々でバッファ内の上記の出力データを格納す
    るステップを含み、上記の各バッファがＦＩＦＯである
    多重プロセッサシステム作動法。
  43. （４３）請求項４２に記載された方法において、全プロ
    セッサの作動のサイクルを計数し他のプロセッサの前に
    あるプロセッサをストールすることにより上記の全プロ
    セッサを緩く同期するステップを含む多重プロセッサシ
    ステム作動法。
  44. （４４）（ａ）少なくとも第１と第２のプロセッサにお
    いて同じ命令ストリームを実行するステップと、 （ｂ）上記の第１と第２のプロセッサの各々においてリ
    モートアクセス（このリモートアクセスは、別々の第１
    と第２のアクセスポートに向けられる）を発生するステ
    ップと、 （ｃ）上記の第１と第２のアクセスポートにおいて上記
    のリモートアクセスの各々を検出し、上記の第１と第２
    のアクセスポートの両方においてリモートアクセスが検
    出されるまで待って、次に上記のリモートアクセスをボ
    ートし、もし両者が同じであれば上記のリモートアクセ
    スを通すステップとを備えたコンピュータシステム作動
    法。
  45. （４５）請求項４４に記載された方法において、上記の
    実行するステップが、独立にクロックされるプロセッサ
    内にあり、上記の第１と第２のプロセッサでリモートア
    クセスを発生する上記のステップが、各プロセッサに対
    するバッファに上記のリモートアクセスを一時的に格納
    することをふくむコンピュータシステム作動法。
  46. （４６）請求項４４に記載された方法において、上記の
    第１と第２のアクセスボートが、上記の第１と第２のプ
    ロセッサに非同期に作動される第１と第２のモジュール
    内にあり、上記の第１と第２のプロセッサが、作動サイ
    クルを計数し他のプロセッサの前にあるプロセッサをス
    トールすることにより緩く同期され、１個ののプロセッ
    サのみによってアクセス可能な別々のメモリの上記の第
    １と第２のプロセッサについてのデータを格納するステ
    ップを含むコンピュータシステム作動法。
  47. （４７）（ａ）同じ命令ストリームを実行する第１と第
    ２のプロセッサと、 （ｂ）上記の第１と第２のプロセッサの各々にリモート
    アクセス（このリモートアクセスは、別々の第１と第２
    のアクセスポートに向けられる）を発生する手段と、 （ｃ）上記の第１と第２のアクセスポートで上記のリモ
    ートアクセスの各々を検出する別々のボート手段であっ
    て、上記のリモートアクセスをポートする前にリモート
    アクセスが第１と第２のアクセスポートの両方で検出さ
    れるまで待ち、もし両者が同じであるならば上記のリモ
    ートアクセスを通すポート手段とを備えるコンピュータ
    システム。
  48. （４８）請求項４７に記載されたシステムにおいて、 上記のプロセッサが独立にクロックされ、上記のリモー
    トアクセスを一時的に格納できる各プロセッサにおいて
    対するバッファを含むコンピュータシステム。
  49. （４９）請求項４７に記載されたシステムにおいて、 上記の第１と第２のアクセスポートが、上記の第１と第
    ２のプロセッサに非同期に作動される第１と第２のモジ
    ュール内にあるコンピュータシステム。
  50. （５０）請求項４７に記載されたシステムにおいて、 上記の第１と第２のプロセッサの各１個のための別々の
    メモリ手段を含み、各メモリ手段は１個のプロセッサに
    よってのみアクセス可能なコンピュータシステム。
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