JPH0863365A

JPH0863365A - データ処理装置

Info

Publication number: JPH0863365A
Application number: JP6197125A
Authority: JP
Inventors: Hidenobu Ota; 秀信大田; Tatsuki Nakada; 達己中田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-08-23
Filing date: 1994-08-23
Publication date: 1996-03-08
Also published as: US5572662A

Abstract

(57)【要約】【目的】本発明は、多重化した処理部（ＣＰＵ）に同
一動作を行なわせ各処理部からの出力を比較して同一動
作を行なっていることを確認しながら処理を実行するデ
ータ処理装置に関し、内蔵ＲＡＭの障害を検出した場合
には出力比較チェックによるシステム停止を抑止しなが
らその障害を修復できるようにして、システムの信頼性
および可用性の向上をはかることを目的とする。【構成】各処理部１の内蔵ＲＡＭ１ａについてエラー
が発生したことを検出する内蔵ＲＡＭエラー検出部４
と、この内蔵ＲＡＭエラー検出部４により少なくとも一
つの処理部１での内蔵ＲＡＭエラーの発生を検出した場
合にその内蔵ＲＡＭエラーの発生に起因する比較結果が
比較手段２から出力されるのを抑止する抑止部５とをそ
なえて構成する。

Description

【発明の詳細な説明】

【０００１】（目次）産業上の利用分野従来の技術発明が解決しようとする課題課題を解決するための手段（図１）作用（図１）実施例（図２〜図８）発明の効果

【０００２】

【産業上の利用分野】本発明は、処理部（ＣＰＵ）を多
重化してそなえ、各処理部に同一動作を行なわせるとと
もに各処理部からの出力を比較することにより、同一動
作を行なっていることを確認しながら処理を実行してい
くデータ処理装置に関する。

【０００３】

【従来の技術】近年、データ処理装置における処理速度
向上のため、ＣＰＵ（処理部）内に、例えばキャッシュ
メモリ，ＴＬＢ（Translation Lookaside Buffer，変換
索引バッファ）等として用いられるＲＡＭを内蔵するこ
とは一般的に行なわれているが、このようなＲＡＭはゲ
ートで構成されている部分に比べて故障の発生頻度が高
いほか、α線やノイズなどによる一時的な故障（ビット
反転エラー）が発生することもある。

【０００４】ところで、データ処理装置としての信頼性
を向上させるために、データ処理装置をなすＣＰＵを二
重化してそなえ、各ＣＰＵに同一動作を行なわせるとと
もに各ＣＰＵからの出力を比較することにより、同一動
作を行なっていることを確認しながら処理を実行してい
くことも一般的に行なわれている。このようにＣＰＵを
二重化したデータ処理装置において、一方のＣＰＵにの
み上述のような内蔵ＲＡＭの障害（ソフトエラー；以
下、内蔵ＲＡＭエラーという場合もある）が発生した場
合、当然２つのＣＰＵの動作は異なり、２つのＣＰＵの
出力ピンから出力される値にずれが生じてしまい、同期
エラーが発生する。

【０００５】従来、このような同期エラー発生時の対処
手法としては、故障箇所をハードウエア交換等により修
復すべくシステム全体を停止させるものや、内蔵ＲＡＭ
エラーが発生したＣＰＵを切り離して一方のＣＰＵのみ
で処理を続行させるものなどがある。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
たデータ処理装置における従来の同期エラー発生時の対
処手法のうち前者のものでは、発生頻度の高い内蔵ＲＡ
Ｍエラーが生じる度にシステム停止という最悪の状態に
なってしまい、信頼性，可用性（availability）に欠け
るなどの課題があった。また、後者の手法では、システ
ム停止という最悪の状態にはならないが、一方のＣＰＵ
で運用を続行することになるので、信頼性の低下を招い
てしまう。

【０００７】ＣＰＵの内蔵ＲＡＭの一時的な障害の発生
頻度は一般に高いが、キャッシュメモリの内容は主記憶
装置（ＭＳＵ）から正しい内容を再度読み出すことで、
修復可能であるし、またＴＬＢの内容も再度アドレス変
換を起動することで修復することができる。ただし、ラ
イトバック（ストアイン）方式で制御しているキャッシ
ュメモリの場合、最新のデータが主記憶装置に保持され
ていない場合があるので、上述の手法で修復できないこ
ともあるが、ＥＣＣ（Error Checking and Correction)
等の手法によりデータを復元することで修復を行なうこ
とができる。

【０００８】しかし、ＣＰＵを二重化した場合には、一
方のＣＰＵが内蔵ＲＡＭに障害を検出し修復処理に入っ
た場合に、他方のＣＰＵにおいても内蔵ＲＡＭエラーが
発生しない場合には同期がずれ、２つのＣＰＵの出力ピ
ンからの値がずれてしまい、システムが停止してしま
う。このように内蔵ＲＡＭの障害により、単一ＣＰＵで
あれば修復することができシステムの停止を招かなかっ
たものが、ＣＰＵを二重化したためにシステムの停止を
招くことになる。つまり、データ処理装置の信頼性を向
上すべくＣＰＵを二重化したにもかかわらず、発生頻度
の高い内蔵ＲＡＭエラーについては、二重化して出力比
較チェック（同期チェック）を行なうことにより逆に頻
繁にシステム停止を発生させることになるために信頼性
や可用性を低下させてしまう。

【０００９】本発明は、このような課題に鑑み創案され
たもので、内蔵ＲＡＭの障害を検出した場合には出力比
較チェックによるシステム停止を抑止しながら、その内
蔵ＲＡＭの障害を修復できるようにして、システムの信
頼性および可用性の向上をはかったデータ処理装置を提
供することを目的とする。

【００１０】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１において、１は多重化された複数
（少なくとも２つ）の処理部、２は各処理部１からの出
力を比較する比較部、３は制御部で、この制御部３は、
各処理部１に同一動作を行なわせ、比較部２による比較
結果に基づき各処理部１が同一動作を行なっていること
を確認しながら処理を実行する一方、比較部２による比
較結果に基づき各処理部１からの出力不一致を確認した
場合に処理を停止するように制御を行なうものである。

【００１１】また、４は各処理部１の内蔵ＲＡＭ１ａで
エラーが発生したことを検出する内蔵ＲＡＭエラー検出
部、５は抑止部で、この抑止部５は、内蔵ＲＡＭエラー
検出部４により少なくとも一つの処理部１で内蔵ＲＡＭ
エラーが発生したことを検出した場合に、この内蔵ＲＡ
Ｍエラーの発生に起因して比較部２が出力した比較結果
を抑止するものである（請求項１）。

【００１２】そして、比較部２からの比較結果を抑止部
５により抑止した場合に、その内蔵ＲＡＭエラーに対す
る修復処理を行なってから、再び、比較部２による出力
比較を行ないながら処理を実行する（請求項２）。な
お、抑止部５は、後述の論理和ゲートおよび論理積ゲー
トから構成することができる。ここで、論理和ゲート
は、各処理部１からの内蔵ＲＡＭエラー検出信号の論理
和を算出し、比較抑止信号として出力するものであり、
論理積ゲートは、その内蔵ＲＡＭエラー検出信号と同一
タイミングで比較部２から出力された比較結果と、論理
和ゲートからの比較抑止信号の反転信号との論理積を算
出し、出力比較エラー信号として出力するものである
（請求項３）。

【００１３】また、制御部３は、複数の処理部１の中で
予め定められた主処理部（図１中の複数の処理部１のう
ちの一つ）における情報に基づいて、その内蔵ＲＡＭエ
ラーに対する修復処理を行なうように複数の処理部１を
制御する（請求項４）。このとき、内蔵ＲＡＭエラー検
出時に主処理部以外の従処理部をリセットするリセット
部をそなえ（請求項５）、このリセット部によるリセッ
ト処理が内蔵ＲＡＭエラーに起因するものであるか否か
を示すフラグをそなえてもよい（請求項６）。なお、こ
のようなフラグをそなえる代わりに、内蔵ＲＡＭエラー
検出時に、制御部３が、従処理部に対し割込みを行な
い、その割込みアドレスとして内蔵ＲＡＭエラー発生時
専用のものを用いるようにしてもよい（請求項７）。

【００１４】また、制御部３は、主処理部および従処理
部の停止を確認してから、主処理部および従処理部を同
時に再起動し、その内蔵ＲＡＭエラーに対する修復処理
を開始するようにする（請求項８）。そして、その内蔵
ＲＡＭエラーに対する修復処理として、後述のデータ退
避処理およびデータ書込処理を行なってもよい。ここ
で、データ退避処理では、主処理部の内蔵制御レジス
タ，内蔵ステータスレジスタにおけるデータを主記憶部
に一旦退避させ、データ書込処理では、データ退避処理
後に、主記憶部に退避させたデータを主処理部以外の従
処理部の内蔵制御レジスタ，内蔵ステータスレジスタに
書き込む（請求項９）。このデータ書込処理時に、主記
憶部に退避させたデータを主処理部および従処理部に同
時に書き込んでもよい（請求項１０）。また、内蔵Ｒ
ＡＭエラーに対する修復処理時に、内蔵ＲＡＭ１ａのう
ち変換検索バッファ，キャッシュメモリとして用いられ
る内蔵ＲＡＭについては、主処理部および従処理部にお
いて無効化する（請求項１１）。このような内蔵ＲＡＭ
エラーに対する修復処理をＯＳ（Operating System）よ
りも上流側のファームウエア上で行なう（請求項１
２）。

【００１５】

【作用】図１により上述した本発明のデータ処理装置で
は、内蔵ＲＡＭエラー検出部４により少なくとも一つの
処理部１で内蔵ＲＡＭエラーが発生したことを検出する
と、抑止部５により、この内蔵ＲＡＭエラーの発生に起
因して比較部２から出力された比較結果が抑止される。
これにより、内蔵ＲＡＭエラー発生時には、比較部２の
出力比較チェック（同期チェック）に応じて制御部３に
よりシステムが停止されるのを抑止することができる
（請求項１）。

【００１６】そして、比較部２からの比較結果を抑止部
５により抑止してシステム停止を抑止した状態で、処理
部１により、その内蔵ＲＡＭエラーに対する修復処理が
行なわれた後、比較部２の出力比較チェック（同期チェ
ック）を行ないながら実行される処理が再開されるの
で、システム停止を招くことなくその内蔵ＲＡＭ１ａの
障害を修復することができる（請求項２）。

【００１７】なお、前述のごとく論理和ゲートおよび論
理積ゲートから構成された抑止部５では、内蔵ＲＡＭエ
ラー検出部４により内蔵ＲＡＭエラーの発生が検出され
ると、内蔵ＲＡＭエラー検出信号が“０”から“１”に
なり、論理和ゲートからの比較抑止信号が“０”から
“１”になる。このように比較抑止信号が“１”になる
と、その反転信号は“０”の状態で論理積ゲートに入力
される。

【００１８】従って、この論理積ゲートに入力される、
内蔵ＲＡＭエラー検出信号と同一タイミングの比較部２
による比較結果は、論理積ゲートを通過することができ
なくなって、出力比較エラー信号の出力が抑止される。
一方、論理和ゲートからの比較抑止信号が“０”の状態
では、その反転信号は“１”になっているので、論理積
ゲートに入力される比較部２からの比較結果は論理積ゲ
ートから出力比較エラー信号として出力される（請求項
３）。

【００１９】また、制御部３による内蔵ＲＡＭエラーに
対する修復処理は、複数の処理部１の中で主処理部にお
ける情報に基づいて行なわれ、制御部３により、主処理
部以外の従処理部における情報を主処理部における情報
と一致させることで、同一の修復処理ソフトウエアを多
重化した状態で実行可能となり、修復処理を行なうこと
ができる（請求項４）。

【００２０】このとき、内蔵ＲＡＭエラー検出時にリセ
ット部により従処理部をリセットすることで、内蔵ＲＡ
Ｍエラー検出時に従処理部が突き放しロードアクセスを
出力している場合、この従処理部が突き放しロードアク
セスの完了を待つことなくがなくなる（請求項５）。ま
た、このリセット部によるリセット処理が内蔵ＲＡＭエ
ラーに起因するものであるか否かを示すフラグをそなえ
ることにより、そのフラグを参照するだけで、システム
初期化時等の本来のリセット処理であるか内蔵ＲＡＭエ
ラーに起因するリセット処理であるかを判別できるの
で、各リセット処理に応じた対処（即ち、内蔵ＲＡＭエ
ラーに起因するリセット処理である場合には所定の修復
処理）を施すことができる（請求項６）。

【００２１】なお、このようなフラグに代えて、内蔵Ｒ
ＡＭエラー検出時の制御部３による従処理部への割込み
処理時の割込みアドレスとして内蔵ＲＡＭエラー発生時
専用のものを用いることで、フラグを用いた場合と同様
に、システム初期化時等の本来のリセット処理であるか
内蔵ＲＡＭエラーに起因するリセット処理であるかを判
別できるので、各リセット処理に応じた対処を施せる
（請求項７）。

【００２２】また、制御部３により、主処理部および従
処理部の停止を確認してから、主処理部および従処理部
が同時に再起動されて修復処理が開始され、主処理部に
対する修復処理，従処理部に対する修復処理，両処理部
に対する修復処理に切り分けることなく、内蔵ＲＡＭエ
ラーに対する修復処理が行なわれる（請求項８）。そし
て、主処理部の内蔵制御レジスタ，内蔵ステータスレジ
スタにおけるデータを主記憶部に一旦退避させてから、
主記憶部に退避させたデータを主処理部以外の従処理部
の内蔵制御レジスタ，内蔵ステータスレジスタに書き込
むことにより、これらの処理部における内蔵ＲＡＭのデ
ータを一致させることができる（請求項９）。また、デ
ータ書込処理時に、主記憶部に退避させたデータを主処
理部および従処理部に同時に書き込んでも、これらの処
理部における内蔵ＲＡＭのデータを一致させることがで
き、特に、この場合、主処理部と従処理部とを切り分け
た制御が不要になる（請求項１０）。

【００２３】また、内蔵ＲＡＭエラーに対する修復処理
時に、変換検索バッファ，キャッシュメモリとして用い
られる内蔵ＲＡＭについては、主処理部および従処理部
において無効化することで、これらの処理部における内
蔵ＲＡＭのデータを一致させることができる（請求項１
１）。さらに、内蔵ＲＡＭエラーに対する修復処理を、
ＯＳよりも上流側のファームウエア上で行なうことで、
ＯＳに一切の変更を加えることなく、内蔵ＲＡＭエラー
に対する修復処理が可能になる（請求項１２）。

【００２４】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は本発明の一実施例としてのデータ処理装置
を示すブロック図であり、この図２に示すように、本実
施例では、ＣＰＵを二重化したデータ処理装置が示され
ている。

【００２５】図２において、１０ＡはマスタＣＰＵ（主
処理部）、１０ＢはスレーブＣＰＵ（従処理部）、１１
はＭＣＵ（Memory access Control Unit；制御部）、１
２はＭＳＵ（Main Strage Unit；主記憶部）であり、二
重化されたＣＰＵ１０Ａ，１０Ｂは、ＭＣＵ１１により
制御されて同一動作を実行するようになっている。ま
た、ＭＣＵ１１は、ＣＰＵ１０Ａ，１０ＢとＭＳＵ１２
との間にそなえられて、各ＣＰＵ１０Ａ，１０Ｂからの
アクセスに応じてＭＳＵ１２との間でデータのやり取り
（読出／書込）を制御するためのものである。

【００２６】なお、本実施例では、マスタＣＰＵ１０Ａ
からＭＣＵ１１には、ストアデータＭＳＤおよびそのパ
リティＭＳＤＰと、アクセスアドレスＭＡＡおよびその
パリティＭＡＡＰと、制御信号Ｃ２とが送られる一方、
ＭＣＵ１１からマスタＣＰＵ１０Ａには、フェッチデー
タＦＤおよびそのパリティＦＤＰと、制御信号Ｃ１とが
送られるようになっている。これに対して、スレーブＣ
ＰＵ１０ＢからＭＣＵ１１には、データ，アドレス，制
御信号等は送信されず、多重化したＣＰＵ１０Ａ，１０
Ｂが同一動作を行なっているかどうかを確認するために
パリティ信号のみ送信され、ＭＣＵ１１からスレーブＣ
ＰＵ１０Ｂには、マスタＣＰＵ１０Ａと同様に、フェッ
チデータＦＤおよびそのパリティＦＤＰと、制御信号Ｃ
１とが送られるようになっている。

【００２７】つまり、ＭＣＵ１１には、マスタＣＰＵ１
０Ａからの制御信号Ｃ２およびアクセス情報のみが入力
され、マスタＣＰＵ１０Ａからアクセス要求されたデー
タＭＳＤおよびそのパリティＭＳＤＰのみがＭＳＵ１２
へ送られる一方、マスタＣＰＵ１０Ａからフェッチ（読
出）要求されたデータＦＤおよびそのパリティＦＤＰ
は、ＭＳＵ１２から読み出され、マスタＣＰＵ１０Ａお
よびスレーブＣＰＵ１０Ｂの両方へ送られる。

【００２８】従って、マスタＣＰＵ１０Ａおよびスレー
ブＣＰＵ１０Ｂには、全く同一のフェッチデータＦＤお
よび制御信号Ｃ１が入力されるので、これらのＣＰＵ１
０Ａ，１０Ｂは同一動作を実行するが、ＭＣＵ１１に対
するアクセスはマスタＣＰＵ１０Ａのみが行なう。ただ
し、スレーブＣＰＵ１０Ｂからは、ストアデータパリテ
ィＳＳＤＰおよびアクセスアドレスパリティＳＡＡＰの
みが出力され、後述する出力比較回路１３に入力されて
いる。即ち、スレーブＣＰＵ１０Ｂは、マスタＣＰＵ１
０Ａと同一の動作を行なって、後述する出力比較チェッ
ク（同期チェック）のために必要なデータを得るために
用いられる。なお、本実施例の説明中、出力比較チェッ
クと同期チェックとは同義である。

【００２９】このように、本実施例では、スレーブＣＰ
Ｕ１０Ｂについては、ＭＣＵ１１に対するアクセス関連
の書込信号ライン等が省略され、これによりシステムを
構成するハードウエア量を少なくしている。また、図２
において、１３は出力比較回路（比較部）で、この出力
比較回路１３は、マスタＣＰＵ１０Ａの出力とスレーブ
ＣＰＵ１０Ｂの出力とを比較して、出力比較チェック
（同期チェック）を行なうもので、本実施例では、マス
タＣＰＵ１０ＡからのストアデータパリティＭＳＤＰと
スレーブＣＰＵ１０ＢからのストアデータパリティＳＳ
ＤＰとを比較すると同時に、マスタＣＰＵ１０Ａからの
アクセスアドレスパリティＭＡＡＰとスレーブＣＰＵ１
０ＢからのアクセスアドレスパリティＳＡＡＰとを比較
し、いずれか一方に不一致が生じた場合に“０”から
“１”になる出力比較エラー信号として、同期チェック
結果SYNC-CHKを出力するものである。

【００３０】なお、本実施例では、構成を簡素化するた
めにパリティの比較のみを行なっているが、ストアデー
タどうしやアクセスアドレスどうしの比較を行なうよう
にしてもよい。また、出力比較回路１３の詳細構成につ
いては図４により後述する。さらに、１９はＣＰＵ１０
Ａからアクセス可能なＭＣＵ１１内のステータスレジス
タで、このステータスレジスタ１９には、後述する領域
１９Ａのほか、出力比較回路１３による同期チェックを
有効／無効にするための同期チェックイネーブル設定領
域（SYNC-CHK-EN)１９Ｂが設けられている。この領域１
９Ｂに“１”が設定され同期チェックイネーブルが設定
されている場合、同期チェックが有効になっており、図
４により後述するごとく、出力比較回路１３による同期
チェック結果SYNC-CHKが、後述する出力比較チェック抑
止回路１８において有効化され、ＭＣＵ１１に入力され
るようになっている。

【００３１】そして、ＭＣＵ１１は、その同期チェック
結果SYNC-CHKに基づきＣＰＵ１０Ａ，１０Ｂが同一動作
を行なっていることを確認しながら処理を実行する一
方、その同期チェック結果SYNC-CHKに基づきＣＰＵ１０
Ａ，１０Ｂの出力不一致を確認した場合に処理を停止
（システム停止）するように制御する機能を有してい
る。上述した領域１９Ｂに“０”が設定され同期チェッ
クイネーブルが未設定の場合には、同期チェックは無効
になっており、図４により後述するごとく、出力比較回
路１３による同期チェック結果SYNC-CHKは、後述する出
力比較チェック抑止回路１８において無効化され、ＭＣ
Ｕ１１には入力されず、ＣＰＵ１０Ａ，１０Ｂの出力不
一致によるシステム停止が行なわれないようになってい
る。

【００３２】一方、本実施例の各ＣＰＵ１０Ａ，１０Ｂ
には、それぞれ、ＣＰＵ１０Ａ，１０Ｂに内蔵されるＲ
ＡＭでエラーが発生したことを検出する内蔵ＲＡＭエラ
ー検出回路１４がそなえられている。各ＣＰＵ１０Ａ，
１０Ｂには、例えば、図３に示すように、内蔵ＲＡＭと
してキャッシュメモリ１５ＡおよびＴＬＢ１５Ｂを有し
ている。

【００３３】そして、この内蔵ＲＡＭエラー検出回路１
４は、これらの内蔵ＲＡＭ１５Ａ，１５Ｂでエラー（ビ
ット反転エラー等の障害）が発生したことを検出するも
ので、例えば図３に示すように、複数（図中２つ）のパ
リティチェック回路（ＰＣＫ）１６と、論理和ゲート１
７とから構成されている。ここで、各パリティチェック
回路１６は、各内蔵ＲＡＭ１５Ａ，１５Ｂのリードポー
トＲに接続され、リードポートＲから読み出されるデー
タのパリティをチェックするもので、パリティエラー発
生時（内蔵ＲＡＭエラー発生時）に“０”から“１”に
なるパリティチェック信号を出力するものである。

【００３４】また、論理和ゲート１７は、各パリティチ
ェック回路１６からのパリティチェック信号の論理和を
算出し、内蔵ＲＡＭエラー検出信号IRX-DETECTとして出
力するものである。つまり、ＣＰＵ１０Ａもしくは１０
Ｂの内蔵ＲＡＭのいずれか一つにでも内蔵ＲＡＭエラー
が発生すると、内蔵ＲＡＭエラー検出回路１４からの内
蔵ＲＡＭエラー検出信号IRX-DETECTが“０”から“１”
になる。この内蔵ＲＡＭエラー検出信号IRX-DETECTは、
ＣＰＵ１０Ａ，１０Ｂに設けられた外部端子から、他方
のＣＰＵ１０Ａまたは１０Ｂのほか、ＭＣＵ１１，後述
する比較チェック抑止回路１８および後述するシステム
制御回路２０へ出力される。

【００３５】なお、図２において、マスタＣＰＵ１０Ａ
からの内蔵ＲＡＭエラー検出信号は“M-IRX-DETECT”と
して示し、スレーブＣＰＵ１０Ｂからの内蔵ＲＡＭエラ
ー検出信号は“S-IRX-DETECT”として示されている。た
だし、“ＩＲＸ”は、“Internal RAM Exception（内蔵
ＲＡＭ障害，内蔵ＲＡＭ例外）”の略である。また、図
２に示すように、ＭＣＵ１１のステータスレジスタ１９
には、内蔵ＲＡＭエラー検出フラグ設定領域（IRX-FLA
G）１９Ａが設けられており、マスタＣＰＵ１０Ａから
の内蔵ＲＡＭエラー検出信号M-IRX-DETECTもしくはスレ
ーブＣＰＵ１０Ｂからの内蔵ＲＡＭエラー検出信号S-IR
X-DETECTのいずれか一方が“１”になると、この領域１
９Ａのフラグが“１”に設定されるようになっている。
従って、本実施例のシステムを制御するためのソフトウ
エアは、このステータスレジスタ１９の領域１９Ａのフ
ラグを参照することにより、スレーブＣＰＵ１０Ｂに対
してリセット処理（後述）を行なう際に、そのリセット
処理が、システム初期化時等の本来のリセット処理であ
るか内蔵ＲＡＭエラーに起因するリセット処理であるか
を判別できるようになっている。

【００３６】さて、図２において、１８は出力比較チェ
ック抑止回路で、この出力比較チェック抑止回路１８
は、ＣＰＵ１０Ａ，１０Ｂの少なくとも一方で内蔵ＲＡ
Ｍエラーが発生した場合に、この内蔵ＲＡＭエラーの発
生に起因して出力比較回路１３が出力した比較結果（同
期チェック結果SYNC-CHK）を抑止するものである。以下
に、図４を参照しながら、出力比較回路１３および出力
比較チェック抑止回路１８の詳細な構成について説明す
る。

【００３７】出力比較回路１３は、２つの一致比較回路
２１Ａ，２１Ｂと、論理和ゲート２２と、タイミング調
整回路２３とから構成されている。一致比較回路２１Ａ
は、マスタＣＰＵ１０ＡからのストアデータパリティＭ
ＳＤＰとスレーブＣＰＵ１０Ｂからのストアデータパリ
ティＳＳＤＰとを比較し、一致しない場合に“０”から
“１”になる信号を出力するものであり、同様に、一致
比較回路２１Ｂは、マスタＣＰＵ１０Ａからのアクセス
アドレスパリティＭＡＡＰとスレーブＣＰＵ１０Ｂから
のアクセスアドレスパリティＳＡＡＰとを比較し、一致
しない場合に“０”から“１”になる信号を出力するも
のである。

【００３８】そして、論理和ゲート２２は、これらの一
致比較回路２１Ａ，２１Ｂからの信号の論理和を算出す
るものである。従って、この論理和ゲート２２からの信
号、つまり同期チェック結果SYNC-CHKは、一致比較回路
２１Ａ，２１Ｂの少なくとも一方でパリティの不一致
（ＣＰＵ出力不一致）が検出された場合に“０”から
“１”になる。

【００３９】タイミング調整回路２３は、２段のレジス
タ（Ｄフリップフロップ）２３Ａ，２３Ｂから構成され
ており、これらのレジスタ２３Ａ，２３Ｂにより、論理
和ゲート２２からの同期チェック結果SYNC-CHKを、本実
施例では２サイクル分だけ遅延させて、その出力タイミ
ングが調整されるようになっている。この出力タイミン
グ調整は以下のような理由により行なわれる。つまり、
内蔵ＲＡＭエラー発生時には、内蔵ＲＡＭエラー検出回
路１４によりその内蔵ＲＡＭエラーを検出するのと同時
に、論理和ゲート２２からの同期チェック結果SYNC-CHK
も“０”から“１”になる。しかし、内蔵ＲＡＭエラー
が発生してから、出力比較チェック抑止回路１８により
同期チェック結果SYNC-CHKを実際に抑止するまでに、本
実施例では２サイクル分の遅れがある（図５参照）。そ
こで、出力比較チェック抑止回路１８により抑止すべき
同期チェック結果SYNC-CHKが、その内蔵ＲＡＭエラーに
起因するものとなるように、その出力タイミングがタイ
ミング調整回路２３により調整されるようになっている
のである。

【００４０】一方、出力比較チェック抑止回路１８は、
論理和ゲート２４，同期型ＳＲフリップフロップ２５お
よび論理積ゲート２６から構成されている。論理和ゲー
ト２４は、マスタＣＰＵ１０Ａからの内蔵ＲＡＭエラー
検出信号M-IRX-DETECTとスレーブＣＰＵ１０Ｂからの内
蔵ＲＡＭエラー検出信号S-IRX-DETECTとの論理和を算出
し、比較抑止信号として出力するもので、ＣＰＵ１０
Ａ，１０Ｂのいずれか一方で内蔵ＲＡＭエラーが発生す
ると、その比較抑止信号が“１”になる。

【００４１】ＳＲフリップフロップ２５は、Ｒ端子に論
理和ゲート２４からの比較抑止信号を入力され、Ｓ端子
にＭＣＵ１１のステータスレジスタ１９からの同期チェ
ックイネーブルSYNC-CHK-EN を入力されるもので、この
ＳＲフリップフロップ２５のＱ端子出力は、同期チェッ
クイネーブルSYNC-CHK-EN が“１”の場合、論理和ゲー
ト２４からの比較抑止信号が“０”である限り“１”で
あるが、この比較抑止信号が“１”になると“０”にな
る。つまり、ＳＲフリップフロップ２５のＱ端子から
は、同期チェックイネーブルSYNC-CHK-EN が“１”の場
合に、論理和ゲート２４からの比較抑止信号の反転信号
が出力されているものとみることもできる。

【００４２】そして、論理積ゲート２６は、内蔵ＲＡＭ
エラー検出信号と同一タイミングで出力比較回路１３か
ら出力された同期チェック結果SYNC-CHKと、ＳＲフリッ
プフロップ２５のＱ端子出力との論理積を算出し、その
論理積を同期チェック結果SYNC-CHK（出力比較エラー信
号）として出力するものである。この論理積ゲート２６
の出力は、同期チェックイネーブルSYNC-CHK-EN が
“０”の場合つまり同期チェック無効の場合、ＳＲフリ
ップフロップ２５のＱ端子出力が“０”であるため、常
時“０”になり出力比較回路１３からの同期チェック結
果SYNC-CHKは無効化されることになるが、同期チェック
イネーブルSYNC-CHK-EN が“１”の場合つまり同期チェ
ック有効の場合には、ＳＲフリップフロップ２５のＱ端
子出力が“１”になるため、出力比較回路１３からの同
期チェック結果SYNC-CHKは、論理積ゲート２６を通過可
能になる、つまり有効化されることになる。このよう
な同期チェック有効の状態で、ＣＰＵ１０Ａ，１０Ｂの
いずれか一方で内蔵ＲＡＭエラーが発生し論理和ゲート
２４からの比較抑止信号が“１”になると、ＳＲフリッ
プフロップ２５のＱ端子出力が“０”に切り換わり、出
力比較回路１３からの同期チェック結果SYNC-CHKは、論
理積ゲート２６を通過不能になる、つまり無効化される
ことになる。

【００４３】従って、本実施例では、同期チェックイネ
ーブルSYNC-CHK-EN によりシステムが同期チェック有効
の状態になっていても、ＣＰＵ１０Ａ，１０Ｂで内蔵Ｒ
ＡＭエラーが発生すると、出力比較回路１３からの同期
チェック結果SYNC-CHKが無効化され、実質的に同期チェ
ック無効の状態になり、内蔵ＲＡＭエラーによってシス
テムが停止するのを抑止できるようになっている。

【００４４】なお、図４中、Ｄフリップフロップ２３
Ａ，２３ＢおよびＳＲフリップフロップ２５におけるク
ロック端子（ＣＬＫ）の図示は省略されているがこれら
のフリップフロップ２３Ａ，２３Ｂ，２５は、実際には
クロックを入力されて、すべてそのクロックに同期して
動作する。次に、図５を参照しながら、上述のように構
成された出力比較回路１３および出力比較チェック抑止
回路１８の動作について簡単に説明する。なお、図５に
おいて、２７は命令コードレジスタ、２８はデコーダ、
２９は汎用レジスタ（ＧＲ）、３０は加算器（ＡＤ
Ｄ）、３１Ａ〜３１Ｃ，３２，３３はレジスタである。

【００４５】マスタＣＰＵ１０Ａにおいて、命令コード
レジスタ２７に命令コード（opcode）が入力されると、
その命令コードをデコーダ２８によりデコード（decod
e）するとともに、演算に必要なデータが汎用レジスタ
２９から読み出される。デコーダ２８によるデコード結
果は、処理サイクル毎にレジスタ３１Ａ，３１Ｂ，３１
Ｃに順次格納され、各処理サイクルではそのデコード結
果に応じた処理が実行されるようになっている。

【００４６】命令コードのデコード処理後、そのデコー
ド結果に応じて加算器３０によるアドレス演算処理を行
なってから、そのアドレス演算結果を、ＴＬＢ（内蔵Ｒ
ＡＭ）１５Ａによりアドレス変換している。そして、こ
のアドレス変換時に、ＴＬＢ１５Ａからの読出データ
（アクセスアドレス等）について、内蔵ＲＡＭエラー検
出回路１４のパリティチェック回路１６Ａによりパリテ
ィチェックが行なわれる。

【００４７】以上の動作は、図５には図示しないスレー
ブＣＰＵ１０Ｂにおいても全く同様に行なわれており、
パリティチェックを行なうのと同時に、アドレス変換時
に得られたマスタＣＰＵ１０Ａからのアクセスアドレス
パリティＭＡＡＰとスレーブＣＰＵ１０Ｂからのアクセ
スアドレスパリティＳＡＡＰとは出力比較回路１３の一
致比較回路２１Ｂに入力されてこれらのパリティの一致
(match）チェックが行なわれる。

【００４８】パリティチェック回路１６Ａによるパリテ
ィチェック結果は、レジスタ３２に一旦格納された後、
内蔵ＲＡＭエラー検出信号M-IRX-DETECT，S-IRX-DETECT
として出力比較チェック抑止回路１８の論理和ゲート２
４に入力され、その論理和結果が比較抑止信号としてＳ
Ｒフリップフロップ２５のＲ端子に入力され、このＳＲ
フリップフロップ２５のＱ端子出力と、出力比較回路１
３からの同期チェック結果SYNC-CHKとの論理積が論理積
ゲート２６で算出されて同期チェック結果SYNC-CHKとし
て出力される。

【００４９】このとき、前述したように、タイミング調
整回路２３のレジスタ２３Ａ，２３Ｂにより、出力比較
回路１３からの同期チェック結果SYNC-CHKは、論理和ゲ
ート２４およびＳＲフリップフロップ２５の動作期間だ
け遅延されるため、出力比較チェック抑止回路１８によ
り、内蔵ＲＡＭエラーに起因する同期チェック結果SYNC
-CHKが抑止される。

【００５０】ところで、図２において、２０はシステム
制御回路（リセット部）で、このシステム制御回路２０
は、内蔵ＲＡＭエラー検出時にスレーブＣＰＵ１０Ｂを
リセットすべくスレーブリセット信号（SLAVE-RESET)を
出力するリセット部としての機能を有するとともに、Ｃ
ＰＵ１０Ａ，１０Ｂの停止を確認してからＣＰＵ１０
Ａ，１０Ｂを同時に再起動して内蔵ＲＡＭエラーに対す
る修復処理（リカバリ処理）を開始すべく再起動信号
（CPU-START)を出力する機能も有している。

【００５１】このシステム制御回路２０は、図６に示す
ように、論理和ゲート３４，同期型ＳＲフリップフロッ
プ３５，Ｄフリップフロップ（レジスタ）３６，論理積
ゲート３７，インバータ回路３８，論理積ゲート３９お
よびＤフリップフロップ（レジスタ）４０から構成され
ている。なお、図６中、ＳＲフリップフロップ３５，Ｄ
フリップフロップ３６，４０のクロック端子（ＣＬＫ）
の図示は省略されているが、これらのフリップフロップ
３５，３６，４０は、実際にはクロックを入力されて、
すべてそのクロックに同期して動作する。

【００５２】ここで、論理和ゲート３４は、マスタＣＰ
Ｕ１０Ａからの内蔵ＲＡＭエラー検出信号M-IRX-DETECT
（図６中、IRX-DETECT-MASTER)とスレーブＣＰＵ１０Ｂ
からの内蔵ＲＡＭエラー検出信号S-IRX-DETECT（図６
中、IRX-DETECT-SLAVE）との論理和を算出して出力する
もので、その出力は、論理和ゲート２４からの比較抑止
信号と全く同様に、ＣＰＵ１０Ａ，１０Ｂのいずれか一
方で内蔵ＲＡＭエラーが発生すると“１”になる。

【００５３】ＳＲフリップフロップ３５は、Ｓ端子に論
理和ゲート３４の出力を入力されるとともに、Ｒ端子に
論理積ゲート３９の出力（図６，図７中の符号Ｃ参照）
を入力されるものである。Ｄフリップフロップ３６は、
Ｄ端子にＳＲフリップフロップ３５のＱ端子出力図６,
図７中の符号Ａ参照)を入力され、このＳＲフリップフ
ロップ３５のＱ端子出力を１クロック分遅延(図６,図７
中の符号Ｂ参照)させて出力するものである。

【００５４】論理積ゲート３７は、インバータ回路３８
を介してＤフリップフロップ３６のＱ端子出力を入力さ
れ、そのＤフリップフロップ３６のＱ端子出力の反転信
号と、ＳＲフリップフロップ３５のＱ端子出力との論理
積を算出してスレーブリセット信号(SLAVE-RESET)とし
て出力するものである。論理積ゲート３９は、ＳＲフリ
ップフロップ３５のＱ端子出力と、マスタＣＰＵ１０Ａ
の停止信号（CPU-STOP-MASTER)と、スレーブＣＰＵ１０
Ｂの停止信号（CPU-STOP-SLAVE）との論理積を算出して
出力するもので、その出力（図６，図７中の符号Ｃ参
照）は、ＳＲフリップフロップ３５のＱ端子出力が
“１”になってから（つまり内蔵ＲＡＭエラーが発生し
てから）、ＣＰＵ１０Ａ，１０Ｂがいずれも停止した場
合（停止信号がいずれも“１”になった場合）に“１”
になる。

【００５５】Ｄフリップフロップ４０は、Ｄ端子に論理
積ゲート３９の出力を入力され１クロック分保持し、そ
の出力をＱ端子からＣＰＵ１０Ａ，１０Ｂに対する再起
動信号（CPU-START)として出力するものである。次に、
図７を参照しながら、上述のように構成されたシステム
制御回路２０の動作について簡単に説明する。この図７
では、例えばマスタＣＰＵ１０Ａで内蔵ＲＡＭエラーが
発生した場合、つまり、内蔵ＲＡＭエラー検出信号IRX-
DETECT-M積ASTER(論理和ゲート３４の出力）がタイミン
グｔ₁で“１”になった場合を示している。

【００５６】論理和ゲート３４の出力が“１”になって
から最初のクロック信号ＣＬＫの立ち上がりタイミング
ｔ₂で、その論理和ゲート３４の出力がＳＲフリップフ
ロップ３５にＳ端子から取り込まれ、このＳＲフリップ
フロップ３５のＱ端子出力Ａが“１”になる。この時点
で、Ｄフリップフロップ３６のＱ端子出力Ｂは“０”
で、インバータ回路３８を介して論理積ゲート３７に入
力される信号は“１”の状態であるので、論理積ゲート
３７に入力されるもう一方の信号であるＳＲフリップフ
ロップ３５のＱ端子出力Ａが“１”になることにより、
この論理積ゲート３７の出力つまりスレーブリセット信
号は“１”になり、スレーブＣＰＵ１０Ｂに対するリセ
ット処理が行なわれる。

【００５７】そして、次のクロック信号ＣＬＫの立ち上
がりタイミングｔ₃で、ＳＲフリップフロップ３５のＱ
端子出力ＡがＤフリップフロップ３６にＤ端子から取り
込まれ、このＤフリップフロップ３６のＱ端子出力Ｂが
“１”になる。これにより、ＮＯＴ端子３８を介して論
理積ゲート３７に入力される信号は“０”になり、論理
積ゲート３７からのスレーブリセット信号は“０”にな
る。従って、スレーブリセット信号は１クロック分の期
間だけ“１”になる。

【００５８】内蔵ＲＡＭエラーの発生および上記スレー
ブリセット信号の出力に伴って、まずタイミングｔ₄で
マスタＣＰＵ１０Ａが停止してその停止信号が“１”に
なった後、タイミングｔ₅でスレーブＣＰＵ１０Ｂが停
止してその停止信号が“１”になると、論理積ゲート３
９への３入力（ＳＲフリップフロップ３５のＱ端子出力
Ａおよび２つの停止信号）が全て“１”の状態になるの
で、論理積ゲート３９の出力Ｃが“１”になる。

【００５９】論理積ゲート３９の出力Ｃが“１”になっ
てから最初のクロック信号ＣＬＫの立ち上がりタイミン
グｔ₆で、その論理積ゲート３９の出力ＣがＳＲフリッ
プフロップ３５にＲ端子から取り込まれ、このＳＲフリ
ップフロップ３５のＱ端子出力Ａが“０”になる。これ
と同時に、論理積ゲート３９の出力ＣがＤフリップフロ
ップ４０にＤ端子から取り込まれ、このＤフリップフロ
ップ４０のＱ端子出力つまり再起動信号は１クロック分
の期間だけ“１”になり、ＣＰＵ１０Ａ，１０Ｂに対す
る再起動処理が行なわれる。

【００６０】そして、ＳＲフリップフロップ３５のＱ端
子出力Ａが“１”から“０”になるのに応じて論理積ゲ
ート３９の出力Ｃも“０”になるとともに、再起動信号
が“１”になるのに応じて各ＣＰＵ１０Ａ，１０Ｂの停
止信号が“０”になる。また、次のクロック信号ＣＬＫ
の立ち上がりタイミングｔ₇で、ＳＲフリップフロップ
３５のＱ端子出力ＡがＤフリップフロップ３６にＤ端子
から取り込まれ、このＤフリップフロップ３６のＱ端子
出力Ｂも再び“０”になる。

【００６１】なお、論理積ゲート３７からのスレーブリ
セット信号（SLAVE-RESET)およびＤフリップフロップ４
０からの再起動信号（CPU-START)は、それぞれ、従来か
らの機能により生成される本来のＣＰＵリセット信号お
よび本来のＣＰＵ起動信号との論理和を算出され、その
論理和結果として出力される。ここでいう本来のＣＰＵ
リセット信号とは、初期化等のリセット処理時に出力さ
れるものであり、本来のＣＰＵ起動信号とは、システム
立ち上げ等の起動処理時に出力されるものである。

【００６２】さて、図２に示す本実施例のＭＣＵ１１
は、内蔵ＲＡＭエラーの発生に伴って出力比較回路１３
からの同期チェック結果SYNC-CHKを出力比較チェック抑
止回路１８で抑止した場合に、リカバリ処理ソフトウエ
アに従って、その内蔵ＲＡＭエラーに対する修復処理
（リカバリ処理）を行なってから、再び、同期チェック
を伴うＣＰＵ１０Ａ，１０Ｂによる処理を実行させる機
能を有している。

【００６３】このとき、内蔵ＲＡＭエラーの発生および
システム制御回路１８からのスレーブリセット信号に応
じてＣＰＵ１０Ａ，１０Ｂが停止した後、システム制御
回路１８からの再起動信号によりＣＰＵ１０Ａ，１０Ｂ
を再起動してこれらのＣＰＵ１０Ａ，１０Ｂの同期状態
を合わせ直してから、ＭＣＵ１１は、予め定められたマ
スタＣＰＵ（ＭＣＵ１１との間にＭＳＵ１２へのストア
情報の信号ラインを設けられたＣＰＵ）１０Ａにおける
情報に基づいて、内蔵ＲＡＭエラーに対する修復処理を
行なうようになっている。

【００６４】即ち、本実施例のＭＣＵ１１は、その修復
処理として、マスタＣＰＵ１０Ａ内のプログラムカウン
タや割込み原因レジスタ等を含む内蔵制御レジスタ，内
蔵ステータスレジスタ（図示せず）におけるデータをＭ
ＳＵ１２に一旦退避させるデータ退避処理を行なった
後、ＭＳＵ１２に退避させたデータをＣＰＵ１０Ａおよ
び１０Ｂの内蔵制御レジスタ，内蔵ステータスレジスタ
に同時に書き込むデータ書込処理を行なっている。この
ようにしてＣＰＵ１０Ａおよび１０Ｂの内蔵制御レジス
タ，内蔵ステータスレジスタにおけるデータを一致させ
る。

【００６５】ただし、上記データ書込処理に際しては、
一旦ＭＳＵ１２に退避させたデータはスレーブＣＰＵ１
０Ｂの内蔵制御レジスタ，内蔵ステータスレジスタのみ
に書き込んでもよいが、ＣＰＵ１０Ａおよび１０Ｂの両
方に書き込むことにより、マスタＣＰＵ１０Ａとスレー
ブＣＰＵ１０Ｂとを切り分けた制御が不要になって、修
復処理のための制御を容易かつ確実に行なえる利点があ
る。なお、前記データ退避処理を行なった後、出力比較
回路１３による同期チェックを伴う処理を再開する。そ
のために、図２のＭＣＵ１１内のステータスレジスタ１
９の領域１９Ｂ（SYNC-CHK-EN)に書き込みを行なって、
図４のSYNC-CHK-EN 信号を“１”にし、ＳＲフリップフ
ロップ２５のＳ端子入力を“１”にすることで、SYNC-C
HK＝１として、同期チェックを再開する。

【００６６】また、内蔵ＲＡＭエラーに対する修復処理
時に、内蔵ＲＡＭであるキャッシュメモリ１５Ａおよび
ＴＬＢ１５Ｂについては、その内部のデータをＣＰＵ１
０Ａ，１０Ｂにおいて全て一致させるために、ソフトウ
エアにより、各ＣＰＵ１０Ａ，１０Ｂのキャッシュメモ
リ１５ＡおよびＴＬＢ１５Ｂの内容を消去して無効化す
る。

【００６７】そして、上述したＭＣＵ１１による内蔵Ｒ
ＡＭエラーの修復処理は、ＯＳよりも上流のファームウ
エア上で行なうようにすることで、ＯＳに一切の変更を
加えることなく実現され、内蔵ＲＡＭエラーに対する修
復処理を確実かつ容易に行なえる利点がある。なお、Ｃ
ＰＵで実行される修復処理ソフトウエア（プログラム）
はＭＳＵ１２上にあり、そのソフトウエアをＣＰＵ１０
Ａ，１０Ｂが同時に実行する。また、そのソフトウエア
は、システム制御回路２０によるリセット処理時に、ス
テータスレジスタ１９の領域１９Ａにおけるフラグ（IR
X-FLAG）を参照することにより、そのリセット処理が、
システム初期化時等の本来のリセット処理であるか内蔵
ＲＡＭエラーに起因するリセット処理であるかを判別し
て切り分けることができるので、各リセット処理に応じ
た対処を施すことができる。

【００６８】つまり、リセット処理時にステータスレジ
スタ１９の領域１９Ａにおけるフラグが“１”である場
合、内蔵ＲＡＭエラーに起因するリセット処理であるた
め、その内蔵ＲＡＭエラーを修復するためのリカバリ処
理ソフトウエアの実行が開始されるようになっている。
上述のようなフラグをステータスレジスタ１９にそなえ
る代わりに、内蔵ＲＡＭエラー検出時に、ＭＣＵ１１
が、スレーブＣＰＵ１０Ｂに対し割込みを行ない、その
割込みアドレスとして内蔵ＲＡＭエラー発生時専用のも
のを用いることで、フラグを用いた場合と同様の作用効
果を得ることができる。

【００６９】次に、上述のごとく構成され、各種機能や
作用を有する本実施例のデータ処理装置による全体的な
動作を、図２〜図７を参照しながら、図８（ステップＳ
１〜Ｓ１４）に従って説明する。なお、図８では、マス
タＣＰＵ１０Ａで内蔵ＲＡＭエラーが発生した場合の動
作例が示されている。まず、マスタＣＰＵ〔ＣＰＵ
（Ｍ）〕１０Ａの内蔵ＲＡＭエラー検出回路１４（図３
参照）により内蔵ＲＡＭエラーの発生を検出すると（ス
テップＳ１）、その検出信号M-SYNC-DETECT が、図２に
示すように、ＭＣＵ１１，出力比較チェック抑止回路１
８，システム制御回路２０，スレーブＣＰＵ１０Ｂに通
知される。このとき、ＭＣＵ１１のステータスレジスタ
１９（領域１９Ａ）におけるフラグ“IRX-FLAG”が
“１”に設定される。

【００７０】そして、出力比較チェック抑止回路１８に
より、同期チェック有効状態であれば図４，図５により
説明した通り、出力比較回路１３からの同期チェック結
果SYNC-CHKを抑止して同期チェックを無効の状態にする
とともに、システム制御回路２０により、図６，図７に
より説明した通り、スレーブリセット信号（SLAVE-RESE
T)がスレーブＣＰＵ１０Ｂに出力されてこのスレーブＣ
ＰＵ１０Ｂがリセットされる（ステップＳ２）。

【００７１】また、マスタＣＰＵ１０Ａは、ステップＳ
３の“restore-state(前半）”に移行し、非同期動作
（突き放したロードアクセスやコプロセッサアクセス）
の終了待ちを行なった後に停止する一方、スレーブＣＰ
Ｕ１０Ｂは、スレーブリセット信号を受けてリセットさ
れた後、ステップＳ４の“restore-state(前半）”に移
行し、やはり非同期動作の終了待ちを行なった後に停止
する。非同期動作があるか否かは、ＣＰＵ−コプロセッ
サ間信号にビジー信号があるので、その信号をモニタす
ることにより判定可能である。

【００７２】ここで、ステップＳ２による上述のような
スレーブＣＰＵ１０Ｂのリセット処理の必要性について
説明する。本実施例のデータ処理装置において、内蔵Ｒ
ＡＭエラー発生時に、マスタＣＰＵ１０Ａが突き放した
ロードアクセスあるいはコプロセッサアクセスを行なっ
ていた場合には、その完了を待たなければならない。マ
スタＣＰＵ１０Ａで内蔵ＲＡＭエラーが発生してからス
レーブＣＰＵ１０Ｂが停止するまでには、数サイクルの
ずれ（滑り）が生じる。そのずれの間にスレーブＣＰＵ
１０Ｂが次命令を発行する可能性がある。

【００７３】そのずれの間に、ロード命令のようにＣＰ
Ｕ外部にアクセスする命令をスレーブＣＰＵ１０Ｂが発
行した場合、スレーブＣＰＵ１０Ｂに停止を指示しても
スレーブＣＰＵ１０Ｂは命令の完了を待ってから停止状
態になる。何故ならば、スレーブＣＰＵ１０Ｂは、命令
発行の後で停止要求を受け付けたため、命令の完了を待
つことになる。

【００７４】図２に示すように、本実施例のデータ処理
装置では、スレーブＣＰＵ１０Ｂから外部に対するリク
エストは一切受け付けられない構成になっているため、
スレーブＣＰＵ１０Ｂから停止前に出力されたロード命
令はＭＣＵ１１では無視されてしまい、その要求は決し
て受け付けられることはなく、スレーブＣＰＵ１０Ｂ
は、非同期動作完了待ちの状態で無限ループに陥ってし
まう。

【００７５】このような状況が考えられるため、本実施
例では、内蔵ＲＡＭエラー発生時には、システム制御回
路２０によりスレーブリセット信号を生成して、スレー
ブＣＰＵ１０Ｂに対するリセット処理を行なっている。
従って、内蔵ＲＡＭエラー発生時にスレーブＣＰＵ１０
Ｂが突き放しロードアクセスを出力している場合でも、
リセット処理によりスレーブＣＰＵ１０Ｂが突き放しロ
ードアクセスの完了を待つことがなくなるため、スレー
ブＣＰＵ１０Ｂが無限ループの状態に陥るのを防止で
き、修復処理に直ちに且つ確実に移行することができ
る。

【００７６】なお、突き放しロードアクセスを行なわな
いＣＰＵであれば、内蔵ＲＡＭエラーで停止（割込み）
が発生すれば、命令をキャンセルするだけでよいので、
上述のようなシステム制御回路２０によるスレーブリセ
ット信号の生成の必要はなくなり、適当な割込みを発生
させるなどすればよい。次に、コプロセッサアクセスを
行なった場合に、ステップＳ３，Ｓ４において、その命
令の完了（非同期動作の完了）を待つ必要がある理由に
ついて以下に説明する。ここで、コプロセッサがＶＰＵ
（Vector Processor Unit)であり、以下のような命令
〜が順次発行されたものとする。

【００７７】vadd vr1, vr2, vr3 add r1, r2, r3 or r3, r4, r5 ld r2, r3, r6 sub r1, r2, r3 ただし、がＶＰＵに対する加算命令であり、例えば
のロード命令時に内蔵ＲＡＭエラーが発生したものとす
る。なお、〜において、vadd，add, or, ld, subは
それぞれ命令の種類を示し、vr1,vr2,vr3,r1〜r6は、各
命令の処理用のデータを格納するレジスタ番号を示して
いる。

【００７８】のようなベクトル命令は、データ数が多
く（例えば1024個のペアの浮動小数点加算を行なう）、
その終了を待ってから次命令動作を始めると処理時間が
長くなってしまうので、一般に非同期動作になり、ＣＰ
Ｕ１０Ａ，１０Ｂはあたかもそのコプロセッサ命令（ベ
クトル命令）が終了したとみなして次命令以降を実
行し続ける。

【００７９】しかし、そのコプロセッサ命令が未だ終
了していないにもかかわらず、後続命令で内蔵ＲＡＭ
エラーが生じた場合、そのコプロセッサ命令の終了を
待たずにリカバリ処理に移行するような手法にすると、
リカバリ作業内で未終了のコプロセッサ命令を再実行
しなければならない。また、そのコプロセッサ命令の
次命令から、内蔵ＲＡＭエラーが起きた命令の前の
命令までは既にＣＰＵ１０Ａ，１０Ｂで実行済みであ
るので、再実行してはならないといったような極めて複
雑な制御が必要になってしまう。このような理由から、
非同期処理が終了するまで待ってから各ＣＰＵ１０Ａ，
１０Ｂの停止を行なっている。

【００８０】さて、ステップＳ３，Ｓ４の処理によって
ＣＰＵ１０Ａ，１０Ｂがいずれも停止すると、図６，図
７により説明した通り、再起動信号（CPU-START)がＣＰ
Ｕ１０Ａ，１０Ｂに出力され、これらのＣＰＵ１０Ａ，
１０Ｂが同時に再起動される（ステップＳ５）。内蔵Ｒ
ＡＭエラーが発生してからステップＳ５でＣＰＵ１０
Ａ，１０Ｂが同時に再起動されるまでは、２つのＣＰＵ
１０Ａ，１０Ｂの間にはタイミングのずれが生じている
が、ステップＳ５でＣＰＵ１０Ａ，１０Ｂが同時に再起
動されると、後述のステップＳ９までストアデータは異
なるが、タイミングのずれは解消される。

【００８１】そして、再起動後、マスタＣＰＵ１０Ａ
は、ステップＳ６の“restore-state(後半）”に移行す
る。この“restore-state(後半）”では、内蔵ＲＡＭエ
ラー発生と同時に他のプログラム割込みが起きる場合が
あり、その場合は他のプログラム割込み要因がＣＰＵ内
部のステータスレジスタＩＲＤ（InterRuption Designa
tion）にセットされている。つまり、割込みが複数発生
していることになるので、まず割込みのプライオリティ
（優先順位）をとる。このとき、当然、内蔵ＲＡＭエラ
ーの方がプライオリティが高い。プライオリティをとっ
た後、ＰＣ（プログラムカウンタ）ＰＥＶ（Processing
EnVironment；プロセス環境）等を退避し、リカバリ作
業のための新しいＰＣへジャンプする。

【００８２】また、同様に、再起動後、スレーブＣＰＵ
１０Ｂも、ステップＳ７の“restore-state(後半）”に
移行し、マスタＣＰＵ１０Ａと同様の処理を行なうが、
ストアデータ線が接続されていないので、退避したＰＣ
やＰＥＶは使用されることはない。ステップＳ６，Ｓ７
の処理を終了すると、ＭＣＵ１１は、リカバリ処理ソフ
トウエアに従って、マスタＣＰＵ１０Ａの内蔵制御レジ
スタ，内蔵ステータスレジスタのデータ（内部状態；例
えば内部レジスタのデータ，コントロール系のジャンプ
フラグ等）をＭＳＵ１２に退避させた後（ステップＳ
８）、同期チェックの再開を指示する（ステップＳ
９）。この指示に応じて出力比較チェック抑止回路１８
による抑止状態が解除され、再び出力比較回路１３によ
る同期チェックが有効状態に戻る（ステップＳ１０）。

【００８３】そして、ステップＳ８によりＭＳＵ１２に
退避した情報を、今度はマスタＣＰＵ１０Ａおよびスレ
ーブＣＰＵ１０Ｂの内蔵制御レジスタ，内蔵ステータス
レジスタへ同時に書き込むことにより、各ＣＰＵ１０
Ａ，１０Ｂの内蔵制御レジスタ，内蔵ステータスレジス
タにおけるデータ内容を一致させる（ステップＳ１
１）。

【００８４】このとき、マスタＣＰＵ１０Ａに対する修
復処理，スレーブＣＰＵ１０Ｂに対する修復処理，両Ｃ
ＰＵ１０Ａ，１０Ｂに対する修復処理を切り分け、各Ｃ
ＰＵ１０Ａ，１０Ｂ毎に起動／停止するのは制御上極め
て面倒である。そこで、本実施例では、前述したよう
に、各ＣＰＵ１０Ａ，１０Ｂに対しては全く同じ修復処
理が同時に施され、修復処理のためのＣＰＵ１０Ａ，１
０Ｂのstart-stop制御を容易かつ確実に行なっている。

【００８５】まだこの段階では、内蔵ＲＡＭエラーが生
じたのであるから、当然、内蔵ＲＡＭであるキャッシュ
メモリ１５ＡまたはＴＬＢ１５Ｂの状態は、ＣＰＵ１０
Ａ，１０Ｂで一致していない場合がある（ソフトエラー
の場合にはもう一度読み出せば正しく読み出せるた
め）。そこで、これらのキャッシュメモリ１５Ａおよび
ＴＬＢ１５Ｂの状態も強制的に一致させるために、本実
施例では、ＣＰＵ１０Ａ，１０Ｂにおける全てのキャッ
シュメモリ１５ＡおよびＴＬＢ１５Ｂの内容を消去して
無効化する（ステップＳ１２）。

【００８６】もしキャッシュメモリ１５ＡおよびＴＬＢ
１５Ｂの状態が不一致のままである場合には、一方のＣ
ＰＵのみでアドレス変換が発生したり、キャッシュミス
によるムーブインが生じたりする。従って、同期がず
れ、出力比較回路１３の同期チェックによってシステム
が停止してしまう。また当然、エラーの発生した内蔵Ｒ
ＡＭのエントリを無効化するためにも、ステップＳ１２
による消去・無効化処理が必要になる。

【００８７】以上の処理により両ＣＰＵ１０Ａ，１０Ｂ
は、マスタＣＰＵ１０Ａが停止したときと同じ内部レジ
スタ等の状態を再現されることになる。なお、両ＣＰＵ
１０Ａ，１０Ｂは、割込み原因レジスタへの書込が行な
えない場合には、ＭＳＵ１２に退避されたマスタＣＰＵ
１０Ａの割込み原因に従ってＩＲＸ（InterRuption eXc
eption；割込み例外）などの割込み処理を行なう。

【００８８】また、本実施例では、ＩＲＸは命令を完了
していて、アクセスのアドレス，サイズなど再実行に必
要な情報がＣＰＵ内のステータスレジスタであるＬＡＸ
（Logical Access eXeption;論理アクセス例外）レジス
タに格納されているので、その情報を用いてエミュレー
ションを行なう。このレジスタへの書込が行なえない場
合にも、ＭＳＵ１２に退避されたマスタＣＰＵ１０Ａの
割込み原因に従ってＩＲＸなどの割込み処理を行なう。
また、先行した内蔵ＲＡＭエラーで後続のロード命令の
実行が抑止されてＬＡＸレジスタに入っている場合もあ
り、これについてもエミューレションする（ステップＳ
１３）。なお、ステップＳ８によるデータ（内部状態）
の退避後のステップＳ９〜Ｓ１３の処理順序は、図８に
示すものに限定されない。

【００８９】以上のようなリカバリ処理でエミュレーシ
ョンを実行した後に、内部ＲＡＭエラーで割り込まれた
プログラムに復帰する（ステップＳ１４）。上述のリカ
バリ処理では、マスタＣＰＵ１０Ａで内蔵ＲＡＭエラー
が発生した場合について説明したが、スレーブＣＰＵ１
０Ｂで内蔵ＲＡＭエラーが発生した場合には、図８に示
した処理手順とほぼ同様にしてリカバリ処理が行なわれ
る。つまり、スレーブＣＰＵ１０Ｂの内蔵ＲＡＭエラー
検出回路１４により内蔵ＲＡＭエラーが検出されると、
その検出信号S-SYNC-DETECT が、図２に示すように、Ｍ
ＣＵ１１，出力比較チェック抑止回路１８，システム制
御回路２０，マスタＣＰＵ１０Ａに通知される。これと
同時に、内蔵ＲＡＭエラー割込みによるリストア・ステ
ート（restore-state ）のシーケンスが開始される。

【００９０】このとき、マスタＣＰＵ１０Ａは、内蔵Ｒ
ＡＭエラー検出信号S-SYNC-DETECTを受け取って、リス
トア・ステート（restore-state)に移行し、非同期動作
の完了を待って停止する。また、内蔵ＲＡＭエラー検出
信号S-SYNC-DETECT に応じて、出力比較チェック抑止回
路１８により出力比較回路１３からの同期チェック結果
が抑止され、同時に、システム制御回路２０によりスレ
ーブＣＰＵ１０Ｂに対してリセット信号が出力される。

【００９１】スレーブＣＰＵ１０Ｂは、リセット割込み
によりリストア・ステート（restore-state ）に移行
し、非同期動作の完了を待って停止状態になり、システ
ム制御回路２０からの再起動信号を待つ。そして、シス
テム制御回路２０は、スレーブリセット後に両方のＣＰ
Ｕ１０Ａ，１０Ｂが停止したことを確認してから、両方
のＣＰＵ１０Ａ，１０Ｂに再起動をかけて、上述したス
テップＳ８〜Ｓ１４の処理を実行することより、スレー
ブＣＰＵ１０Ｂで内蔵ＲＡＭエラーが発生した場合も修
復処理が行なわれる。

【００９２】ただし、ステップＳ１３は、マスタＣＰＵ
１０Ａの前記ＬＡＸ情報によって行なわれるため、スレ
ーブＣＰＵ１０Ｂで内蔵ＲＡＭエラーが発生したからと
いって、必ずしもオペランドアクセスのエミュレーショ
ン行なわれるとは限らない。このように、本発明の一実
施例によれば、内蔵ＲＡＭエラー発生時には、出力比較
回路１３による同期チェックが抑止され、システム停止
を防止しながら、内蔵ＲＡＭの障害を修復してから同期
チェックを伴う処理実行を再開できるので、システムの
信頼性および可用性を大幅に向上できる利点がある。

【００９３】また、本実施例によれば、論理和ゲート２
４，論理積ゲート２６等からなる簡素な構成の出力比較
チェック抑止回路１８を用いることにより、内蔵ＲＡＭ
エラー検出信号と同一タイミングの同期チェック結果を
簡易かつ確実に抑止できる。さらに、本実施例によれ
ば、マスタＣＰＵ１０Ａの内部状態を両ＣＰＵ１０Ａ，
１０Ｂに同時に書き込むとともに、全てのキャッシュメ
モリ１５ＡおよびＴＬＢ１５Ｂの無効化を行なうことに
より、両ＣＰＵ１０Ａ，１０Ｂにおける全ての内蔵ＲＡ
Ｍ１５Ａ，１５Ｂおよび内蔵制御レジスタ，内蔵ステー
タスレジスタの内部状態を一致させることにより、マス
タＣＰＵ１０ＡとスレーブＣＰＵ１０Ｂとを切り分けた
制御が不要になり、修復処理のための制御を容易かつ確
実に行なえる利点もある。

【００９４】なお、上述した実施例では、出力比較回路
１３，出力比較チェック抑止回路１８およびシステム制
御回路２０をＭＣＵ１１とは別個にそなえた場合につい
て説明しているが、これらの出力比較回路１３，出力比
較チェック抑止回路１８およびシステム制御回路２０の
機能は、ＭＣＵ１１に内蔵してもよい。また、上述した
実施例では、ＣＰＵ（処理部）を二重化した場合につい
て説明しているが、本発明はこれに限定されるものでな
く、３個以上のＣＰＵを多重化した場合にも同様に適用
され、上述した実施例と同様の作用効果を得ることがで
きる。

【００９５】

【発明の効果】以上詳述したように、本発明のデータ処
理装置によれば、内蔵ＲＡＭエラー発生時には、比較部
の出力比較チェックに応じてシステムが停止されるのを
抑止しながら、その内蔵ＲＡＭの障害を修復して、出力
比較チェックを伴う処理実行を再開できるので、システ
ムの信頼性および可用性が大幅に向上する効果がある
（請求項１，２）。

【００９６】なお、論理和ゲートおよび論理積ゲートか
らなる簡素な構成の抑止部を用いることにより、内蔵Ｒ
ＡＭエラー検出信号と同一タイミングの比較部による比
較結果を簡易かつ確実に抑止することができる（請求項
３）。また、内蔵ＲＡＭエラーに対する修復処理は、主
処理部における情報に基づいて、従処理部における情報
と主処理部における情報とを一致させることにより、極
めて容易に修復処理を行なうことができる（請求項４，
９）。

【００９７】このとき、従処理部が突き放しロードアク
セスを出力している場合でも、リセット処理により従処
理部が突き放しロードアクセスの完了を待つことがなく
なるため、修復処理に直ちに且つ確実に移行することが
できる（請求項５）。また、リセット処理が内蔵ＲＡＭ
エラーに起因するものであるか否かを、フラグや内蔵Ｒ
ＡＭエラー検出時専用の割込みアドレスを用いることに
より、システム初期化時等の本来のリセット処理である
か内蔵ＲＡＭエラーに起因するリセット処理であるかを
容易に判別でき、各リセット処理に応じた対処を施すこ
とが可能で、システムの信頼性をより高めることができ
る（請求項６，７）。

【００９８】さらに、内蔵エラーに対する修復処理を、
主処理部に対する修復処理，従処理部に対する修復処
理，両処理部に対する修復処理に切り分けることなく、
主処理部および従処理部に対して同時に行なわれるの
で、主処理部と従処理部とを切り分けた制御が不要にな
り、修復処理のための制御を容易かつ確実に行なうこと
ができる（請求項８，１０）。

【００９９】また、変換検索バッファ，キャッシュメモ
リとして用いられる内蔵ＲＡＭについては無効化するこ
とだけで、全処理部についてデータを一致させることが
でき、内蔵ＲＡＭエラーに対する修復処理を簡易化でき
る（請求項１１）。さらに、内蔵ＲＡＭエラーに対する
修復処理をファームウエア上で行なうことで、ＯＳに一
切の変更を加えることなく本発明の装置を実現して、内
蔵ＲＡＭエラーに対する修復処理を確実かつ容易に行な
うことができる（請求項１２）。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施例としてのデータ処理装置を示
すブロック図である。

【図３】本実施例の内蔵ＲＡＭエラー検出回路の構成を
示すブロック図である。

【図４】本実施例の出力比較回路および出力比較チェッ
ク抑止回路の構成を示すブロック図である。

【図５】本実施例の出力比較回路および出力比較チェッ
ク抑止回路の動作を説明すべく、処理タイミングに、そ
の処理を行なう装置の構成部分を対応させて示すタイム
チャートである。

【図６】本実施例のシステム制御回路の構成を示すブロ
ック図である。

【図７】本実施例のシステム制御回路の動作を説明する
ためのタイムチャートである。

【図８】本実施例の動作を説明するためのフローチャー
トである。

【符号の説明】

１処理部１ａ内蔵ＲＡＭ２比較部３制御部４内蔵エラー検出部５抑止部１０ＡマスタＣＰＵ（主処理部）１０ＢスレーブＣＰＵ（従処理部）１１ＭＣＵ（制御部）１２ＭＳＵ（主記憶部）１３出力比較回路（比較部）１４内蔵ＲＡＭエラー検出回路１５Ａキャッシュメモリ（内蔵ＲＡＭ）１５ＢＴＬＢ（内蔵ＲＡＭ）１６パリティチェック回路（ＰＣＫ）１７論理和ゲート１８出力比較チェック抑止回路１９ステータスレジスタ１９Ａ内蔵ＲＡＭエラー検出フラグ設定領域（IRX-FL
AG）１９Ｂ同期チェックイネーブル設定領域（SYNC-CHK-E
N) ２０システム制御回路（リセット部）２１Ａ，２１Ｂ一致比較回路２２論理和ゲート２３タイミング調整回路２３Ａ，２３Ｂレジスタ（Ｄフリップフロップ）２４論理和ゲート２５同期型ＳＲフリップフロップ２６論理積ゲート２７命令コードレジスタ２８デコーダ２９汎用レジスタ（ＧＲ）３０加算器（ＡＤＤ）３１Ａ〜３１Ｃ，３２，３３レジスタ３４論理和ゲート３５同期型ＳＲフリップフロップ３６Ｄフリップフロップ（レジスタ）３７論理積ゲート３８インバータ回路３９論理積ゲート４０Ｄフリップフロップ（レジスタ）

Claims

【特許請求の範囲】

【請求項１】複数の処理部を多重化してそなえるとと
もに、各処理部からの出力を比較する比較部と、前記の各処理部に同一動作を行なわせ、該比較部による
比較結果に基づき前記の各処理部が同一動作を行なって
いることを確認しながら処理を実行する一方、該比較部
による比較結果に基づき前記の各処理部からの出力不一
致を確認した場合に処理を停止する制御部とをそなえて
なるデータ処理装置において、前記の各処理部の内蔵ＲＡＭでエラーが発生したことを
検出する内蔵ＲＡＭエラー検出部と、該内蔵ＲＡＭエラー検出部により少なくとも一つの処理
部で内蔵ＲＡＭエラーが発生したことを検出した場合
に、当該内蔵ＲＡＭエラーの発生に起因して該比較部が
出力した比較結果を抑止する抑止部とをそなえたことを
特徴とする、データ処理装置。
【請求項２】該比較部からの比較結果を該抑止部によ
り抑止した場合に、当該内蔵ＲＡＭエラーに対する修復
処理を行なってから、再び、該比較部による出力比較を
行ないながら処理を実行することを特徴とする、請求項
１記載のデータ処理装置。
【請求項３】該抑止部が、前記の各処理部からの内蔵ＲＡＭエラー検出信号の論理
和を算出し、比較抑止信号として出力する論理和ゲート
と、当該内蔵ＲＡＭエラー検出信号と同一タイミングで該比
較部から出力された比較結果と、該論理和ゲートからの
比較抑止信号の反転信号との論理積を算出し、出力比較
エラー信号として出力する論理積ゲートとから構成され
ていることを特徴とする、請求項１記載のデータ処理装
置。
【請求項４】該制御部が、前記複数の処理部の中で予
め定められた主処理部における情報に基づいて、当該内
蔵ＲＡＭエラーに対する修復処理を行なうことを特徴と
する、請求項２記載のデータ処理装置。
【請求項５】該内蔵ＲＡＭエラー検出部により少なく
とも一つの処理部で内蔵ＲＡＭエラーが発生したことを
検出した場合に、該主処理部以外の従処理部をリセット
するリセット部がそなえられていることを特徴とする、
請求項４記載のデータ処理装置。
【請求項６】該リセット部による当該リセット処理が
内蔵ＲＡＭエラーに起因するものであるか否かを示すフ
ラグがそなえられていることを特徴とする、請求項５記
載のデータ処理装置。
【請求項７】該内蔵ＲＡＭエラー検出部により少なく
とも一つの処理部で内蔵ＲＡＭエラーが発生したことを
検出した場合に、該制御部が、該主処理部以外の従処理
部に対し割込みを行ない、その割込みアドレスとして内
蔵ＲＡＭエラー発生時専用のものを用いることを特徴と
する、請求項４記載のデータ処理装置。
【請求項８】該制御部が、該主処理部および該従処理
部の停止を確認してから、該主処理部および該従処理部
を同時に再起動し、当該内蔵ＲＡＭエラーに対する修復
処理を開始することを特徴とする、請求項５記載のデー
タ処理装置。
【請求項９】該制御部による当該内蔵ＲＡＭエラーに
対する修復処理として、該主処理部の内蔵制御レジスタ，内蔵ステータスレジス
タにおけるデータを主記憶部に一旦退避させるデータ退
避処理と、該データ退避処理後に、該主記憶部に退避させたデータ
を該主処理部以外の該従処理部の内蔵制御レジスタ，内
蔵ステータスレジスタに書き込むデータ書込処理とを行
なうことを特徴とする、請求項４記載のデータ処理装
置。
【請求項１０】該データ書込処理時に、該主記憶部に
退避させたデータを該主処理部および該従処理部に同時
に書き込むことを特徴とする、請求項９記載のデータ処
理装置。
【請求項１１】当該内蔵ＲＡＭエラーに対する修復処
理時に、前記内蔵ＲＡＭのうち変換検索バッファ，キャ
ッシュメモリとして用いられる内蔵ＲＡＭについては、
該主処理部および該主処理部以外の従処理部において無
効化することを特徴とする、請求項４記載のデータ処理
装置。
【請求項１２】当該内蔵ＲＡＭエラーに対する修復処
理をＯＳよりも上流側のファームウエア上で行なうこと
を特徴とする、請求項２記載のデータ処理装置。