JPH0635880A - マイクロプロセッサ装置 - Google Patents
マイクロプロセッサ装置Info
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- JPH0635880A JPH0635880A JP4185245A JP18524592A JPH0635880A JP H0635880 A JPH0635880 A JP H0635880A JP 4185245 A JP4185245 A JP 4185245A JP 18524592 A JP18524592 A JP 18524592A JP H0635880 A JPH0635880 A JP H0635880A
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- Japan
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- processors
- system bus
- processor
- control circuit
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Abstract
(57)【要約】
【目的】 一方のプロセッサが暴走し、システムバスへ
のアクセス要求が発生しないような事態において、ウォ
ッチドックタイマーがタイムアップするより早く、それ
らの事態を検出することができるようにする。 【構成】 同一の動作を同期して実行する一対のプロセ
ッサ１１，１２を備えた冗長化システムであって、一方
のプロセッサのみからシステムバスへアクセス要求信号
が出力されると起動され、その後他方のプロセッサから
システムバスへアクセス要求信号が出力されるとリセッ
トされる動作を行う各プロセッサの状態監視を行う待ち
合わせ監視タイマー２５を設け、この待ち合わせ監視タ
イマー２５がタイムアップしたのを受けて、システムお
よび各プロセッサを初期化するように構成する。
のアクセス要求が発生しないような事態において、ウォ
ッチドックタイマーがタイムアップするより早く、それ
らの事態を検出することができるようにする。 【構成】 同一の動作を同期して実行する一対のプロセ
ッサ１１，１２を備えた冗長化システムであって、一方
のプロセッサのみからシステムバスへアクセス要求信号
が出力されると起動され、その後他方のプロセッサから
システムバスへアクセス要求信号が出力されるとリセッ
トされる動作を行う各プロセッサの状態監視を行う待ち
合わせ監視タイマー２５を設け、この待ち合わせ監視タ
イマー２５がタイムアップしたのを受けて、システムお
よび各プロセッサを初期化するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、信頼性を向上させるた
めにマイクロプロセッサを二重化構成としたマイクロプ
ロセッサ装置に関し、更に詳しくは、パフォーマンスの
低下や冗長化したプロセッサの一方が暴走するような事
態を逸早く検出できるようにしたマイクロプロセッサ装
置に関する。
めにマイクロプロセッサを二重化構成としたマイクロプ
ロセッサ装置に関し、更に詳しくは、パフォーマンスの
低下や冗長化したプロセッサの一方が暴走するような事
態を逸早く検出できるようにしたマイクロプロセッサ装
置に関する。
【０００２】
【従来の技術】図５は、従来のこの種のマイクロプロセ
ッサ装置の一例を示す構成ブロック図である。図におい
て、１１，１２は同一の動作を同期して実行する一対の
プロセッサで、一方のプロセッサ１１が０系、他方のプ
ロセッサ１２が１系となっている。１３，１４はローカ
ルメモリ、１５，１６は対応するローカルメモリに対し
て、データのエラー検出あるいは訂正を行う誤り検出訂
正回路である。この誤り検出訂正回路は、プロセッサに
内蔵される場合もある。なお、各ローカルメモリや誤り
検出訂正回路は、存在しない場合もある。
ッサ装置の一例を示す構成ブロック図である。図におい
て、１１，１２は同一の動作を同期して実行する一対の
プロセッサで、一方のプロセッサ１１が０系、他方のプ
ロセッサ１２が１系となっている。１３，１４はローカ
ルメモリ、１５，１６は対応するローカルメモリに対し
て、データのエラー検出あるいは訂正を行う誤り検出訂
正回路である。この誤り検出訂正回路は、プロセッサに
内蔵される場合もある。なお、各ローカルメモリや誤り
検出訂正回路は、存在しない場合もある。
【０００３】１７は一対のプロセッサ１１，１２の動作
を制御する制御回路、１８は各プロセッサからの出力を
比較し、比較結果を制御回路１７に与える比較回路であ
る。１９は一対のプロセッサによってシステムバスＢＳ
を介してアクセスされるグローバルメモリ、２０はウォ
ッチドックタイマー（ＷＤＴ）で、システムバスＢＳを
介して各プロセッサから定期的にリセットされ、システ
ムの正常動作を監視している。
を制御する制御回路、１８は各プロセッサからの出力を
比較し、比較結果を制御回路１７に与える比較回路であ
る。１９は一対のプロセッサによってシステムバスＢＳ
を介してアクセスされるグローバルメモリ、２０はウォ
ッチドックタイマー（ＷＤＴ）で、システムバスＢＳを
介して各プロセッサから定期的にリセットされ、システ
ムの正常動作を監視している。
【０００４】この様な構成のマイクロプロセッサ装置に
よれば、一対のプロセッサが同一の動作を同期して実行
していて、比較回路１８は二重系照合を行い動作の正当
性を保証するもので、高い信頼性を維持することが可能
となる。
よれば、一対のプロセッサが同一の動作を同期して実行
していて、比較回路１８は二重系照合を行い動作の正当
性を保証するもので、高い信頼性を維持することが可能
となる。
【０００５】ここで、二重系照合を行うタイミングをと
る手法として、（ａ）システム・クロック毎に二重系照
合を行い、一対のプロセッサを完全に同期化させる方
法、（ｂ）一対のプロセッサのシステムバスＢＳへのリ
ードあるいはライト要求が揃った時点で二重系照合を行
い、システムバスへのアクセスを同期化させる方法の２
通りがある。
る手法として、（ａ）システム・クロック毎に二重系照
合を行い、一対のプロセッサを完全に同期化させる方
法、（ｂ）一対のプロセッサのシステムバスＢＳへのリ
ードあるいはライト要求が揃った時点で二重系照合を行
い、システムバスへのアクセスを同期化させる方法の２
通りがある。
【０００６】（ａ）の方法は、ローカルメモリに対して
データのエラー検出あるいは訂正を行う誤り検出訂正回
路１５，１６を具備する（あるいはプロセッサが内蔵す
る）ようなシステムでは、エラー発生時にそれを訂正す
るための処理時間が発生し、一対のプロセッサが完全に
同期化しない。このため、通常は（ｂ）の方法を適用す
ることとなる。また、誤り検出訂正回路を具備しないシ
ステムにおいても、一対のプロセッサのシステムクロッ
クが異なるような場合や、あるいは比較回路における二
重系照合に時間がかかり、１システムクロック毎の二重
系照合が不可能な場合も（ｂ）の方法が適用されること
となる。
データのエラー検出あるいは訂正を行う誤り検出訂正回
路１５，１６を具備する（あるいはプロセッサが内蔵す
る）ようなシステムでは、エラー発生時にそれを訂正す
るための処理時間が発生し、一対のプロセッサが完全に
同期化しない。このため、通常は（ｂ）の方法を適用す
ることとなる。また、誤り検出訂正回路を具備しないシ
ステムにおいても、一対のプロセッサのシステムクロッ
クが異なるような場合や、あるいは比較回路における二
重系照合に時間がかかり、１システムクロック毎の二重
系照合が不可能な場合も（ｂ）の方法が適用されること
となる。
【０００７】
【発明が解決しようとする課題】ところで、二重系照合
を行うタイミングをとる方法として前述した（ｂ）の方
法をとる場合、ローカルメモリと誤り検出訂正回路が存
在するようなシステムでは、一方のローカルメモリのエ
ラーが頻繁に発生し、誤り検出訂正回路がエラーの訂正
を行う頻度が多くなると、他方のプロセッサではシステ
ムバスへのリード／ライト要求が常に待され、システム
全体でのパフォーマンスの低下が起きるという課題が生
ずる。
を行うタイミングをとる方法として前述した（ｂ）の方
法をとる場合、ローカルメモリと誤り検出訂正回路が存
在するようなシステムでは、一方のローカルメモリのエ
ラーが頻繁に発生し、誤り検出訂正回路がエラーの訂正
を行う頻度が多くなると、他方のプロセッサではシステ
ムバスへのリード／ライト要求が常に待され、システム
全体でのパフォーマンスの低下が起きるという課題が生
ずる。
【０００８】また、ローカルメモリと誤り検出訂正回路
が存在する、あるいは存在しないにかかわらず、一方の
プロセッサの暴走により、誤ったアドレスあるいはデー
タを出力するときは、比較回路でそのことが検出できる
が、システムバスへのリード／ライト要求を発生しなく
なる不具合が発生する。
が存在する、あるいは存在しないにかかわらず、一方の
プロセッサの暴走により、誤ったアドレスあるいはデー
タを出力するときは、比較回路でそのことが検出できる
が、システムバスへのリード／ライト要求を発生しなく
なる不具合が発生する。
【０００９】このような不具合発生時には、最終的には
ウォッチドックタイマー２０がタイムアップして、それ
を検出することができるが、パフォーマンスの低下の場
合には、そのまま動作し続ける可能性がある。また、ウ
ォッチドックタイマーのタイムアップ時間は、一般に不
特定多数のエラーの要因の検出を目的としているため
に、比較的長い時間が設定されていて、著しいパフォー
マンスの低下や、エラー検出までの時間が非常に長くな
る等の問題点がある。
ウォッチドックタイマー２０がタイムアップして、それ
を検出することができるが、パフォーマンスの低下の場
合には、そのまま動作し続ける可能性がある。また、ウ
ォッチドックタイマーのタイムアップ時間は、一般に不
特定多数のエラーの要因の検出を目的としているため
に、比較的長い時間が設定されていて、著しいパフォー
マンスの低下や、エラー検出までの時間が非常に長くな
る等の問題点がある。
【００１０】本発明は、この様な点に鑑みてなされたも
ので、冗長化された一対のプロセッサのシステムバスへ
のアクセス要求によって、同期化し二重系照合を行うよ
うなシステム構成において、システムのパフォーマンス
の低下や、プロセッサが暴走しシステムバスへのアクセ
ス要求を発生しない場合、ウォッチドックタイマーより
早くパフォーマンスの低下と、一方のプロセッサの暴走
を検出できるマイクロプロセッサ装置を提供することを
目的とする。
ので、冗長化された一対のプロセッサのシステムバスへ
のアクセス要求によって、同期化し二重系照合を行うよ
うなシステム構成において、システムのパフォーマンス
の低下や、プロセッサが暴走しシステムバスへのアクセ
ス要求を発生しない場合、ウォッチドックタイマーより
早くパフォーマンスの低下と、一方のプロセッサの暴走
を検出できるマイクロプロセッサ装置を提供することを
目的とする。
【００１１】
【課題を解決するための手段】この様な目的を達成する
本発明は、同一の動作を同期して実行する一対のプロセ
ッサと、これらの各プロセッサからの出力を比較する比
較回路と、この比較回路からの比較結果を入力し一対の
プロセッサの動作を制御する制御回路と、一対のプロセ
ッサによってシステムバスを介してアクセスされるグロ
ーバルメモリと、システムバスを介して各プロセッサに
よって定期的にアクセスされることでシステムの正常動
作を監視するウォッチドックタイマーとを備えたマイク
ロプロセッサ装置であって、前記一方のプロセッサのみ
からシステムバスへアクセス要求信号が出力されると起
動され、その後他方のプロセッサからシステムバスへア
クセス要求信号が出力されるとリセットされる動作を行
う各プロセッサの状態監視を行う待ち合わせ監視タイマ
ーを設け、前記制御回路は、待ち合わせ監視タイマーが
タイムアップしたのを受けて、システムおよび各プロセ
ッサを初期化することを特徴とするマイクロプロセッサ
装置である。
本発明は、同一の動作を同期して実行する一対のプロセ
ッサと、これらの各プロセッサからの出力を比較する比
較回路と、この比較回路からの比較結果を入力し一対の
プロセッサの動作を制御する制御回路と、一対のプロセ
ッサによってシステムバスを介してアクセスされるグロ
ーバルメモリと、システムバスを介して各プロセッサに
よって定期的にアクセスされることでシステムの正常動
作を監視するウォッチドックタイマーとを備えたマイク
ロプロセッサ装置であって、前記一方のプロセッサのみ
からシステムバスへアクセス要求信号が出力されると起
動され、その後他方のプロセッサからシステムバスへア
クセス要求信号が出力されるとリセットされる動作を行
う各プロセッサの状態監視を行う待ち合わせ監視タイマ
ーを設け、前記制御回路は、待ち合わせ監視タイマーが
タイムアップしたのを受けて、システムおよび各プロセ
ッサを初期化することを特徴とするマイクロプロセッサ
装置である。
【００１２】
【作用】待ち合わせ監視タイマーには、ウォッチドック
タイマーより短い時間が設定されていて、一方のプロセ
ッサからシステムバスを介して出力されるリード要求に
従って起動され、他方のプロセッサからのリード要求が
来た時点で、一対のプロセッサの同期が一致したと判断
して、リセットされる。
タイマーより短い時間が設定されていて、一方のプロセ
ッサからシステムバスを介して出力されるリード要求に
従って起動され、他方のプロセッサからのリード要求が
来た時点で、一対のプロセッサの同期が一致したと判断
して、リセットされる。
【００１３】比較回路は、監視タイマーがリセットされ
た以降に、各プロセッサからの出力の正当性を確認す
る。一方のプロセッサが暴走しているような場合、待ち
合わせ監視タイマーはその後そのプロセッサからのアク
セス要求が来ないので、タイムアップし、その旨の信号
を各プロセッサに出力する。これにより、ウォッチドッ
クタイマーがタイムアップするより早く、プロセッサの
暴走やパフォーマンスの低下を検出する。
た以降に、各プロセッサからの出力の正当性を確認す
る。一方のプロセッサが暴走しているような場合、待ち
合わせ監視タイマーはその後そのプロセッサからのアク
セス要求が来ないので、タイムアップし、その旨の信号
を各プロセッサに出力する。これにより、ウォッチドッ
クタイマーがタイムアップするより早く、プロセッサの
暴走やパフォーマンスの低下を検出する。
【００１４】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１は、本発明の一実施例を示す構成ブロッ
ク図である。図において、ＣＯは０系のＣＰＵ、Ｃ１は
１系のＣＰＵで、それぞれ、プロセッサ１１，１２、ロ
ーカルメモリとしての、キャッシュメモリ１３，１４、
誤り検出訂正回路１５，１６を含んでいる。なお、誤り
検出訂回路は、プロセッサ内に内臓される場合もある。
また、キャッシュメモリ１３，１４、誤り検出訂正回路
１５，１６は、無い場合もある。２１，２２はバスイン
ターフェイスユニットで、各ＣＰＵ内部の高速バスと、
外部の低速バスとのインターフェイスを行う。
説明する。図１は、本発明の一実施例を示す構成ブロッ
ク図である。図において、ＣＯは０系のＣＰＵ、Ｃ１は
１系のＣＰＵで、それぞれ、プロセッサ１１，１２、ロ
ーカルメモリとしての、キャッシュメモリ１３，１４、
誤り検出訂正回路１５，１６を含んでいる。なお、誤り
検出訂回路は、プロセッサ内に内臓される場合もある。
また、キャッシュメモリ１３，１４、誤り検出訂正回路
１５，１６は、無い場合もある。２１，２２はバスイン
ターフェイスユニットで、各ＣＰＵ内部の高速バスと、
外部の低速バスとのインターフェイスを行う。
【００１５】１７はこれらの一対のＣＰＵＣ０，Ｃ１が
同一の動作を同期して実行するように制御する制御回路
である。１８は各バスインターフェイスユニット２１，
２２を介して各ＣＰＵ（プロセッサ）からの出力を比較
する共に、データの流れを制御する比較／データフロー
制御回路である。制御回路１７は、比較／データフロー
制御回路１８からの比較結果を入力し、比較結果が不一
致を示すような場合は、一対のＣＰＵに対してリセット
信号を出力するように構成されている。
同一の動作を同期して実行するように制御する制御回路
である。１８は各バスインターフェイスユニット２１，
２２を介して各ＣＰＵ（プロセッサ）からの出力を比較
する共に、データの流れを制御する比較／データフロー
制御回路である。制御回路１７は、比較／データフロー
制御回路１８からの比較結果を入力し、比較結果が不一
致を示すような場合は、一対のＣＰＵに対してリセット
信号を出力するように構成されている。
【００１６】１９は一対のＣＰＵによってそれぞれシス
テムバスＢＳを介してアクセスされるグローバルメモリ
（メインメモリ）、２０はシステムバスＢＳを介して各
ＣＰＵによって定期的にアクセスされることでシステム
の正常動作を監視するウォッチドックタイマーである。
テムバスＢＳを介してアクセスされるグローバルメモリ
（メインメモリ）、２０はシステムバスＢＳを介して各
ＣＰＵによって定期的にアクセスされることでシステム
の正常動作を監視するウォッチドックタイマーである。
【００１７】２５は本発明で特徴としている待ち合わせ
監視タイマーで、ウォッチドックタイマー２０より短い
時間が設定されていて、一方のＣＰＵのみがシステムバ
スＢＳに対するアクセス要求信号を出力すると起動さ
れ、その後、他方のプロセッサが同じようにシステムバ
スＢＳに対するアクセス要求信号を出力するとリセット
されるようになっている。これにより、各ＣＰＵの状態
監視を行う。
監視タイマーで、ウォッチドックタイマー２０より短い
時間が設定されていて、一方のＣＰＵのみがシステムバ
スＢＳに対するアクセス要求信号を出力すると起動さ
れ、その後、他方のプロセッサが同じようにシステムバ
スＢＳに対するアクセス要求信号を出力するとリセット
されるようになっている。これにより、各ＣＰＵの状態
監視を行う。
【００１８】制御回路１７は、０系，１系の各ＣＰＵが
出力するシステムバスＢＳへのアクセス要求信号によ
り、待ち合わせ監視タイマー２５に対して、起動信号Ｔ
ｏｎをアクティブ／ネゲートしており、これにより一対
のＣＰＵの同期を監視している。そして、同期がとれな
いで所定の時間経過するとタイムアップ通達信号Ｔｕｐ
を制御回路１７に出力するように構成されている。制御
回路１７は、待ち合わせ監視タイマー２５からタイムア
ップ信号を受けると、各ＣＰＵに対して、各プロセッサ
をリセットし、その後、初期化するような制御を行う。
出力するシステムバスＢＳへのアクセス要求信号によ
り、待ち合わせ監視タイマー２５に対して、起動信号Ｔ
ｏｎをアクティブ／ネゲートしており、これにより一対
のＣＰＵの同期を監視している。そして、同期がとれな
いで所定の時間経過するとタイムアップ通達信号Ｔｕｐ
を制御回路１７に出力するように構成されている。制御
回路１７は、待ち合わせ監視タイマー２５からタイムア
ップ信号を受けると、各ＣＰＵに対して、各プロセッサ
をリセットし、その後、初期化するような制御を行う。
【００１９】図２は、図１において、制御回路１７の詳
細を示すブロック図である。この制御回路は、０系，１
系の各ＣＰＵを制御するＣＰＵ制御回路３１と、システ
ムバスＢＳおよび、比較／データフロー制御回路１８の
制御を行うシステムバス制御回路３２で構成されてい
る。
細を示すブロック図である。この制御回路は、０系，１
系の各ＣＰＵを制御するＣＰＵ制御回路３１と、システ
ムバスＢＳおよび、比較／データフロー制御回路１８の
制御を行うシステムバス制御回路３２で構成されてい
る。
【００２０】ＣＰＵ制御回路３１は、各ＣＰＵからのリ
ード要求信号Ｒｅａｄ＊、ライト要求信号Ｗｒｉｔｅ＊
（図２において、これらの信号を示す符号の先頭に付い
ている０と１は、０系，１系の各ＣＰＵからの入力信号
を示している）、システムクロックＳｙｓｃｌｋなどを
入力し、システムバスのアクセス中を示すビジー信号Ｂ
ｕｓｙ、その他のＣＰＵ制御信号を出力する。また、シ
ステムバス制御回路３２に対しては、各ＣＰＵがリード
あるいはライトサイクルであることを通達する信号Ｒｄ
／ＷｔＣｙｃｌｅを出力する。
ード要求信号Ｒｅａｄ＊、ライト要求信号Ｗｒｉｔｅ＊
（図２において、これらの信号を示す符号の先頭に付い
ている０と１は、０系，１系の各ＣＰＵからの入力信号
を示している）、システムクロックＳｙｓｃｌｋなどを
入力し、システムバスのアクセス中を示すビジー信号Ｂ
ｕｓｙ、その他のＣＰＵ制御信号を出力する。また、シ
ステムバス制御回路３２に対しては、各ＣＰＵがリード
あるいはライトサイクルであることを通達する信号Ｒｄ
／ＷｔＣｙｃｌｅを出力する。
【００２１】また、ＣＰＵ制御回路３１は、一方のＣＰ
Ｕのみからシステムバスへのアクセス要求信号を受ける
と、待ち合わせ監視タイマー２５に対して、タイマーの
起動信号Ｔｏｎをアクティブとする。その後に、他方の
ＣＰＵからシステムバスへのアクセス要求信号を受ける
と、一対のＣＰＵの同期が合ったと判断して、タイマー
起動信号Ｔｏｎをネゲートする。これにより、待ち合わ
せ監視タイマー２５は、所定の時間内に同期していれ
ば、タイムアップすることはない。これに対して、他方
のＣＰＵからのアクセス要求が起こらない場合、待ち合
わせ監視タイマー２５は、タイムアップし、タイムアッ
プ信号Ｔｕｐをアクティブとする。
Ｕのみからシステムバスへのアクセス要求信号を受ける
と、待ち合わせ監視タイマー２５に対して、タイマーの
起動信号Ｔｏｎをアクティブとする。その後に、他方の
ＣＰＵからシステムバスへのアクセス要求信号を受ける
と、一対のＣＰＵの同期が合ったと判断して、タイマー
起動信号Ｔｏｎをネゲートする。これにより、待ち合わ
せ監視タイマー２５は、所定の時間内に同期していれ
ば、タイムアップすることはない。これに対して、他方
のＣＰＵからのアクセス要求が起こらない場合、待ち合
わせ監視タイマー２５は、タイムアップし、タイムアッ
プ信号Ｔｕｐをアクティブとする。
【００２２】システムバス制御回路３２は、ＣＰＵ制御
回路３１からリードあるいはライトサイクルであること
を通達する信号Ｒｄ／ＷｔＣｙｃｌｅを受けて、システ
ムバスの使用を許可するグラント信号Ｇ＊をＣＰＵ制御
回路３１に出力するように構成してある。また、比較／
データフロー制御回路１８から、一対のＣＰＵの出力す
るアドレスあるいは、データが不一致の場合にアクティ
ブとなる比較結果信号（不一致信号）ＭＩＳｃｏｍｐ、
あるいは、待ち合わせ監視タイマー２５からタイムアッ
プ信号Ｔｕｐを受けて、各ＣＰＵを初期化するためのリ
セット信号Ｒｅｓｅｔを制御するようにしている。
回路３１からリードあるいはライトサイクルであること
を通達する信号Ｒｄ／ＷｔＣｙｃｌｅを受けて、システ
ムバスの使用を許可するグラント信号Ｇ＊をＣＰＵ制御
回路３１に出力するように構成してある。また、比較／
データフロー制御回路１８から、一対のＣＰＵの出力す
るアドレスあるいは、データが不一致の場合にアクティ
ブとなる比較結果信号（不一致信号）ＭＩＳｃｏｍｐ、
あるいは、待ち合わせ監視タイマー２５からタイムアッ
プ信号Ｔｕｐを受けて、各ＣＰＵを初期化するためのリ
セット信号Ｒｅｓｅｔを制御するようにしている。
【００２３】この様に構成した装置の動作を説明すれ
ば、以下の通りである。図３は、通常のリードサイクル
における動作を示すタイムチャートであり、図４は、１
系ＣＰＵが暴走し、システムバスへのアクセス要求を発
生しない場合のタイムチャートである。
ば、以下の通りである。図３は、通常のリードサイクル
における動作を示すタイムチャートであり、図４は、１
系ＣＰＵが暴走し、システムバスへのアクセス要求を発
生しない場合のタイムチャートである。
【００２４】図３において、システムクロックＳｙｓｃ
ｌｋの立ち下りのＡ点で、０系ＣＰＵからリード要求が
発生（０Ｒｅａｄ＊がローアクティブになる）し、これ
により、制御回路１７から待ち合わせ監視タイマー２５
に対して出力される起動信号Ｔｏｎがアクティブとな
る。これを受けて、待ち合わせ監視タイマー２５は、カ
ウントを開始する。Ａ点から３クロック後のＢ点で、１
系ＣＰＵからリード要求が発生する（同期はずれの状態
が３システムクロックだけ続く）と、この時点で同期が
合い、制御回路１７から待ち合わせ監視タイマー２５に
対して出力されている起動信号Ｔｏｎがネゲート（イン
アクティブ）とされる。
ｌｋの立ち下りのＡ点で、０系ＣＰＵからリード要求が
発生（０Ｒｅａｄ＊がローアクティブになる）し、これ
により、制御回路１７から待ち合わせ監視タイマー２５
に対して出力される起動信号Ｔｏｎがアクティブとな
る。これを受けて、待ち合わせ監視タイマー２５は、カ
ウントを開始する。Ａ点から３クロック後のＢ点で、１
系ＣＰＵからリード要求が発生する（同期はずれの状態
が３システムクロックだけ続く）と、この時点で同期が
合い、制御回路１７から待ち合わせ監視タイマー２５に
対して出力されている起動信号Ｔｏｎがネゲート（イン
アクティブ）とされる。
【００２５】Ｂ点の時点までは、比較／データフロー制
御回路１８は、不一致を検出しているが、次のシステム
クロックが立ち上がるＣ点の時点で、一対のＣＰＵから
のアクセス要求が揃ったとして、その正当性（一致）を
確認する。そして、一対のＣＰＵは、同期してシステム
バスＢＳをアクセスしてリードサイクルを終了する。
御回路１８は、不一致を検出しているが、次のシステム
クロックが立ち上がるＣ点の時点で、一対のＣＰＵから
のアクセス要求が揃ったとして、その正当性（一致）を
確認する。そして、一対のＣＰＵは、同期してシステム
バスＢＳをアクセスしてリードサイクルを終了する。
【００２６】図４において、Ａ点の時点で、０系ＣＰＵ
のリード要求が発生し、図３と同じように、制御回路１
７から待ち合わせ監視タイマー２５に対して出力される
起動信号Ｔｏｎがアクティブとなる。これを受けて、待
ち合わせ監視タイマー２５は、カウントを開始する。
のリード要求が発生し、図３と同じように、制御回路１
７から待ち合わせ監視タイマー２５に対して出力される
起動信号Ｔｏｎがアクティブとなる。これを受けて、待
ち合わせ監視タイマー２５は、カウントを開始する。
【００２７】しかし、その後所定の時間ｔｋが経過して
も、１系ＣＰＵからのアクセス要求が発生しないので、
Ｂ点の時点で待ち合わせ監視タイマー２５が、タイムア
ップし、制御回路１７へ出力されるタイムアップ通知信
号Ｔｕｐがアクティブとなる。制御回路１７内のシステ
ムバス制御回路３２は、このタイムアップ通知信号を受
けて、Ｃ点の時点で、各ＣＰＵに出力するリセット信号
Ｒｅｓｅｔ＊をアクティブにする。
も、１系ＣＰＵからのアクセス要求が発生しないので、
Ｂ点の時点で待ち合わせ監視タイマー２５が、タイムア
ップし、制御回路１７へ出力されるタイムアップ通知信
号Ｔｕｐがアクティブとなる。制御回路１７内のシステ
ムバス制御回路３２は、このタイムアップ通知信号を受
けて、Ｃ点の時点で、各ＣＰＵに出力するリセット信号
Ｒｅｓｅｔ＊をアクティブにする。
【００２８】このリセット信号により、各ＣＰＵはリセ
ットされ、また、リセット解除後には、システムの内部
レジスタ等により、エラーの要因を識別し、継続動作可
能であれば、プログラムの最初から処理を再開させるこ
ととなる。
ットされ、また、リセット解除後には、システムの内部
レジスタ等により、エラーの要因を識別し、継続動作可
能であれば、プログラムの最初から処理を再開させるこ
ととなる。
【００２９】このような動作により、ウォッチドックタ
イマー２０がタイムアップするより早く、プロセッサの
暴走やパフォーマンスの低下を検出することができる。
イマー２０がタイムアップするより早く、プロセッサの
暴走やパフォーマンスの低下を検出することができる。
【００３０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、冗長化された一対のプロセッサのシステムバスへ
のアクセス要求によって同期化し、二重系照合を行うよ
うなシステムにおいて、ローカルメモリのエラー検出訂
正の処理時間が増大して、同期ずれが生じたり、あるい
は、ローカルメモリやエラー検出訂正機能があるなしに
関わらず、一方のプロセッサが暴走し、システムバスへ
のアクセス要求が発生しないような事態において、ウォ
ッチドックタイマーがタイムアップするより早く、それ
らの事態を検出することができる。従って、本発明によ
れば、システム全体のパフォーマンスの低下を防ぎ、信
頼性の高いマイクロプロセッサ装置を実現することがで
きる。
れば、冗長化された一対のプロセッサのシステムバスへ
のアクセス要求によって同期化し、二重系照合を行うよ
うなシステムにおいて、ローカルメモリのエラー検出訂
正の処理時間が増大して、同期ずれが生じたり、あるい
は、ローカルメモリやエラー検出訂正機能があるなしに
関わらず、一方のプロセッサが暴走し、システムバスへ
のアクセス要求が発生しないような事態において、ウォ
ッチドックタイマーがタイムアップするより早く、それ
らの事態を検出することができる。従って、本発明によ
れば、システム全体のパフォーマンスの低下を防ぎ、信
頼性の高いマイクロプロセッサ装置を実現することがで
きる。
【図１】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図２】制御回路の詳細を示すブロック図である。
【図３】正常時のリードサイクルにおける動作を示すタ
イムチャートである。
イムチャートである。
【図４】１系ＣＰＵが暴走しシステムバスへのアクセス
要求を発生しない場合の動作を示すタイムチャートであ
る。
要求を発生しない場合の動作を示すタイムチャートであ
る。
【図５】従来装置の一例を示す構成ブロック図である。
ＣＯ ０系のＣＰＵ Ｃ１ １系のＣＰＵ １１，１２ プロセッサ １３，１４ ローカルメモリとしての、キャッシュメモ
リ １５，１６ 誤り検出訂正回路 ２１，２２ バスインターフェイスユニット １７ 制御回路 １８ 比較／データフロー制御回路 １９ グローバルメモリ（メインメモリ） ２０ ウォッチドックタイマー ２５ 待ち合わせ監視タイマー
リ １５，１６ 誤り検出訂正回路 ２１，２２ バスインターフェイスユニット １７ 制御回路 １８ 比較／データフロー制御回路 １９ グローバルメモリ（メインメモリ） ２０ ウォッチドックタイマー ２５ 待ち合わせ監視タイマー
Claims (1)
- 【請求項１】 同一の動作を同期して実行する一対のプ
ロセッサと、これらの各プロセッサからの出力を比較す
る比較回路と、この比較回路からの比較結果を入力し一
対のプロセッサの動作を制御する制御回路と、一対のプ
ロセッサによってシステムバスを介してアクセスされる
グローバルメモリと、システムバスを介して各プロセッ
サによって定期的にアクセスされることでシステムの正
常動作を監視するウォッチドックタイマーとを備えたマ
イクロプロセッサ装置であって、 前記一方のプロセッサのみからシステムバスへアクセス
要求信号が出力されると起動され、その後他方のプロセ
ッサからシステムバスへアクセス要求信号が出力される
とリセットされる動作を行う各プロセッサの状態監視を
行う待ち合わせ監視タイマーを設け、 前記制御回路は、待ち合わせ監視タイマーがタイムアッ
プしたのを受けて、システムおよび各プロセッサを初期
化することを特徴とするマイクロプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18524592A JP3415636B2 (ja) | 1992-07-13 | 1992-07-13 | プロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18524592A JP3415636B2 (ja) | 1992-07-13 | 1992-07-13 | プロセッサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0635880A true JPH0635880A (ja) | 1994-02-10 |
| JP3415636B2 JP3415636B2 (ja) | 2003-06-09 |
Family
ID=16167432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18524592A Expired - Fee Related JP3415636B2 (ja) | 1992-07-13 | 1992-07-13 | プロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3415636B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008013006A1 (fr) * | 2006-07-27 | 2008-01-31 | Panasonic Corporation | Système de traitement d'informations |
| JP2009140213A (ja) * | 2007-12-06 | 2009-06-25 | Hitachi Ltd | チップ内冗長化による高信頼システム及びその制御方法 |
| US7969229B2 (en) | 2009-02-19 | 2011-06-28 | Hitachi, Ltd. | On-chip redundancy high-reliable system and method of controlling the same |
-
1992
- 1992-07-13 JP JP18524592A patent/JP3415636B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008013006A1 (fr) * | 2006-07-27 | 2008-01-31 | Panasonic Corporation | Système de traitement d'informations |
| JP2008032459A (ja) * | 2006-07-27 | 2008-02-14 | Matsushita Electric Ind Co Ltd | 情報処理システム |
| JP2009140213A (ja) * | 2007-12-06 | 2009-06-25 | Hitachi Ltd | チップ内冗長化による高信頼システム及びその制御方法 |
| US7969229B2 (en) | 2009-02-19 | 2011-06-28 | Hitachi, Ltd. | On-chip redundancy high-reliable system and method of controlling the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3415636B2 (ja) | 2003-06-09 |
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