JP2981618B2 - パイプラインコンピュータシステムでの書き込み順序保存方法 - Google Patents
パイプラインコンピュータシステムでの書き込み順序保存方法Info
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- JP2981618B2 JP2981618B2 JP1275752A JP27575289A JP2981618B2 JP 2981618 B2 JP2981618 B2 JP 2981618B2 JP 1275752 A JP1275752 A JP 1275752A JP 27575289 A JP27575289 A JP 27575289A JP 2981618 B2 JP2981618 B2 JP 2981618B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Description
【発明の詳細な説明】 （発明の分野） 本発明は、パイプラインコンピュータシステムに関
し、特に選択された割り込み命令の制御を行なう割り込
み可能なパイプラインプロセッサに関する。
し、特に選択された割り込み命令の制御を行なう割り込
み可能なパイプラインプロセッサに関する。
（発明の背景） 高性能高パイプライン化のバス構造でのバスプロトコ
ルは高度の重複活動を考慮することができる。例えば、
調停、転送、復号化及び転送肯定応答は同一瞬間に４つ
の別々の要求のために動作中に行なうことができる４段
の要求処理である。かくして、ファーストイン・ファー
ストアウト（FIFO）型のバッファリングは、ある条件下
で充填されて、FIFOが利用可能となるまでトランザクシ
ョンを待たせるか、又は要求装置に使用中なる応答を送
って後で再び連絡を試みさせる。この場合、ある装置に
バスを占有させながら、他の装置がそのバッファを利用
可能にするのを待たせることは望ましくない。それは、
他の転送にそのバスの帯域幅が利用不能となり、それに
より高価なバス帯域幅が不必要に占められるからであ
る。この問題は資源である単一バスを共有する多重プロ
セッサシステムの場合には更に深刻になる。それは、バ
スがシステムのボトルネックになるからである。更に、
特定の構成では、バスにおける速度の遅い装置は一層こ
の問題を拡大することがある。それはシステム全体がこ
の速度の遅い装置の速度で動作を開始することになるか
らである。
ルは高度の重複活動を考慮することができる。例えば、
調停、転送、復号化及び転送肯定応答は同一瞬間に４つ
の別々の要求のために動作中に行なうことができる４段
の要求処理である。かくして、ファーストイン・ファー
ストアウト（FIFO）型のバッファリングは、ある条件下
で充填されて、FIFOが利用可能となるまでトランザクシ
ョンを待たせるか、又は要求装置に使用中なる応答を送
って後で再び連絡を試みさせる。この場合、ある装置に
バスを占有させながら、他の装置がそのバッファを利用
可能にするのを待たせることは望ましくない。それは、
他の転送にそのバスの帯域幅が利用不能となり、それに
より高価なバス帯域幅が不必要に占められるからであ
る。この問題は資源である単一バスを共有する多重プロ
セッサシステムの場合には更に深刻になる。それは、バ
スがシステムのボトルネックになるからである。更に、
特定の構成では、バスにおける速度の遅い装置は一層こ
の問題を拡大することがある。それはシステム全体がこ
の速度の遅い装置の速度で動作を開始することになるか
らである。
更に、装置がバスを介して多重書き込みを行なう処理
の場合、装置は、前の書き込み命令が認められたという
応答を待ってから別の書き込み命令を送るか、又は、書
き込み順序の保存を保証する何らかのプロトコルに従う
必要がある。前の書き込み命令が認められるのを待って
別の書き込み命令を送ることは可及的速やかに別の書き
込み命令を送るより効率的ではない。しかしながら、あ
るパイプライン式システムのバスプロトコルでは、別の
書き込み命令を送ると、データの書き込み順序がおそら
く保存されなくなって処理の誤りが生じる恐れがある。
の場合、装置は、前の書き込み命令が認められたという
応答を待ってから別の書き込み命令を送るか、又は、書
き込み順序の保存を保証する何らかのプロトコルに従う
必要がある。前の書き込み命令が認められるのを待って
別の書き込み命令を送ることは可及的速やかに別の書き
込み命令を送るより効率的ではない。しかしながら、あ
るパイプライン式システムのバスプロトコルでは、別の
書き込み命令を送ると、データの書き込み順序がおそら
く保存されなくなって処理の誤りが生じる恐れがある。
従って、プロセスからプロセスへ、プロセッサからプ
ロセッサへ、及びI/Oシステムからプロセッサへ情報が
制御ブロックで送られるように書き込み順序を保存する
ことは重要である。情報を何らかの所定フォーマットに
組み立てて何らかの準備完了フラグを設定するか、又
は、何らかの待ち行列ポインタを設定することによっ
て、制御ブロックの通常の形成が行なわれる。しかしな
がら、制御ブロック内へ書き込みにより何らかの情報を
設定する前に準備完了フラグへの書き込みがうまく行な
われる場合、受信処理では劣化メッセッジを受取ること
になる。
ロセッサへ、及びI/Oシステムからプロセッサへ情報が
制御ブロックで送られるように書き込み順序を保存する
ことは重要である。情報を何らかの所定フォーマットに
組み立てて何らかの準備完了フラグを設定するか、又
は、何らかの待ち行列ポインタを設定することによっ
て、制御ブロックの通常の形成が行なわれる。しかしな
がら、制御ブロック内へ書き込みにより何らかの情報を
設定する前に準備完了フラグへの書き込みがうまく行な
われる場合、受信処理では劣化メッセッジを受取ること
になる。
（発明の要約） 本発明によるバスデータの転送用の書き込み順序の保
存を行なうコンピュータシステムは、特定の装置による
２つの続く書き込み命令の間に１つの最小の未使用サイ
クル（「未使用」とは、書き込み動作中のその特定の装
置による未使用を意味する。）と全ての装置により正に
受信された命令が無効であるということをこの全ての装
置に示す拒否信号とを必要とする。
存を行なうコンピュータシステムは、特定の装置による
２つの続く書き込み命令の間に１つの最小の未使用サイ
クル（「未使用」とは、書き込み動作中のその特定の装
置による未使用を意味する。）と全ての装置により正に
受信された命令が無効であるということをこの全ての装
置に示す拒否信号とを必要とする。
本発明によるプロトコルは、特定のバス構造に利用さ
れた。しかしながら、その思想は他の構造にも拡張でき
る。バスは、各バスサイクル毎に読み取り又は書き込み
動作を開始できる同期バスである。バス調停は、他の転
送と重複することがある、単一サイクルでも起こり得る
ので、おそらく書き込みは各サイクル毎に開始できる。
各バスのトランザクションには、このトランザクション
バスサイクルの後の別のサイクルに受信装置からの肯定
応答を伴う。肯定応答サイクルは、バス帯域幅に影響を
与えないように、他のトランザクションと完全に重複さ
れる。
れた。しかしながら、その思想は他の構造にも拡張でき
る。バスは、各バスサイクル毎に読み取り又は書き込み
動作を開始できる同期バスである。バス調停は、他の転
送と重複することがある、単一サイクルでも起こり得る
ので、おそらく書き込みは各サイクル毎に開始できる。
各バスのトランザクションには、このトランザクション
バスサイクルの後の別のサイクルに受信装置からの肯定
応答を伴う。肯定応答サイクルは、バス帯域幅に影響を
与えないように、他のトランザクションと完全に重複さ
れる。
本発明の以上及び他の特徴は図面に関する以下の詳細
な説明を読むことにより更に良く理解される。
な説明を読むことにより更に良く理解される。
（実施例） 第１図の例示的なシステムブレード図50（と第２図の
フローチャート）に関するフロトコルの動作は次の通り
である。すなわち、第１の装置52はバス58を得て（10
2）書き込み命令を第２の装置68に送る（104）。この書
き込み動作は、バスのトランザクションに関する肯定応
答がリード線65を通して第１の装置52によって受信され
るまで、転送素子78の保持レジスタに記憶される（10
6）。もし第１の装置52が発すべき別の書き込み命令を
有するならば、この第１の装置52はバス58を保持し続け
て他の１つの非書き込み命令を一サイクルの間に実行
し、それから次のサイクルに書き込み命令を発する（11
6）か、又は、バス58を解放し（109）、そして、次のサ
イクルにバス58へのアクセスを許可されるようバス58に
要求する（110）。この時、第２図に示された条件で、
第１の装置52は書き込み命令を発することができる（11
6）。第１の装置52は、それらの後者のいずれかを行な
う場合、第１の装置52が第２の書き込み命令を送出する
（116）ときと同じサイクル中に第２の装置68から送ら
れた肯定応答を受信する（120）はずである。第２の装
置68が使用中で第１の書き込み命令を受信することがで
きないということを肯定応答が示す場合、第１の装置52
は、次のサイクルにリード線65の１つで距離（REJECT）
信号を主張して（124）前のサイクルに送られた書き込
み命令が取り消されるべきであるということを示す。こ
の拒否信号は全ての装置（例えば54,56,66）により受け
られるが、第２の装置（68）によっては受けられない。
それは、まさにアドレス範囲内ではなく、アドレス空間
のすべてにわたって書き込み順序が保存される必要があ
るからである。拒否信号を受けた時、前のサイクルで命
令を受けたどの装置もその命令を取り消す（128）。送
信装置はバックアップを行ない（130）、そして、第１
の書き込み命令を再び送る（104）。この命令には、再
三その命令の流れの処理を実質的に開始する第２の書き
込み命令が続き（116）、使用中を示す応答を受けた書
き込み命令からその処理を開始し、かくして、成功裡の
肯定応答順で示されたように命令がうまく実行された場
合には書き込み命令を維持し、前の記憶命令は解放され
（126）、そして、命令流の処理は続行される（108）。
フローチャート）に関するフロトコルの動作は次の通り
である。すなわち、第１の装置52はバス58を得て（10
2）書き込み命令を第２の装置68に送る（104）。この書
き込み動作は、バスのトランザクションに関する肯定応
答がリード線65を通して第１の装置52によって受信され
るまで、転送素子78の保持レジスタに記憶される（10
6）。もし第１の装置52が発すべき別の書き込み命令を
有するならば、この第１の装置52はバス58を保持し続け
て他の１つの非書き込み命令を一サイクルの間に実行
し、それから次のサイクルに書き込み命令を発する（11
6）か、又は、バス58を解放し（109）、そして、次のサ
イクルにバス58へのアクセスを許可されるようバス58に
要求する（110）。この時、第２図に示された条件で、
第１の装置52は書き込み命令を発することができる（11
6）。第１の装置52は、それらの後者のいずれかを行な
う場合、第１の装置52が第２の書き込み命令を送出する
（116）ときと同じサイクル中に第２の装置68から送ら
れた肯定応答を受信する（120）はずである。第２の装
置68が使用中で第１の書き込み命令を受信することがで
きないということを肯定応答が示す場合、第１の装置52
は、次のサイクルにリード線65の１つで距離（REJECT）
信号を主張して（124）前のサイクルに送られた書き込
み命令が取り消されるべきであるということを示す。こ
の拒否信号は全ての装置（例えば54,56,66）により受け
られるが、第２の装置（68）によっては受けられない。
それは、まさにアドレス範囲内ではなく、アドレス空間
のすべてにわたって書き込み順序が保存される必要があ
るからである。拒否信号を受けた時、前のサイクルで命
令を受けたどの装置もその命令を取り消す（128）。送
信装置はバックアップを行ない（130）、そして、第１
の書き込み命令を再び送る（104）。この命令には、再
三その命令の流れの処理を実質的に開始する第２の書き
込み命令が続き（116）、使用中を示す応答を受けた書
き込み命令からその処理を開始し、かくして、成功裡の
肯定応答順で示されたように命令がうまく実行された場
合には書き込み命令を維持し、前の記憶命令は解放され
（126）、そして、命令流の処理は続行される（108）。
更に、拒否信号の使用を含む本発明は、書き込み順序
の保存に限定されるものではない。本発明は、誤りの検
出又は訂正を後まわしにすることによって種々のバス動
作の速度を高めるためにも使用できる。例えば、装置が
誤り補正メモリから何らかの読み取データを返送し、そ
して、バスにデータを送る前にその誤りの検出又は訂正
を行なう十分な時間が存在しない場合、装置はデータが
あたかも良好であるかのようにデータをバスに置き、そ
して、必要ならば、続くサイクルで拒否信号を送ること
によって送信を止めてもよい。本発明によるプロトコル
は、拒否サイクルオーバヘッドの必要なしに大部分の伝
送が行われるので、かなりのパフォーマンスの利点を与
えることができる。常態のシステム動作は、パフォーマ
ンスを犠牲にして悪いデータからのまれな異状サイクル
に配慮する必要はない。当業者によりなされる変形及び
（又は）置換は本発明の範囲に属するものである。
の保存に限定されるものではない。本発明は、誤りの検
出又は訂正を後まわしにすることによって種々のバス動
作の速度を高めるためにも使用できる。例えば、装置が
誤り補正メモリから何らかの読み取データを返送し、そ
して、バスにデータを送る前にその誤りの検出又は訂正
を行なう十分な時間が存在しない場合、装置はデータが
あたかも良好であるかのようにデータをバスに置き、そ
して、必要ならば、続くサイクルで拒否信号を送ること
によって送信を止めてもよい。本発明によるプロトコル
は、拒否サイクルオーバヘッドの必要なしに大部分の伝
送が行われるので、かなりのパフォーマンスの利点を与
えることができる。常態のシステム動作は、パフォーマ
ンスを犠牲にして悪いデータからのまれな異状サイクル
に配慮する必要はない。当業者によりなされる変形及び
（又は）置換は本発明の範囲に属するものである。
第１図は、本発明のコンピュータシステムの実現である
一実施例のブロック線図、 第２図は本発明の一実施例のフローチャートである。
一実施例のブロック線図、 第２図は本発明の一実施例のフローチャートである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー・ディー・カーツ アメリカ合衆国 03067ニューハンプシ ャ州 ナサ、スカイライン・ドライブ ４ (72)発明者 リチャード・ジー・バー アメリカ合衆国 02139マサチューセッ ツ州 ケンブリッジ、＃３ ソデン・ス トリート 16 (56)参考文献 特開 昭63−228875（ＪＰ，Ａ) 欧州公開165603（ＥＰ，Ａ２) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 15/16 ＷＰＩ ＥＰＡＴ
Claims (4)
- 【請求項１】バスにより接続された第１の装置と第２の
装置を有し、複数のサイクルにわたり定義された動作を
行うパイプラインコンピュータシステムでの書き込み順
序保存方法において、 第１の装置によるバス制御を確保する段階と、 第１の装置から第２の装置へ第１の書き込み命令を送る
段階と、 応答信号が受信されるまで第１の装置に第１の書き込み
命令を記憶しておく段階と、 第２の装置から第１の装置へ第２の装置における第１の
書き込み命令の実行が成功したか否かを示す応答信号を
送る段階と、 第１の装置から第２の装置へ第２の書き込み命令を送
り、そして同一サイクル中に、第１の書き込み命令に応
答して第２の装置により送られた応答信号を第１の装置
で受信する段階と、 第１の書き込み命令の実行が不首尾だったことを、受信
された応答信号が示す場合は、第１の装置により次のサ
イクルで拒否信号を主張する段階と、 この拒否信号の主張に先行するサイクルで送られた第２
の書き込み命令の実行を、前記拒否信号に応答して第２
の装置で中止する段階と、 第１の装置に記憶されている第１の書き込み命令を使用
して第１の書き込み命令の伝達を再開する段階とを備え
る、 ことを特徴とするパイプラインコンピュータシステムで
の書き込み順序保存方法。 - 【請求項２】前記再開する段階は、前記第１の書き込み
命令を送る段階に戻ることを特徴とする請求項１記載の
パイプラインコンピュータシステムでの書き込み順序保
存方法。 - 【請求項３】第１の書き込み命令を記憶する段階の後
に、 第１の装置によるバスの制御を解放する段階と、及び、 第１の装置によりバスを再確保する段階とを備える、 ことを特徴とする請求項２記載のパイプラインコンピュ
ータシステムでの書き込み順序保存方法。 - 【請求項４】別の装置がバスに接続されてこのバスに発
せられた書き込み命令を受信するように構成された請求
項２記載のパイプラインコンピュータシステムでの書き
込み順序保存方法において、 第１の書き込み命令に応答して全ての別の装置における
動作の実行を中止する段階を更に備える、 ことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US26253688A | 1988-10-25 | 1988-10-25 | |
| US262536 | 1988-10-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH038046A JPH038046A (ja) | 1991-01-16 |
| JP2981618B2 true JP2981618B2 (ja) | 1999-11-22 |
Family
ID=22997917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1275752A Expired - Fee Related JP2981618B2 (ja) | 1988-10-25 | 1989-10-23 | パイプラインコンピュータシステムでの書き込み順序保存方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0370628A3 (ja) |
| JP (1) | JP2981618B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763243A (en) * | 1984-06-21 | 1988-08-09 | Honeywell Bull Inc. | Resilient bus system |
| US4768145A (en) * | 1984-11-28 | 1988-08-30 | Hewlett-Packard Company | Bus system |
| US4675865A (en) * | 1985-10-04 | 1987-06-23 | Northern Telecom Limited | Bus interface |
-
1989
- 1989-10-23 JP JP1275752A patent/JP2981618B2/ja not_active Expired - Fee Related
- 1989-10-25 EP EP19890310979 patent/EP0370628A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0370628A3 (en) | 1991-09-04 |
| JPH038046A (ja) | 1991-01-16 |
| EP0370628A2 (en) | 1990-05-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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