JPH038046A - パイプラインコンピュータシステムでの書き込み順序保存方法 - Google Patents
パイプラインコンピュータシステムでの書き込み順序保存方法Info
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- JPH038046A JPH038046A JP27575289A JP27575289A JPH038046A JP H038046 A JPH038046 A JP H038046A JP 27575289 A JP27575289 A JP 27575289A JP 27575289 A JP27575289 A JP 27575289A JP H038046 A JPH038046 A JP H038046A
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- 238000000034 method Methods 0.000 title claims description 12
- 238000004321 preservation Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 5
- 230000008569 process Effects 0.000 description 5
- 238000012546 transfer Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の分野）
本発明は、バイブラインコンビュータンステムに関し、
特に選択された割り込み命令の制御を行なう割り込み可
能なパイプラインブロセ・ノサに関する。
特に選択された割り込み命令の制御を行なう割り込み可
能なパイプラインブロセ・ノサに関する。
（発明の背景）
高性能高パイプライン化のバス構造でのバスプロトコル
は高度の重複活動を考慮することができる０例えば、調
停、転送、復号化及び転送肯定応答は同一瞬間に４つの
別々の要求のなめに動作中に行なうことができる４段の
要求処理である。かくして、ファーストイン ファース
トアウト（ＦＩＦＯ）型のバッファリングは、ある条件
下で充填されて、ＦＩＦＯが利用可能となるまでトラン
ザクションを待たせるか、又は要求装置に使用中なる応
答な送って後で再び連絡を試みさせる。この場合、ある
装置にバスを占有させながら、池の装置がそのバッファ
を利用可能にするのを待たせることは望ましくない、そ
れは、他の転送にそのバスの帯域幅が利用不能となり、
それにより高価なバス帯域幅が不必要に占められるから
である。
は高度の重複活動を考慮することができる０例えば、調
停、転送、復号化及び転送肯定応答は同一瞬間に４つの
別々の要求のなめに動作中に行なうことができる４段の
要求処理である。かくして、ファーストイン ファース
トアウト（ＦＩＦＯ）型のバッファリングは、ある条件
下で充填されて、ＦＩＦＯが利用可能となるまでトラン
ザクションを待たせるか、又は要求装置に使用中なる応
答な送って後で再び連絡を試みさせる。この場合、ある
装置にバスを占有させながら、池の装置がそのバッファ
を利用可能にするのを待たせることは望ましくない、そ
れは、他の転送にそのバスの帯域幅が利用不能となり、
それにより高価なバス帯域幅が不必要に占められるから
である。
この問題は資源である単一バスを共有する多重プロセラ
サンステムの場合には更に深刻になる。それは、バスが
システムのボトルネックになるからである。更に、特定
の構成では、バスにおける速度の遅い装置は一層この問
題と拡大することがある。それはシステム全体がこの速
度の遅い装置の速度で動作を開始することになるからで
ある。
サンステムの場合には更に深刻になる。それは、バスが
システムのボトルネックになるからである。更に、特定
の構成では、バスにおける速度の遅い装置は一層この問
題と拡大することがある。それはシステム全体がこの速
度の遅い装置の速度で動作を開始することになるからで
ある。
更に、装置がバスを介して多重書き込みを行なう処理の
場合、装置は、前の書き込み命令が認められたという応
答を待ってから別の書き込み命令を送るか、又は、書き
込み順序の保存を保証する何らかのプロトコルに従う必
要かある。前の書き込み命令が認められるのを待って別
の書き込み命令を送ることは可及的速やかに別の書き込
み命令を送るより効率的ではない、しかしながら、ある
バイブライン式システムのバスプロトコルでは、別の書
き込み命令を送ると、データの書き込み順序がおそらく
保存されなくなって処理の誤りが生じる恐れがある。
場合、装置は、前の書き込み命令が認められたという応
答を待ってから別の書き込み命令を送るか、又は、書き
込み順序の保存を保証する何らかのプロトコルに従う必
要かある。前の書き込み命令が認められるのを待って別
の書き込み命令を送ることは可及的速やかに別の書き込
み命令を送るより効率的ではない、しかしながら、ある
バイブライン式システムのバスプロトコルでは、別の書
き込み命令を送ると、データの書き込み順序がおそらく
保存されなくなって処理の誤りが生じる恐れがある。
従って、プロセスからプロセスへ、プロセッサからプロ
セッサへ、及び■／○システムからプロセッサへ情報が
Ｉｆ御ジブロック送られるように書き込み順序を保存す
ることは重要である。情報を何らかの所定フォーマット
に組み立てて何らかの準備完了フラグを設定するか、又
は、何らかの待ち行列ポインタを設定することによって
、制御ブロックの通常の形成が行なわれる。しかしなが
ら。
セッサへ、及び■／○システムからプロセッサへ情報が
Ｉｆ御ジブロック送られるように書き込み順序を保存す
ることは重要である。情報を何らかの所定フォーマット
に組み立てて何らかの準備完了フラグを設定するか、又
は、何らかの待ち行列ポインタを設定することによって
、制御ブロックの通常の形成が行なわれる。しかしなが
ら。
ｉｌｌ ｆａｌｌブロック内へ書き込みにより何らかの
情報を設定する前に準備完了フラグへの書き込みがうま
く行なわれる場合、受信処理では劣化メッセッジを受取
ることになる。
情報を設定する前に準備完了フラグへの書き込みがうま
く行なわれる場合、受信処理では劣化メッセッジを受取
ることになる。
（発明の要約）
本発明によるバスデータの転送用の書き込み順序の保存
を行なうコンピュータシステムは、特定の装置による２
つの続く書き込み命令の間に１つの最小の未使用サイク
ル（「未使用」とは、書き込み動作中のその特定の装置
による未使用を意味する。）と全ての装置により正に受
信された命令が無効であるということ３この全ての装置
に示す拒否信号とを必要とする。
を行なうコンピュータシステムは、特定の装置による２
つの続く書き込み命令の間に１つの最小の未使用サイク
ル（「未使用」とは、書き込み動作中のその特定の装置
による未使用を意味する。）と全ての装置により正に受
信された命令が無効であるということ３この全ての装置
に示す拒否信号とを必要とする。
本発明によるプロトコルは、特定のバス構造に利用され
た。しかしながら、その思想は他の構造にも拡張できる
。バスは、各バスサイクル毎に読み収り又は書き込み動
作を開始てきる同期バスである。バス調停は、他の転送
と重複することがある。単一サイクルでも起こり得るの
で、おそらく書き込みは各サイクル毎に開始できる。各
バスのトランザクションには、このトランザクションバ
スサイクルの後の別のサイクルに受信装置からの肯定応
答を伴う、肯定応答サイクルは、バス帯域幅に影響を与
えないように、他のトランザクションと完全に重複され
る。
た。しかしながら、その思想は他の構造にも拡張できる
。バスは、各バスサイクル毎に読み収り又は書き込み動
作を開始てきる同期バスである。バス調停は、他の転送
と重複することがある。単一サイクルでも起こり得るの
で、おそらく書き込みは各サイクル毎に開始できる。各
バスのトランザクションには、このトランザクションバ
スサイクルの後の別のサイクルに受信装置からの肯定応
答を伴う、肯定応答サイクルは、バス帯域幅に影響を与
えないように、他のトランザクションと完全に重複され
る。
本発明の以上及び他の特徴は図面に関する以下の詳細な
説明を読むことにより更に良く理解される。
説明を読むことにより更に良く理解される。
（実施例）
第１図の例示的なンステムプレート図５０（と第２図の
フローチャート）に関するプロトコルの動作は次の通り
である。すなわち、第１の装置５２はバス５８を得て＜
１０２＞書き込み命令を第２の装置６８に送る（１０４
）、この書き込み動作は、バスのトランザクションに関
する肯定応答がリード線６５で第１の装置５２から受信
されるまで、転送素子７８の７持レジスタに記憶される
（］０６）、もし第１の装置５２が発すべき別の書き込
み命令を有するならば、この第１の装置５２はバス５８
を保持し続けて他の非書き込み命令と−サイクルの開に
実行し、それから次のサイクルに書き込み命令を発する
（１１６）か、又は、バス５８を解放しく１０９）、そ
して、次のサイクルにバス５８へのアクセスを許可され
るようバス５８に要求する＜１１０）、この時、マルチ
アロセッサ インクロック（ＭＵＬＴＩ ＰＲＯＣＥＳ
ＳＯＲＩＮＴＥＲＬＯＣＫ）なる名称のアボル（ＡＰＯ
ＬＬ）−１１２ＸＸと、ア クワ−シフエア バス ア
ービトレーション スキームウィズ デフォＩレト オ
ーナ スピードアップ（Ａ ＱＬＩＡＳＩ−ＦＡＩＲ
Ｂｕｓ ＡＲＢＩＴＲＡＴＩＯＮ ＳＣＨＥＭＥ
ＷＩＴＩ（ＤＥＦＡｔＪＬＴ ０ＷＮＥＲ５ＰＥＥ
ＤＵＰ＞なる名称のアボル（ＡＰＯＬＬ）−１１２ＸＸ
（この両者は本願と同時に出願され、かつ、言及によ
り本願に組み込まれた）とに記載の条件で、第１の装置
５２は書き込み命令を発することができる（１１６）、
第１の装置５２は、それらの後者のいずれかを行なう場
合、第１の装置５２が第２の書き込み命令を送出する（
１１６）ときと同じサイクル中に第２の装置６８から送
られた肯定応答と受信する（１２０）はずである、第２
の装置６８が使用中で第１の書き込み命令３受信するこ
とができないということを肯定応答が示す場合、第１の
装置５２は１次のサイクルにリード線６５の１つて拒否
（ＲＥＪＥＣＴ）信号を主張して（１２４）前のサイク
ルに送られた書き込み命令が取り消されるべきであると
いうことを示す、この拒否信号は全ての装置（例えば５
４．５６．６６）により受けられるが、第２の装置（６
８）によっては受けられない、それは、まさにアドレス
範囲内ではなく、アドレス空間のすべてにわたって書き
込み順序が保存される必要があるからである。
フローチャート）に関するプロトコルの動作は次の通り
である。すなわち、第１の装置５２はバス５８を得て＜
１０２＞書き込み命令を第２の装置６８に送る（１０４
）、この書き込み動作は、バスのトランザクションに関
する肯定応答がリード線６５で第１の装置５２から受信
されるまで、転送素子７８の７持レジスタに記憶される
（］０６）、もし第１の装置５２が発すべき別の書き込
み命令を有するならば、この第１の装置５２はバス５８
を保持し続けて他の非書き込み命令と−サイクルの開に
実行し、それから次のサイクルに書き込み命令を発する
（１１６）か、又は、バス５８を解放しく１０９）、そ
して、次のサイクルにバス５８へのアクセスを許可され
るようバス５８に要求する＜１１０）、この時、マルチ
アロセッサ インクロック（ＭＵＬＴＩ ＰＲＯＣＥＳ
ＳＯＲＩＮＴＥＲＬＯＣＫ）なる名称のアボル（ＡＰＯ
ＬＬ）−１１２ＸＸと、ア クワ−シフエア バス ア
ービトレーション スキームウィズ デフォＩレト オ
ーナ スピードアップ（Ａ ＱＬＩＡＳＩ−ＦＡＩＲ
Ｂｕｓ ＡＲＢＩＴＲＡＴＩＯＮ ＳＣＨＥＭＥ
ＷＩＴＩ（ＤＥＦＡｔＪＬＴ ０ＷＮＥＲ５ＰＥＥ
ＤＵＰ＞なる名称のアボル（ＡＰＯＬＬ）−１１２ＸＸ
（この両者は本願と同時に出願され、かつ、言及によ
り本願に組み込まれた）とに記載の条件で、第１の装置
５２は書き込み命令を発することができる（１１６）、
第１の装置５２は、それらの後者のいずれかを行なう場
合、第１の装置５２が第２の書き込み命令を送出する（
１１６）ときと同じサイクル中に第２の装置６８から送
られた肯定応答と受信する（１２０）はずである、第２
の装置６８が使用中で第１の書き込み命令３受信するこ
とができないということを肯定応答が示す場合、第１の
装置５２は１次のサイクルにリード線６５の１つて拒否
（ＲＥＪＥＣＴ）信号を主張して（１２４）前のサイク
ルに送られた書き込み命令が取り消されるべきであると
いうことを示す、この拒否信号は全ての装置（例えば５
４．５６．６６）により受けられるが、第２の装置（６
８）によっては受けられない、それは、まさにアドレス
範囲内ではなく、アドレス空間のすべてにわたって書き
込み順序が保存される必要があるからである。
拒否信号を受けた時、前のサイクルで命令を受けたどの
装置もその命令を収り消す（１２８）、送信装置はバッ
クアップを行ない（１３０）、、そして、第１の書き込
み命令を再び送る（１０４）。
装置もその命令を収り消す（１２８）、送信装置はバッ
クアップを行ない（１３０）、、そして、第１の書き込
み命令を再び送る（１０４）。
この命令には、再三その命令の流れの処理を実質的に開
始する第２の害き込み命令が続き（１１６）、使用中を
示す応答を受けた書き込み命令からその処理を開始し、
かくして、成功裡の肯定応答順で示されたように命令が
うまく実行された場合には書き込み命令を維持し、前の
記憶命令は解放され（１２６）、そして、命令流の処理
は続行される（１０８）。
始する第２の害き込み命令が続き（１１６）、使用中を
示す応答を受けた書き込み命令からその処理を開始し、
かくして、成功裡の肯定応答順で示されたように命令が
うまく実行された場合には書き込み命令を維持し、前の
記憶命令は解放され（１２６）、そして、命令流の処理
は続行される（１０８）。
更に、拒否信号の使用を含む本発明は、書き込み順序の
保存に限定されるものではない０本発明は、誤りの検出
又は訂正を後まわしにすることによって種々のバス動作
の速度を高めるためにも使用できる。例えば、装置が誤
り補正メモリから何らかの読み族データを返送し、そし
て、バスにデータを送る前にその誤りの検出又は訂正と
行なう十分な時間が存在しない場合、装置はデータがあ
たかも良好であるかのようにデータをバスに置き、そし
て、必要ならば、続くサイクルで拒否信号を送ることに
よって送信を止めてもよい６本発明によるプロトコルは
、拒否サイクルオーバヘッドの必要なしに大部分の伝送
が行われるので、がなりのパフォーマンスの利点を与え
ることができる。
保存に限定されるものではない０本発明は、誤りの検出
又は訂正を後まわしにすることによって種々のバス動作
の速度を高めるためにも使用できる。例えば、装置が誤
り補正メモリから何らかの読み族データを返送し、そし
て、バスにデータを送る前にその誤りの検出又は訂正と
行なう十分な時間が存在しない場合、装置はデータがあ
たかも良好であるかのようにデータをバスに置き、そし
て、必要ならば、続くサイクルで拒否信号を送ることに
よって送信を止めてもよい６本発明によるプロトコルは
、拒否サイクルオーバヘッドの必要なしに大部分の伝送
が行われるので、がなりのパフォーマンスの利点を与え
ることができる。
常態のシステム動作は、パフォーマンスを犠牲にして悪
いデータからのまれな異状サイクルに配慮する必要はな
い、当業者によりなされる変形及び（又は）置換は本発
明の範囲に属するものである。
いデータからのまれな異状サイクルに配慮する必要はな
い、当業者によりなされる変形及び（又は）置換は本発
明の範囲に属するものである。
第１図は、本発明のコンピュータシステムの実現である
一実施例のフロック線図、 第２図は本発明の一実施例のフローチャートである。
一実施例のフロック線図、 第２図は本発明の一実施例のフローチャートである。
Claims (4)
- （１）バスにより接続された第１の装置と第２の装置を
有し、サイクル（複数）にわたり定義された動作を行な
うパイプラインコンピュータシステムでの書き込み順序
保存方法において、 第１の装置によるバス制御を確保し、 第１の装置から第２の装置へ第１の書き込み命令を送り
、 肯定応答信号が受信されるまで第１の装置に第１の書き
込み命令を記憶し、 第２の装置から第１の装置へ第２の装置における書き込
み命令の実行の成功を示す肯定応答信号を送り、 第１の装置から第２の装置へ第２の書き込み命令を送り
、そして、同一サイクル中に、第１の書き込み命令に応
答して第２の装置により送られた肯定応答信号を第１の
装置で受信し、 書き込み命令の実行が不首尾だったということを、受信
された肯定応答信号が示す場合、第１の装置により次の
サイクルで拒否信号を主張し、及び、 この拒否信号の主張前に上記次のサイクルで送られた書
き込み命令の実行を第２の装置で中止する段階を有する
、 ことを特徴とするパイプラインコンピュータシステムで
の書き込み順序保存方法。 - （２）第１の書き込み命令を送る段階に戻ることを特徴
とする請求項１記載のパイプラインコンピュータシステ
ムでの書き込み順序保存方法。 - （３）第１の書き込み命令を記憶する段階の後に、 第１の装置によるバスの制御を解放し、及び、第１の装
置によりバスを再確保する段階、を有することを特徴と
する請求項２記載のパイプラインコンピュータシステム
での書き込み順序保存方法。 - （４）別の装置がバスに接続されてこのバスに発せられ
た書き込み命令を受信し、及び、第１の命令に応答して
全ての別の装置における動作の実行を中止する段階を更
に有することを特徴とする請求項２記載のパイプライン
コンピュータシステムでの書き込み順序保存方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US26253688A | 1988-10-25 | 1988-10-25 | |
| US262536 | 1988-10-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH038046A true JPH038046A (ja) | 1991-01-16 |
| JP2981618B2 JP2981618B2 (ja) | 1999-11-22 |
Family
ID=22997917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1275752A Expired - Fee Related JP2981618B2 (ja) | 1988-10-25 | 1989-10-23 | パイプラインコンピュータシステムでの書き込み順序保存方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0370628A3 (ja) |
| JP (1) | JP2981618B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763243A (en) * | 1984-06-21 | 1988-08-09 | Honeywell Bull Inc. | Resilient bus system |
| US4768145A (en) * | 1984-11-28 | 1988-08-30 | Hewlett-Packard Company | Bus system |
| US4675865A (en) * | 1985-10-04 | 1987-06-23 | Northern Telecom Limited | Bus interface |
-
1989
- 1989-10-23 JP JP1275752A patent/JP2981618B2/ja not_active Expired - Fee Related
- 1989-10-25 EP EP19890310979 patent/EP0370628A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0370628A2 (en) | 1990-05-30 |
| JP2981618B2 (ja) | 1999-11-22 |
| EP0370628A3 (en) | 1991-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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