JPH11306076A - 共有メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 処理能力が低下しない共有メモリ制御装置を
提供する。 【解決手段】 本発明は、互いにデータの授受を行う第
１及び第２の制御手段と、第１及び第２の制御手段によ
って共有される共有メモリとを備え、第１及び第２の制
御手段が共有メモリに対して行う授受データの書き込み
及び読み出しを制御する共有メモリ制御装置において、
第１及び第２の制御手段に、それぞれ定められた時間、
共有メモリのアクセス権を周期的に交互に与えるアクセ
ス権制御手段を有することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、共有メモリ制御装
置に関し、例えば、ソフトウェアとハードウェアのプロ
グラム間インタフェースを主メモリ上にマッピングした
コンピュータシステムにおいて、このインタフェースと
してのソフトウェアとハードウェアの共有メモリに対し
てハードウェア側のプログラムとソフトウェア側のプロ
グラムとがそれぞれアクセスする際の同期を制御する制
御方法に適用し得るものである。

【０００２】

【従来の技術】従来のコンピュータシステムには、ハー
ドウェアとソフトウェアにより共有される共有メモリに
おいて、両者からのアクセスが競合しないように共有メ
モリへのアクセス権を設け、ハードウェア側から共有メ
モリに対してアクセスする場合には、ソフトウェアの制
御によりハードウェアが共有メモリへのアクセス権を占
有する一定時間を確保するようになされたものがある。

【０００３】このようなコンピュータシステムでは、図
２に示すような共有メモリへの書き込み処理を、また、
図３に示すような共有メモリからの読み出し処理をソフ
トウェアが行なうことにより、共有メモリの制御が行な
われている。以下、図２及び図３に示した書き込み処理
及び読み出し処理について簡単に説明する。

【０００４】図２に示した書き込み処理では、まず、ソ
フトウェアが有する複数機能（マルチタスク機能）によ
る共有メモリへのアクセス競合を回避するため、セマフ
ォ信号待ちが行なわれ（ステップ２１）、競合のない状
態においてハードウェアへ引き渡す情報が共有メモリに
書き込まれ（ステップ２２）、共有メモリへのアクセス
権がソフトウェアからハードウェアへ移行される（ステ
ップ２３）。ハードウェアにおいて共有メモリから情報
が読み出される一定時間、ソフトウェアでは自処理が遅
延されその後再び起床する（ステップ２４）。次に、共
有メモリへのアクセス権がソフトウェアへ移行され（ス
テップ２５）、その後、ソフトウェアの他の機能が共有
メモリへアクセスできるようセマフォ信号が出力される
（ステップ２６）。共有メモリへの書き込み後の処理が
残っている場合には、その残りの処理が実行される（ス
テップ２７）。

【０００５】また、図３に示した読み出し処理では、書
込み処理と同様にセマフォ信号待ちが行われ（ステップ
３１）、競合のない状態において共有メモリへのアクセ
ス権がソフトウェアからハードウェアへ移行される（ス
テップ３２）。ハードウェアにおいてソフトウェアへ引
渡す情報が共有メモリ３へ書き込まれる一定時間、ソフ
トウェアでは自処理が遅延されその後再び起床する（ス
テップ３３）。次に、共有メモリへのアクセス権がソフ
トウェアへ移行され（ステップ３４）、共有メモリから
必要な情報が読み出される（ステップ３５）。その後、
書き込み処理と同様にセマフォ信号が出力され（ステッ
プ３６）、共有メモリからの読み出し後の処理がある場
合には、その処理が実行される（ステップ３７）。

【０００６】したがって、ソフトウェアは、共有メモリ
へアクセスする度に、ハードウェアへアクセス権を一定
時間占有させていた。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
共有メモリ制御方法には、以下のような課題があった。

【０００８】すなわち、ソフトウェアが共有メモリへア
クセスする回数が多くなると、ハードウェアが共有メモ
リのアクセス権を保持する時間が多くなる。ハードウェ
アが共有メモリのアクセス権を保持している間、ソフト
ウェア内の処理は待ち状態となるため、ソフトウェア処
理の待ち時間が増え、システムの処理能力が低下すると
いう課題があった。

【０００９】そのため、処理能力が低下しない共有メモ
リ制御装置が求められていた。

【００１０】

【課題を解決するための手段】第１の本発明は、互いに
データの授受を行う第１及び第２の制御手段と、第１及
び第２の制御手段によって共有される共有メモリとを備
え、第１及び第２の制御手段が共有メモリに対して行う
授受データの書き込み及び読み出しを制御する共有メモ
リ制御装置において、第１及び第２の制御手段に、それ
ぞれ定められた時間、共有メモリのアクセス権を周期的
に交互に与えるアクセス権制御手段を有することを特徴
とする。

【００１１】第２の本発明は、第１の本発明の共有メモ
リ制御装置において、（１）第１の制御手段が、システ
ムが有するハードウェアを制御するハードウェア制御部
であり、（２）第２の制御手段が、システムが実行する
ソフトウェアを制御し、上記ハードウェア制御部に上記
共有メモリのアクセス権が与えられている間、自処理を
遅延するソフトウェア制御部であることを特徴とする。

【００１２】第１及び第２の本発明においては、ソフト
ウェア制御部及びハードウェア制御部に、それぞれ定め
られた時間、共有メモリのアクセス権を周期的に交互に
与えることにより、ソフトウェア制御部及びハードウェ
ア制御部間でデータの授受が高頻度であれば、従来と比
較して、ハードウェア制御部が自処理を遅延する時間が
軽減する。

【００１３】

【発明の実施の形態】（Ａ） 第１の実施形態 以下、本発明による共有メモリ制御装置を、ハードウェ
アとソフトウェアとにより共有される共有メモリを有す
るコンピュータシステムに適用した第１の実施形態につ
いて、図面を参照しながら詳述する。

【００１４】（Ａ−１） 構成の説明 第１の実施形態の共有メモリ制御装置の構成を図１に示
す。図１において、この第１の実施形態の共有メモリ制
御装置は、ソフトウェアプログラム部１１と、共有メモ
リ部１２と、ハードウェアプログラム部１３とを有す
る。

【００１５】ソフトウェアプログラム部１１は、予め備
えられているプログラムにより、この実施形態のコンピ
ュータシステムが実行するソフトウェアの制御を行うも
のである。また、ソフトウェアプログラム部１１は、ソ
フトウェア制御部１１０を有している。

【００１６】ソフトウェア制御部１１０は、実行してい
るソフトウェアに基づきタスクを生成し、この生成した
タスクの処理を行うものである。この実施形態の場合、
生成するタスクには、アクセス制御周期タスク１１１
と、ｎ個のシステム制御タスク１１２〜１１ｍ（ｍ＝ｎ
＋１）とがある。

【００１７】アクセス制御周期タスク１１１は、定周期
割り込みによって起動され、システム制御タスク１１２
〜１１ｍとハードウェア制御部１３１とにおける、ソフ
ト・ハード共有メモリ１２１のアクセス権を制御するも
のである。なお、アクセス権の制御信号は、ソフト・ハ
ード共有メモリ１２１を介して、システム制御タスク１
２２〜１１ｍとハードウェア制御部１３１とに与えられ
る。

【００１８】システム制御タスク１１２〜１１ｍは、実
行しているソフトウェアの処理を行うものである。ま
た、システム制御タスク１１２〜１１ｍは、その処理中
に必要に応じて、ソフト・ハード共有メモリ１２１に対
し、そのアクセス権の保持時に、ハードウェア制御部１
３１へ引き渡す情報の書き込みや、ハードウェア制御部
１３１から受け取る情報の読み出しを行うものである。

【００１９】共有メモリ部１２は、ソフトウェア制御部
１１０とハードウェア制御部１３１との間で授受される
情報の受け渡しを行うものである。共有メモリ部１２
は、ソフト・ハード共有メモリ１２１を有する。

【００２０】ソフト・ハード共有メモリ１２１は、シス
テム制御タスク１１２〜１１ｍからも、ハードウェア制
御部１３１からもアクセス可能であり、その双方から情
報の書き込み及び読み出しが行われるものである。

【００２１】ハードウェアプログラム部１３は、予め備
えられているプログラムにより、この実施形態のコンピ
ュータシステムが有するハードウェアの制御を行うもの
である。また、ハードウェアプログラム部１３は、ハー
ドウェア制御部１３１を有する。

【００２２】ハードウェア制御部１３１は、その制御中
に必要に応じて、ソフト・ハード共有メモリ１２１に対
し、そのアクセス権の保持時に、システム制御タスク１
１２〜１１ｍへ引き渡す情報の書き込みや、システム制
御タスク１１２〜１１ｍから受け取る情報の読み出しを
行うものである。

【００２３】（Ａ−２） 動作の説明 第１の実施形態の共有メモリ制御装置の構成については
以上である。そこで次に、以上のような構成を有する共
有メモリ制御装置の動作について、図面を参照しながら
説明する。

【００２４】この第１の実施形態の共有メモリ制御装置
では、上述したように、システム制御タスク１１２〜１
１ｍとハードウェア制御部１３１とが、ハード・ソフト
共有メモリ１２１に対して書き込み及び読み出しを行
い、これらシステム制御タスク１１２〜１１ｍ及びハー
ドウェア制御部１３１のアクセス権の制御をアクセス制
御周期タスク１１１が行う。

【００２５】図４は、アクセス制御周期タスク１１１の
動作を示したフローチャートである。

【００２６】図４において、アクセス制御周期タスク１
１１では、定周期割り込みを受信すると（ステップ４
１）、ソフト・ハード共有メモリ１２１へのアクセス競
合を回避するため、セマフォ信号待ちが行われ（ステッ
プ４２）、競合のない状態において、ソフト・ハード共
有メモリ１２１のアクセス権がシステム制御タスク１１
２〜１１ｍからハードウェア制御部１３１へ移行される
（ステップ４３）。

【００２７】ハードウェア制御部１３１がソフト・ハー
ド共有メモリ１２１にアクセスする一定時間、ソフトウ
ェア側では処理が遅延され、その後再び起床する（ステ
ップ４４）。

【００２８】一方、ソフト・ハード共有メモリ１２１へ
のアクセス権を獲得したハードウェア制御部１３１で
は、ステップ４４の一定時間内に、ソフト・ハード共有
メモリ１２１に対し、システム制御タスク１１２〜１１
ｍからの情報の読み出しとシステム制御タスク１１２〜
１１ｍへの情報の書き込みが行われる。

【００２９】ステップ４４の一定時間後、ソフト・ハー
ド共有メモリ１２１のアクセス権はハードウェア制御部
１３１からシステム制御タスク１１２〜１１ｍへ移行さ
れ（ステップ４５）、システム制御タスク１１２〜１１
ｍが共有メモリにアクセスできるようにセマフォ信号が
出力され（ステップ４６）、就寝状態にあるシステム制
御タスク１１２〜１１ｍを起床させる（ステップ４
７）。その後、再び定周期割り込みを待つことになる。

【００３０】なお、ソフト・ハード共有メモリ１２１へ
のアクセス権がハードウェア制御部１３１へ移行するの
は、ステップ４３からステップ４５までの間だけであ
り、それ以外の時間は全てシステム制御タスク１１２〜
１１ｍが権利を有している。

【００３１】また、ステップ４２とステップ４６は、ソ
フト・ハード共有メモリ１２１のアクセス権のハードウ
ェア制御部１３１への移行と、システム制御タスク１１
２〜１１ｍにおけるソフト・ハード共有メモリ１２１へ
のアクセスとの競合を回避するための処理である。

【００３２】また、図５は、システム制御タスク１１２
〜１１ｍにおけるソフト・ハード共有メモリ１２１への
書き込み処理を示したフローチャートである。

【００３３】図５において、システム制御タスク１１２
〜１１ｍでは、ソフト・ハード共有メモリ１２１へのア
クセス競合を回避するため、セマフォ待ちが行われ（ス
テップ５２）、競合のない状態において、ソフト・ハー
ド共有メモリ１２１への書き込みが行われて（ステップ
５２）、セマフォ信号が出力される（ステップ５３）。

【００３４】なお、ステップ５１及びステップ５３によ
り、前述のようにアクセス制御周期タスク１１１におけ
るソフト・ハード共有メモリ１２１のアクセス権のハー
ドウェア制御部１３１への移行との競合を回避する他、
他のシステム制御タスク１１２〜１１ｍにおけるソフト
・ハード共有メモリ１２１への書き込み処理との競合も
回避している。

【００３５】ソフト・ハード共有メモリ１２１への書き
込み後、自タスクを就寝状態へと移行させ（ステップ５
４）、前述したように、アクセス制御周期タスク１１１
における図４に示したステップ４３によって就寝状態か
ら起床されて（ステップ５５）、書き込み後の処理が実
行される（ステップ５６）。

【００３６】ここで、ステップ５４の就寝からステップ
５５の起床までの間に、ソフト・ハード共有メモリ１２
１へのアクセス権はアクセス制御周期タスク１１１によ
り一時的にハードウェア制御部１３１へ移行し、ステッ
プ５２で書き込んだ情報をハードウェア制御部１３１が
確認することになる。

【００３７】さらに、図６は、システム制御タスク１１
２〜１１ｍにおけるソフト・ハード共有メモリ１２１か
らの読み出し処理を示したフローチャートである。

【００３８】図６において、システム制御タスク１１２
〜１１ｍでは、ソフト・ハード共有メモリ１２１からの
読み出しの前に自タスクを就寝状態へと移行させ（ステ
ップ６１）、前述したように、アクセス制御周期タスク
１１１における図４に示したステップ４３によって就寝
状態から起床される（ステップ６２）。

【００３９】ここで、ステップ６１の就寝からステップ
６２の起床までの間に、ソフト・ハード共有メモリ１２
１のアクセス権はアクセス制御周期タスク１１１により
一時的にハードウェア制御部１３１へ移行し、ハードウ
ェア制御部１３１は、自身が持つ最新情報をソフト・ハ
ード共有メモリ１２１へ書き込む。

【００４０】その後、前述と同様に、ソフト・ハード共
有メモリ１２１へのアクセス競合を回避するため、セマ
フォ待ちが行なわれ（ステップ６３）、ソフト・ハード
共有メモリ１２１から情報が読み出されて（ステップ６
４）、セマフォ信号が出力される（ステップ６５）。そ
の後、読み出し後の処理が実行される（ステップ６
６）。

【００４１】なお、ステップ６３及びステップ６５によ
り、前述のようにアクセス制御周期タスク１１１におけ
るソフト・ハード共有メモリ１２１へのアクセス権のハ
ードウェア制御部１３１への移行との競合を回避してい
る。

【００４２】（Ａ−３） 効果の説明 以上のように、この第１の実施形態によれば、ソフトウ
ェア制御部において、ソフト・ハード共有メモリのアク
セス権を、定周期毎に一定期間ハードウェア制御部に与
え、それ以外の期間はソフトウェア制御部が保持するよ
うに制御するアクセス制御周期タスクを生成するので、
アクセス制御周期タスクの１周期タイミングにシステム
制御タスクにおけるソフト・ハード共有メモリへのアク
セスが高頻度であれば、従来の制御と比較して、ハード
ウェア制御部がソフト・ハード共有メモリのアクセス権
を保持する時間（ソフトウェア制御部が処理を遅延する
時間）を軽減することができ、システムの処理能力が低
下することを防止できる。

【００４３】（Ｂ） 第２の実施形態 以下、本発明による共有メモリ制御装置を、ハードウェ
アとソフトウェアとにより共有される共有メモリを有す
るコンピュータシステムに適用したに適用した第２の実
施形態について、図面を参照しながら詳述する。

【００４４】第２の実施形態の共有メモリ制御装置の構
成を図７に示す。なお、図７において、第１の実施形態
の構成を示した図１に対応する構成部分は、同一の符号
を付して示している。

【００４５】図７において、この第２の実施形態の共有
メモリ制御装置は、第１の実施形態と同様に、ソフトウ
ェアプログラム部１１と、共有メモリ部１２と、ハード
ウェアプログラム部１３とを有する。

【００４６】しかしながら、この第２の実施形態の共有
メモリ制御装置は、ソフトウェアプログラム部１１にお
いて、就寝状態フラグ記憶部７１が新たに追加構成され
たものである。

【００４７】なお、この追加構成された就寝状態フラグ
記憶部７１以外の構成部分は、第１の実施形態の対応構
成部分と同様である。そのため、これらの構成部分につ
いての説明は省略する。したがって、以下、就寝状態フ
ラグ記憶部７１について説明する。

【００４８】就寝状態フラグ記憶部７１は、システム制
御タスク１１２〜１１ｍの各々の就寝状態を保持するも
のである。就寝状態フラグ記憶部７１では、各システム
制御タスク１１２〜１１ｍが就寝状態に遷移するとき
に、各システム制御タスク１１２〜１１ｍにより自タス
ク分のフラグがセットされる。一方、このセットされた
フラグはアクセス制御タスク１１１により、定周期毎に
参照されてリセットされる。

【００４９】上述したように、第２の実施形態の共有メ
モリ制御装置は、第１の実施形態と比較して、ソフトウ
ェア制御部１１に就寝状態フラグ記憶部７１を追加構成
したものである。そこで次に、このような共有メモリ装
置の動作について説明する。

【００５０】図８は、アクセス制御周期タスク１１１の
動作を示したフローチャートである。なお、第１の実施
形態のアクセス制御周期タスクの動作を示した図４と同
様なステップには、同一の符号を付して示している。し
たがって、定期割り込みを受信した後に就寝中のタスク
の有無を確認するステップ８１と、就寝状態タスクを起
床された後に全タスク分の就寝状態フラグをリセットす
るステップ８２とについて中心に説明する。

【００５１】図８において、アクセス制御周期タスク１
１１では、ステップ４１で定周期割り込みが受信される
と、就寝状態フラグ記憶部７１を参照し、就寝中のタス
クが有る場合は（ステップ８１の”有り”）、ステップ
４２〜ステップ４７の処理が行われ、最後に就寝状態フ
ラグ記憶部７１における全タスク分の就寝状態フラグが
リセットされる（ステップ８２）。一方、就寝中のタス
クが無い場合には（ステップ８１の”無し”）、何も処
理が行われること無く、再びステップ４１へ戻る。

【００５２】したがって、アクセス制御周期タスク１１
１の定周期動作のなかで、ソフト・ハード共有メモリ１
２１へのアクセス権がハードウェア制御部１３１へ以降
するのは、システム制御タスク１１２〜１１ｍがハード
ウェア制御部１３１に対する情報の引き渡しや情報の受
け取りを必要としたときのみである。また、ステップ８
２において、全タスク分の就寝状態フラグをリセットす
ることにより、次周期以降におけるシステム制御タスク
１１２〜１１ｍの就寝状態フラグのセットを有効として
いる。

【００５３】また、図９は、システム制御タスク１１２
〜１１ｍにおけるソフト・ハード共有メモリ１２１への
書き込み処理を示したフローチャートである。なお、第
１の実施形態の書き込み処理を示した図５と同様なステ
ップには、同一の符号を付して示している。したがっ
て、ステップ５３とステップ５４とに追加されたステッ
プ９１について説明する。

【００５４】ステップ１でセマフォ信号が出力される
と、就寝状態フラグ記憶部７１における自タスク分の就
寝状態フラグをセットして（ステップ９１）、自タスク
を就寝状態へ移行する（ステップ５４）。

【００５５】さらに、図１０は、システム制御タスク１
１２〜１１ｍにおけるソフト・ハード共有メモリ１２１
からの読み出し処理を示したフローチャートである。な
お、第１の実施形態の読み出し処理を示した図６と同様
なステップには、同一の符号を付して示している。した
がって、ステップ６１の前段に追加されたステップ１０
１について説明する。

【００５６】ステップ６１で自タスクを就寝状態へ移行
する前に、就寝状態フラグ記憶部７１における自タスク
分の就寝状態フラグをセットして（ステップ１０１）、
その後、自タスクを就寝状態へ移行する（ステップ６
１）。

【００５７】以上のように、この第２の実施形態によれ
ば、ソフトウェア制御部において、ソフト・ハード共有
メモリのアクセス権を、所定周期毎に一定期間ハードウ
ェア制御部に与え、それ以外の期間はソフトウェア制御
部が保持するように制御するアクセス制御周期タスクを
生成するので、アクセス制御周期タスクの１周期タイミ
ングにシステム制御タスクにおけるソフト・ハード共有
メモリへのアクセスが高頻度であれば、従来の制御と比
較して、ハードウェア制御部がソフト・ハード共有メモ
リのアクセス権を保持する時間（ソフトウェア制御部が
処理を遅延する時間）を軽減することができ、システム
の処理能力が低下することを防止できる。

【００５８】また、この第２の実施形態によれば、シス
テム制御タスク１１２〜１１ｍの各々の就寝状態を記憶
する就寝状態フラグ記憶部をさらに設け、この就寝状態
フラグ記憶部をアクセス制御周期タスクが参照し、就寝
状態のシステム制御タスクが無いとき、ソフト・ハード
共有メモリのアクセス権をハードウェア制御部に与えな
いので、第１の実施形態よりも、ハードウェア制御部が
ソフト・ハード共有メモリのアクセス権を必要とにない
場合のアクセス保持時間を削減でき、システムの処理能
力が低下することをさらに防止できる。

【００５９】（Ｃ） 他の実施形態 上記各実施形態では、ソフト・ハード共有メモリが１の
場合について示したが、ソフト・ハード共有メモリが複
数（ｎ個）の場合でも、各ソフト・ハード共有メモリ用
のアクセス制御周期タスクを複数（ｎ個）用意すれば、
同様に本発明を適用できる。

【００６０】また、上記各実施形態では、ソフト・ハー
ド共有メモリを有するコンピュータシステムに本発明を
適用したものを示したが、同様な共有メモリを有する伝
送装置やＡＴＭ交換機等の他のシステムにも適用できる
ことは勿論である。

【００６１】さらに、上記各実施形態では、予め備えら
れているプログラムにより制御を行うソフトウェアプロ
グラム部及びハードウェアプログラム部について示した
が、同様な制御を行うものであれば、プログラムによら
ない他の手段であっても良い。

【００６２】さらにまた、上記各実施形態では、互いに
データを授受するソフトウェア制御部及びハードウェア
制御部について示したが、ソフトウェア制御部及びハー
ドウェア制御部に限定することなく、互いにデータを授
受する他の同様な制御手段であっても良い。

【００６３】また、上記各実施形態では、ソフトウェア
制御部において、ソフトウェア制御部とハードウェア制
御部のアクセス権を制御するアクセス制御周期タスクを
生成する場合について示したが、タスクに限定すること
なく、同様な制御を行うアクセス権制御手段又は処理で
あっても良い。

【００６４】さらに、上記各実施形態では、ソフトウェ
ア制御部が複数のタスクを同時に並列処理するマルチタ
スク処理を行う場合について示したが、タスクを順次処
理する場合であっても同様に本発明に適用できる。但
し、この場合、セマフォ信号待ち処理及びセマフォ信号
出力処理は不要になる。

【００６５】さらにまた、上記第２の実施形態では、シ
ステム制御タスクの各々の就寝状態を記憶する就寝状態
フラグ記憶部について示したが、ソフトウェア制御部及
びハードウェア制御部間で、授受するデータがあるか否
かを検出できるものであれば、他のものであっても良
い。

【００６６】

【発明の効果】以上のように、第１及び第２の本発明に
よれば、ソフトウェア制御部及びハードウェア制御部
に、それぞれ定められた時間、共有メモリのアクセス権
を周期的に交互に与えるので、ソフトウェア制御部及び
ハードウェア制御部間でデータの授受が高頻度であれ
ば、従来と比較して、ハードウェア制御部が自処理を遅
延する時間が軽減でき、システムの処理能力が低下する
ことを防止できる。

【図面の簡単な説明】

【図１】第１の実施形態の共有メモリ制御装置の構成を
示すフロック図である。

【図２】従来の共有メモリへの書き込み処理を示すフロ
ーチャートである。

【図３】従来の共有メモリからの読み出し処理を示すフ
ローチャートである。

【図４】第１の実施形態のアクセス制御タスクの動作を
示すフローチャートである。

【図５】第１の実施形態のシステム制御タスクの書き込
み処理を示すフローチャートである。

【図６】第１の実施形態のシステム制御タスクの読み出
し処理を示すフローチャートである。

【図７】第２の実施形態の共有メモリ制御装置の構成を
示すフロック図である。

【図８】第２の実施形態のアクセス制御タスクの動作を
示すフローチャートである。

【図９】第２の実施形態のシステム制御タスクの書き込
み処理を示すフローチャートである。

【図１０】第２の実施形態のシステム制御タスクの読み
出し処理を示すフローチャートである。

【符号の説明】

１１０…ソフトウェア制御部、１１１…アクセス制御周
期タスク、１２１…ソフト・ハード共有メモリ、１３１
…ハードウェア制御部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野田 俊雄 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 互いにデータの授受を行う第１及び第２
   の制御手段と、第１及び第２の制御手段によって共有さ
   れる共有メモリとを備え、第１及び第２の制御手段が共
   有メモリに対して行う授受データの書き込み及び読み出
   しを制御する共有メモリ制御装置において、 上記第１及び第２の制御手段に、それぞれ定められた時
   間、上記共有メモリのアクセス権を周期的に交互に与え
   るアクセス権制御手段を有することを特徴とする共有メ
   モリ制御装置。
2. 【請求項２】 上記アクセス権制御手段は、上記第１及
   び第２の制御手段間で、授受するデータがあるか否かを
   検出する授受データ検出部を有し、この授受データ検出
   部が、授受するデータがないと検出した場合、上記第１
   及び第２の制御手段のどちらか一方に、上記共有メモリ
   のアクセス権を与えることを特徴とする請求項１に記載
   の共有メモリ制御装置。
3. 【請求項３】 上記第１及び又は第２の制御手段は、互
   いに競合することなく上記共有メモリにデータの書き込
   み及び読み出しを行う複数の制御部群でなることを特徴
   とする請求項１又は２に記載の共有メモリ制御装置。
4. 【請求項４】 上記第１の制御手段が、システムが有す
   るハードウェアを制御するハードウェア制御部であり、 上記第２の制御手段が、システムが実行するソフトウェ
   アを制御し、上記ハードウェア制御部に上記共有メモリ
   のアクセス権が与えられている間、自処理を遅延するソ
   フトウェア制御部であることを特徴とする請求項１〜３
   に記載の共有メモリ制御装置。