JPH02270439A - オーダ実行制御回路 - Google Patents
オーダ実行制御回路Info
- Publication number
- JPH02270439A JPH02270439A JP9233689A JP9233689A JPH02270439A JP H02270439 A JPH02270439 A JP H02270439A JP 9233689 A JP9233689 A JP 9233689A JP 9233689 A JP9233689 A JP 9233689A JP H02270439 A JPH02270439 A JP H02270439A
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- JP
- Japan
- Prior art keywords
- order
- control circuit
- execution
- circuit
- buffer
- Prior art date
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、制御装置と被制御装置とからなるシステムに
おけるオーダ制御に用いられるオーダ実行制御回路に関
する。
おけるオーダ制御に用いられるオーダ実行制御回路に関
する。
従来のオーダ実行制御回路では、オーダは、制御装置に
設けられた処理回路からの送出指示信号に従って、随時
にオーダを送出する制御回路から被制御装置に設けられ
たオーダを実行する実行回路へ送出されている。そして
このオーダが実行されたかどうか処理回路に確認信号の
受信を監視させており、実行結果のデータは、バッフ乎
に一時記憶され処理回路の指示によりソフトウェアプロ
グラムによって所定の周期で読取られている。
設けられた処理回路からの送出指示信号に従って、随時
にオーダを送出する制御回路から被制御装置に設けられ
たオーダを実行する実行回路へ送出されている。そして
このオーダが実行されたかどうか処理回路に確認信号の
受信を監視させており、実行結果のデータは、バッフ乎
に一時記憶され処理回路の指示によりソフトウェアプロ
グラムによって所定の周期で読取られている。
上述したように従来のオーダ実行制御回路では、オーダ
の読取動作はオーダの送出動作と同期されているわけで
はない。通常、バッファの記憶容量は、オーダの送出数
及び実行結果のデータの読取り能力によって決められて
いる。従って、ある特定の時間に集中的にオーダの送出
が行われた場合、実行結果のデータはオーダの受信数に
対応して増大するので、実行結果のデータを蓄積するた
めのバッファの記憶容量は増加させなければならないと
いう欠点がある。
の読取動作はオーダの送出動作と同期されているわけで
はない。通常、バッファの記憶容量は、オーダの送出数
及び実行結果のデータの読取り能力によって決められて
いる。従って、ある特定の時間に集中的にオーダの送出
が行われた場合、実行結果のデータはオーダの受信数に
対応して増大するので、実行結果のデータを蓄積するた
めのバッファの記憶容量は増加させなければならないと
いう欠点がある。
本発明の目的は、設備すべきバッファの記憶容量を減ら
すことが可能なオーダ実行制御回路を提供することにあ
る。
すことが可能なオーダ実行制御回路を提供することにあ
る。
本発明のオーダ実行制御回路は、オーダの送出指示信号
を出しオーダの実行結果が通知される処理回路を有する
制御装置と前記オーダを受信し実行する実行回路及びオ
ーダの実行結果を一時蓄積するバッファを有する被制御
装置とからなるシステムにおいて、前記制御装置に、前
記処理回路からの送出指示信号により一定の周期でオー
ダを送出し前記オーダと等間隔の周期で前記オーダの実
行摘果を読取る読取信号を送出するオーダ制御回路及び
前記オーダ制御回路からの前記読取信号に従って前記実
行回路に接続された前記バッファからオーダの実行結果
を読取り判定する応答制御回路を備えて構成されている
。
を出しオーダの実行結果が通知される処理回路を有する
制御装置と前記オーダを受信し実行する実行回路及びオ
ーダの実行結果を一時蓄積するバッファを有する被制御
装置とからなるシステムにおいて、前記制御装置に、前
記処理回路からの送出指示信号により一定の周期でオー
ダを送出し前記オーダと等間隔の周期で前記オーダの実
行摘果を読取る読取信号を送出するオーダ制御回路及び
前記オーダ制御回路からの前記読取信号に従って前記実
行回路に接続された前記バッファからオーダの実行結果
を読取り判定する応答制御回路を備えて構成されている
。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するためのブロック図
である。
である。
第１図に示すオーダ実行制御回路は、制御装置側に、オ
ーダの送出指示信号ａを出しオーダの実行結果すが通知
される中央処理回路１と、中央処理回路１からの送出指
示信号ａにより一定の周期でオーダＣを送出しこのオー
ダＣと等間隔の周期で該当オーダの実行結果を読取る読
取信号ｄを送出するオーダ制御回路２と、オーダ制御回
路２からの読取信号ｄに従って実行回路４に接続された
応答データバッファ５からオーダの実行結果を読取り判
定する応答制御回路３とを備え、被制御装置側に、オー
ダ制御回路２からのオーダＣを受信し実行する実行回路
４及びオーダの実行結果を一時蓄積する応答データバッ
ファ５とを備えて構成されている。
ーダの送出指示信号ａを出しオーダの実行結果すが通知
される中央処理回路１と、中央処理回路１からの送出指
示信号ａにより一定の周期でオーダＣを送出しこのオー
ダＣと等間隔の周期で該当オーダの実行結果を読取る読
取信号ｄを送出するオーダ制御回路２と、オーダ制御回
路２からの読取信号ｄに従って実行回路４に接続された
応答データバッファ５からオーダの実行結果を読取り判
定する応答制御回路３とを備え、被制御装置側に、オー
ダ制御回路２からのオーダＣを受信し実行する実行回路
４及びオーダの実行結果を一時蓄積する応答データバッ
ファ５とを備えて構成されている。
オーダ制御回路２は、中央処理回路１からの送出指示信
号ａにより一定の周期（ｔＯとする）で実行回路４にオ
ーダＣを送出する。オーダＣを受信した実行回路４は、
オーダを実行した結果のデータ（応答データｅ）を応答
データバッファ５に書込む。このときオーダ送出から応
答データ書込み終了までの時間をｔｌとする。一方、応
答制御回路３は、最初のオーダ送出からある時間（ｔ２
とする）遅れて前述した一定の周期１０で応答データｅ
の読取りを行う。ここで、書込み速度と読取速度が同一
であるとすると、応答データバッファ５に書込まれた応
答データｅは、ｔ２時間後から読取開始されｔ１時間後
に読取完了される。
号ａにより一定の周期（ｔＯとする）で実行回路４にオ
ーダＣを送出する。オーダＣを受信した実行回路４は、
オーダを実行した結果のデータ（応答データｅ）を応答
データバッファ５に書込む。このときオーダ送出から応
答データ書込み終了までの時間をｔｌとする。一方、応
答制御回路３は、最初のオーダ送出からある時間（ｔ２
とする）遅れて前述した一定の周期１０で応答データｅ
の読取りを行う。ここで、書込み速度と読取速度が同一
であるとすると、応答データバッファ５に書込まれた応
答データｅは、ｔ２時間後から読取開始されｔ１時間後
に読取完了される。
従って、応答データバッファ５は、最小でｔｌｆｔ２の
時間分の応答データｅを記憶できるだけの記憶容量を備
えておけばよい。
時間分の応答データｅを記憶できるだけの記憶容量を備
えておけばよい。
以上説明したように、本発明は、オーダの送出と応答デ
ータの読取りを同じ一定の周期で行うことにより、バッ
ファは、制御装置からのオーダ送出数とは無関係に被制
御装置がオーダを受信してから応答データを送信完了す
るまでの時間分の記憶容量のバッファを持てばよいので
、設備すべきバッファの記憶容量を減らす効果を有する
。
ータの読取りを同じ一定の周期で行うことにより、バッ
ファは、制御装置からのオーダ送出数とは無関係に被制
御装置がオーダを受信してから応答データを送信完了す
るまでの時間分の記憶容量のバッファを持てばよいので
、設備すべきバッファの記憶容量を減らす効果を有する
。
第１図は本発明の一実施例を説明するためのブロック図
である。 １・・・・・・中央処理回路、２・・・・・・オーダ制
御回路、３・・・・・・応答制御回路、４・・・・・・
実行回路、５・・・・・・応答データバッファ。
である。 １・・・・・・中央処理回路、２・・・・・・オーダ制
御回路、３・・・・・・応答制御回路、４・・・・・・
実行回路、５・・・・・・応答データバッファ。
Claims (1)
- オーダの送出指示信号を出しオーダの実行結果が通知さ
れる処理回路を有する制御装置と前記オーダを受信し実
行する実行回路及びオーダの実行結果を一時蓄積するバ
ッファを有する被制御装置とからなるシステムにおいて
、前記制御装置に、前記処理回路からの送出指示信号に
より一定の周期でオーダを送出し前記オーダと等間隔の
周期で前記オーダの実行結果を読取る読取信号を送出す
るオーダ制御回路及び前記オーダ制御回路からの前記読
取信号に従って前記実行回路に接続された前記バッファ
からオーダの実行結果を読取り判定する応答制御回路を
備えたことを特徴とするオーダ実行制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9233689A JPH02270439A (ja) | 1989-04-11 | 1989-04-11 | オーダ実行制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9233689A JPH02270439A (ja) | 1989-04-11 | 1989-04-11 | オーダ実行制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02270439A true JPH02270439A (ja) | 1990-11-05 |
Family
ID=14051554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9233689A Pending JPH02270439A (ja) | 1989-04-11 | 1989-04-11 | オーダ実行制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02270439A (ja) |
-
1989
- 1989-04-11 JP JP9233689A patent/JPH02270439A/ja active Pending
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