JPH0289143A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ処理装置に用いられる記憶装置に関
し、特に読み出すための制御及び読み出す時間が短時間
に行なえる記憶装置に関する。

（従来の技術） データ処理装置に用いられる記憶装置としては、第２図
に示すような構成のものが知られている０図において（
１）はデータを記憶するメモリ、（２）はメモリ（１）
から目的のデータを読み出すときのメモリ内の場所を指
定する情報（以下アドレス信号という）をメモリ（１）
に与えるためのアドレスパス、（３）はメモリ（１）か
ら読み出されたデータが転送されるデータバス、（４）
は図示しないデータ処理装置からの指令を受けてメモリ
（１）に対する読み出し／書き込み信号を作り出すため
の制御回路を示している。

このような回路構成において、上述した図示しないデー
タ処理装置からアドレス信号と読み出し指令とが与えら
れると、制御回路（４）はメモリ（１）に読み出し信号
を伝送する。メモリ（１）はアドレスパス（２）の情報
に基づいて指定されたアドレスにある目的のデータを読
み出してデータバス（３）を介してデータ処理装置に返
す。

次にこの記憶装置を用いてリストデータを読み出す場合
について説明する。ここでリストデータとは要素数が可
変の１次元配列の構造をもったデータをいう。

例えば、３要素のりストデータ（１，２，３）がメモリ
（１）内で第３図に示すように格納されているとする。

すなわち各要素は、メモリ（１）内の連続する２番地を
用いて格納される。

第１の番地には当該要素が、第２の番地にはその次の要
素のアドレスが格納されている。最終要素の格納されて
いる番地の次の番地には、最終要素であることを示す特
別な値ｎｉｌが格納されている。

このようにして格納された要素データと次の要素のアド
レスデータとは、当該アドレスを指定するアドレス信号
が与えられると一括して読み出され、データバス（３）
に伝送される。

〔発明が解決しようとする課題〕 従来の記憶装置は、以上説明したように構成されている
ため、リストデータの読み出しにあたってはデータ処理
装置は記憶装置に対して（要素数ｘ２）回の読み出し指
令を実行しなければならなかった。したがって制御の手
間と時間が多くかかるという課題があった。

この発明は上記のような課題を解消するためになされた
もので、記憶装置内のりストデータを１回の読み出し指
令を実行するのみで読み出すことのできる記憶装置を提
供することを目的とする。

（課題を解決するための手段） この発明に係る記憶装置は、メモリの１つの番地内に要
素データと次の要素のアドレスとを同時に記憶しておき
、データ読み出し時に次の要素のアドレスを次の要素の
読み出しのためのアドレス信号としてアドレスパスに伝
送する転送路を設け、順次要素データを読み出していき
最終要素まで繰り返して読み出すようにしたものである
。

（作　用） この発明に係る記憶装置では、データの読み出しに際し
てデータ処理装置は、まず先頭の要素のアドレスを記憶
装置に与え、さらに読み出し指令を与えて先頭要素を読
み出す。

ついで、先頭の要素のアドレス＋１を記憶装置に与えて
次の要素のアドレスを読み出す。読み出したアドレスを
再び記憶装置に与えて次の要素を読み出す。

この手順を最終要素であることを示す値が読み出される
まで繰り返すことによりリストデータの全要素を読み出
す。したがってリストデータを１回の読み出し指令によ
り読み出すことができる。

（実施例〕 以下、この発明の一実施例を第１図に基づいて説明する
。第１図は、この発明の一実施例を示す記憶装置のブロ
ック図を示したものである。第２図に示す従来の装置の
構成部分と同一部分には同一符号を付しその詳細説明は
省略する。

本実施例に係る記憶装置は、メモリ（１）から読み出さ
れた次要素アドレスをアドレス信号としてアドレスパス
（２）に伝える転送路（５）　と、メモリ（１）から読
み出した次要素アドレスが最終要素を示す値ｎｉｌかど
うかを判定する判定回路（６）とが設けられている。

また制御回路（４）　は従来の装置の場合と異なり、デ
ータ処理装置からの指令および最終要素判定回路（６）
の判定結果とに基づいてメモリ（１）の読み出し／書き
込み信号を作り、メモリ（１）に指令する。

次に第１図の回路の動作を説明する。まず図示しないデ
ータ処理装置がリストデータの先頭要素のアドレスをア
ドレスパス（２）に出力し、読み出し指令を制御回路（
４）　に与えると、制御回路（４）はメモリ（１）に読
み出し信号を与える。メモリ（１）はアドレスパス（２
）で指定されたアドレスにある要素データを読み出し、
データバス（３）　に出力する。メモリ（１）はアドレ
スパス（２）で指定されたアドレスにしたがって次要素
アドレスを読み出し、最終要素判定回路（６）　に伝え
る。この判定回路（６）による判定の結果、読み出され
たアドレスが最終要素を示す値でない時には、読み出し
た次要素アドレスを転送路５を経由してアドレスパス（
２）　　に伝える。

したがって転送路（５）　に転送された次要素アドレス
は、次の要素データのアドレス信号として再びメモリ（
１）に伝えられる。これと同時に、制御回路（４）から
読み出し指令がメそり（１）　に伝えられる。メモリ（
１）は再びアドレスパス（２）　で指定された次要素ア
ドレスに格納されている要素データとさらに次要素アド
レスとを読み出す。

一方、判定回路（６）による判定の結果、次要素アドレ
スが最終要素を示す値である時にはりストデータの読み
出しを終了する。

このようにしてリストデータの読み出しが１回の読み出
し指令により実行される。

（発明の効果〕 以上説明したように、この発明ではメモリの１つの番地
内に当該要素データと次の要素のアドレスとを同時に記
憶しておき、データ読み出し時に次の要素のアドレスを
アドレス信号としてアドレスパスに出力するための転送
路を設けている。

したがってこの転送路を介して次の要素のアドレスが前
の要素の読み出し時に順次アドレスパスからメモリに与
えられるため、リストデータが最終要素まで繰り返して
１回の指令で読み出される。このため外部で行なう制御
の手間や読み出しに必要な時間が短縮されるという利点
がある。

【図面の簡単な説明】

第１図は、この発明の一実施例に係る記憶装置の構成を
示すブロック図、第２図は、従来の記憶装置の構成を示
すブロック図、第３図は、リストデータを説明するため
の図である。 （１）はメモリ、（２）はアドレスパス、（３）はデー
タバス、（４）は制御回路、（５）は転送路、（６）　
は最終要素判定回路。 なお、図中、同一符号は同一または相当部分を示す。 代理人　　　　　大　　岩　　増　　雄部１図 第２図 第３図 ５：転′Ｌ藝 昭和６３年１２

Claims (1)

【特許請求の範囲】
1. 要素データと次の要素のアドレスとが当該アドレスを指
   定するアドレス信号に応答して一括して読み出されるよ
   うに記憶するメモリと、前記アドレス信号を伝送するア
   ドレスパスと、前記メモリから読み出された次の要素の
   アドレスが最終要素か否かを判定する最終要素判定回路
   と、この最終要素判定回路の判定の結果が最終要素でな
   い時に前記メモリから読み出された次の要素のアドレス
   を次の要素データのアドレス信号として前記アドレスパ
   スに伝送する転送路とを備えることを特徴とする記憶装
   置。