JPH0668055A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
- Publication number
- JPH0668055A JPH0668055A JP3161771A JP16177191A JPH0668055A JP H0668055 A JPH0668055 A JP H0668055A JP 3161771 A JP3161771 A JP 3161771A JP 16177191 A JP16177191 A JP 16177191A JP H0668055 A JPH0668055 A JP H0668055A
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- Japan
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- data
- arithmetic
- processing
- shared memory
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- Pending
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Abstract
(57)【要約】
【目的】単一バス方式により複数個の演算器２１，２
２，…，２３から外部の相互結合網を介さずに共用メモ
リ２４にアクセスでき、かつ定型的な演算処理を効率よ
く行うことのできるディジタル信号処理装置を提供する
ことを目的とする。 【構成】演算器１０内部のクロスバースイッチ１６に入
力データＡと複数の演算部の出力信号Ｂとを入力する。
このうち必要なデータを選択し、各演算部に出力する。
端子Ｃはデータバス２５を介して共用メモリ２４とデー
タ伝送を行っている。このような演算器を複数個縦列接
続し、全体制御部２０で制御している。これにより相互
結合網無しで効率の良いデータ伝送が行われる。
２，…，２３から外部の相互結合網を介さずに共用メモ
リ２４にアクセスでき、かつ定型的な演算処理を効率よ
く行うことのできるディジタル信号処理装置を提供する
ことを目的とする。 【構成】演算器１０内部のクロスバースイッチ１６に入
力データＡと複数の演算部の出力信号Ｂとを入力する。
このうち必要なデータを選択し、各演算部に出力する。
端子Ｃはデータバス２５を介して共用メモリ２４とデー
タ伝送を行っている。このような演算器を複数個縦列接
続し、全体制御部２０で制御している。これにより相互
結合網無しで効率の良いデータ伝送が行われる。
Description
【０００１】
【産業上の利用分野】本発明は共用メモリを備えたマル
チプロセッサ方式によるディジタル信号処理装置に関す
る。
チプロセッサ方式によるディジタル信号処理装置に関す
る。
【０００２】
【従来の技術】近年、ディジタル信号処理を高速に行え
る装置の開発が各方面で行われている。そのうちの一つ
の方法としてディジタル信号の並列処理があげられる。
図２に従来例を示す。このうち図２（ａ）は演算器３０
の内部構成を示す構造図であり、図２（ｂ）は（ａ）に
示した演算器を使用した並列演算処理装置の構成を示す
構成図である。
る装置の開発が各方面で行われている。そのうちの一つ
の方法としてディジタル信号の並列処理があげられる。
図２に従来例を示す。このうち図２（ａ）は演算器３０
の内部構成を示す構造図であり、図２（ｂ）は（ａ）に
示した演算器を使用した並列演算処理装置の構成を示す
構成図である。
【０００３】まず図２（ａ）を参照して演算器３０の構
成を説明する。この図において図示しない全体制御部か
らの制御データが制御部３１に入力される。この制御部
３１により内部メモリ３２、外部メモリ制御部３３、演
算部３４が制御される。また内部メモリ３２、外部メモ
リ制御部３３、演算部３４はそれぞれ図示しない相互結
合網との間でデータ伝送を行っている。そして相互結合
網から送られてきたデータを基に演算部３４は演算処理
を行っている。
成を説明する。この図において図示しない全体制御部か
らの制御データが制御部３１に入力される。この制御部
３１により内部メモリ３２、外部メモリ制御部３３、演
算部３４が制御される。また内部メモリ３２、外部メモ
リ制御部３３、演算部３４はそれぞれ図示しない相互結
合網との間でデータ伝送を行っている。そして相互結合
網から送られてきたデータを基に演算部３４は演算処理
を行っている。
【０００４】次に図２（ｂ）を参照して並列演算処理に
ついて説明する。複数の演算器３６，３７，…，３８は
並列に並べられている。これらの演算器３６，３７，
…，３８は全体制御部３５より出力される制御信号によ
って制御されている。またこれらの演算器は相互結合網
３９を介して共用メモリ４０との間でデータ伝送を行っ
ている。このような構成にすることで演算処理を同時に
行うことができる。
ついて説明する。複数の演算器３６，３７，…，３８は
並列に並べられている。これらの演算器３６，３７，
…，３８は全体制御部３５より出力される制御信号によ
って制御されている。またこれらの演算器は相互結合網
３９を介して共用メモリ４０との間でデータ伝送を行っ
ている。このような構成にすることで演算処理を同時に
行うことができる。
【０００５】しかしながら上記の構成の場合、相互結合
網３９の性能により装置全体の性能がほぼ決定されてし
まう。特に演算器の数が増えるにしたがって相互結合網
３９は複雑かつ大規模なものになることから処理速度の
向上が困難になるほか開発期間がかかりコストが高くな
っていた。そして定型的な並列処理も相互結合網を介し
て行われるため、複雑な信号線路が必要となっていた。
またビットシリアル処理の場合には並列処理を行うこと
ができなかった。
網３９の性能により装置全体の性能がほぼ決定されてし
まう。特に演算器の数が増えるにしたがって相互結合網
３９は複雑かつ大規模なものになることから処理速度の
向上が困難になるほか開発期間がかかりコストが高くな
っていた。そして定型的な並列処理も相互結合網を介し
て行われるため、複雑な信号線路が必要となっていた。
またビットシリアル処理の場合には並列処理を行うこと
ができなかった。
【０００６】
【発明が解決しようとする課題】前述したように装置全
体の性能が相互結合網３９の性能によりほぼ決定されて
しまっていた。特に演算器の数が増えるにしたがって相
互結合網３９は複雑かつ大規模なものになることから処
理速度の向上が困難になるほか開発期間がかかりコスト
が高くなっていた。そして定型的な並列処理も相互結合
網を介して行われるため、複雑な信号線路が必要となっ
ていた。またビットシリアル処理の場合には並列処理を
行うことができなかった。
体の性能が相互結合網３９の性能によりほぼ決定されて
しまっていた。特に演算器の数が増えるにしたがって相
互結合網３９は複雑かつ大規模なものになることから処
理速度の向上が困難になるほか開発期間がかかりコスト
が高くなっていた。そして定型的な並列処理も相互結合
網を介して行われるため、複雑な信号線路が必要となっ
ていた。またビットシリアル処理の場合には並列処理を
行うことができなかった。
【０００７】本発明は上記問題に鑑みてなされたもの
で、単一バス方式で複数の演算器と共用メモリとの間で
のデータ伝送が相互結合網を介さずにでき、かつ定型的
な並列処理を効率よく行うことができるディジタル信号
処理装置を提供することを目的とする。
で、単一バス方式で複数の演算器と共用メモリとの間で
のデータ伝送が相互結合網を介さずにでき、かつ定型的
な並列処理を効率よく行うことができるディジタル信号
処理装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明にかかる手段は装
置全体を制御する全体制御手段と、入力されたパラレル
データ及び出力されるパラレルデータを基に演算処理を
行う複数の演算手段と、前記複数の演算手段から出力さ
れたデータを記憶する、または記憶されているデータを
前記複数の演算手段に出力する記憶手段とを具備し、前
記演算手段は、演算処理を行うと共に前記記憶手段との
間でシリアルデータ伝送を行う複数の演算機能と、入出
力されるパラレルデータから演算を行う複数のデータを
選択し、それぞれ前記複数の演算機能に伝達する選択手
段とから成り、前記複数の演算手段を縦列接続すること
で定型的な並列処理と、記憶手段とのデータ伝送とを一
度に行うことが可能となる。
置全体を制御する全体制御手段と、入力されたパラレル
データ及び出力されるパラレルデータを基に演算処理を
行う複数の演算手段と、前記複数の演算手段から出力さ
れたデータを記憶する、または記憶されているデータを
前記複数の演算手段に出力する記憶手段とを具備し、前
記演算手段は、演算処理を行うと共に前記記憶手段との
間でシリアルデータ伝送を行う複数の演算機能と、入出
力されるパラレルデータから演算を行う複数のデータを
選択し、それぞれ前記複数の演算機能に伝達する選択手
段とから成り、前記複数の演算手段を縦列接続すること
で定型的な並列処理と、記憶手段とのデータ伝送とを一
度に行うことが可能となる。
【０００９】
【作用】前述したように複数の演算手段を縦列接続する
ことで定型的な並列処理を効率的に行うことができるほ
か、記憶手段とのデータ伝送と定型的な並列処理とを一
度に行うことが可能となる。
ことで定型的な並列処理を効率的に行うことができるほ
か、記憶手段とのデータ伝送と定型的な並列処理とを一
度に行うことが可能となる。
【００１０】
【実施例】以下図面を参照して本発明に係る実施例を説
明する。図１は本発明の一実施例の構成を示す構成図で
ある。このうち（ａ）は演算器１０の内部構成を示す構
成図であり、（ｂ）は装置全体の構成を示す構成図であ
る。
明する。図１は本発明の一実施例の構成を示す構成図で
ある。このうち（ａ）は演算器１０の内部構成を示す構
成図であり、（ｂ）は装置全体の構成を示す構成図であ
る。
【００１１】図１（ａ）において制御データは端子Ｄを
介してクロスバースイッチ１６と複数の演算器１１，
…，１５とに入力され、各要素を制御している。一方、
シリアルの入力データＡ（Ａo〜Ａn）と複数の演算部１
１，…，１５の出力データＢ（Ｂo〜Ｂn）とがクロスバ
ースイッチ１６に入力される。クロスバースイッチ１６
は入力されたデータから演算を行うデータを選択し、複
数の演算部１１，…，１５に出力する。これらのデータ
を基に演算部１１は２項演算器１２で演算処理を行った
後、シフトレジスタ１３を介してクロスバースイッチ１
６と出力端子とに出力データＢを出力する。またシフト
レジスタ１３の各レジスタは３ステートバッファを介し
てシリアルデータを共用メモリに出力、または共用メモ
リからのシリアルデータを取り込んでいる。
介してクロスバースイッチ１６と複数の演算器１１，
…，１５とに入力され、各要素を制御している。一方、
シリアルの入力データＡ（Ａo〜Ａn）と複数の演算部１
１，…，１５の出力データＢ（Ｂo〜Ｂn）とがクロスバ
ースイッチ１６に入力される。クロスバースイッチ１６
は入力されたデータから演算を行うデータを選択し、複
数の演算部１１，…，１５に出力する。これらのデータ
を基に演算部１１は２項演算器１２で演算処理を行った
後、シフトレジスタ１３を介してクロスバースイッチ１
６と出力端子とに出力データＢを出力する。またシフト
レジスタ１３の各レジスタは３ステートバッファを介し
てシリアルデータを共用メモリに出力、または共用メモ
リからのシリアルデータを取り込んでいる。
【００１２】図１（ｂ）に複数個縦列接続した演算器と
共用メモリ２４及び全体制御部２０との接続関係を示
す。この図において全体制御部２０より出力された制御
データは演算器２１，２２，…，２３の端子Ｄと共用メ
モリ２４とに入力され、各演算器と共用メモリ２４とを
制御している。また複数の演算器２１，２２，…，２３
は縦列接続されている。ここで演算器２１の出力データ
は演算器２２の入力データとなる。同様に演算器２２の
出力データは次の演算器の入力データとなっている。各
演算器の間ではシリアルデータが伝送されている。これ
により相互結合網が無くともデータ伝送を効率的に行う
ことができる。
共用メモリ２４及び全体制御部２０との接続関係を示
す。この図において全体制御部２０より出力された制御
データは演算器２１，２２，…，２３の端子Ｄと共用メ
モリ２４とに入力され、各演算器と共用メモリ２４とを
制御している。また複数の演算器２１，２２，…，２３
は縦列接続されている。ここで演算器２１の出力データ
は演算器２２の入力データとなる。同様に演算器２２の
出力データは次の演算器の入力データとなっている。各
演算器の間ではシリアルデータが伝送されている。これ
により相互結合網が無くともデータ伝送を効率的に行う
ことができる。
【００１３】このような構成にすることで１つの演算器
だけでＩＩＲ型（巡回型）及びＦＩＲ型（非巡回型）の
演算処理を高速に行うことができる。また各演算器間で
シリアルデータが伝送されているため、高速のデータ伝
送が可能である。これとは別に共用メモリ２４とのデー
タ伝送も行うことが可能である。
だけでＩＩＲ型（巡回型）及びＦＩＲ型（非巡回型）の
演算処理を高速に行うことができる。また各演算器間で
シリアルデータが伝送されているため、高速のデータ伝
送が可能である。これとは別に共用メモリ２４とのデー
タ伝送も行うことが可能である。
【００１４】一方、共用メモリ２４はデータバス２５を
介して各演算器のＣ端子との間でパラレルデータの伝送
を行っている。データ書き込み時は、全体制御部２０が
選択した演算器から出力されたデータがデータバス２５
を介して共用メモリ２４に書き込まれる。このとき共用
メモリ２４には全体制御部２０より書き込み命令信号と
アドレスデータとが入力されている。データ読み出し時
は読み出し命令信号とアドレスデータとが共用メモリ２
４に入力され、読み出されたデータがデータバス２５を
介して各演算器に伝送される。各演算器のうちデータを
入力する演算器は３ステートバッファ１４を介してシフ
トレジスタ１３にデータを取り込み、このデータをクロ
スバースイッチ１６を介して演算部に送出する。
介して各演算器のＣ端子との間でパラレルデータの伝送
を行っている。データ書き込み時は、全体制御部２０が
選択した演算器から出力されたデータがデータバス２５
を介して共用メモリ２４に書き込まれる。このとき共用
メモリ２４には全体制御部２０より書き込み命令信号と
アドレスデータとが入力されている。データ読み出し時
は読み出し命令信号とアドレスデータとが共用メモリ２
４に入力され、読み出されたデータがデータバス２５を
介して各演算器に伝送される。各演算器のうちデータを
入力する演算器は３ステートバッファ１４を介してシフ
トレジスタ１３にデータを取り込み、このデータをクロ
スバースイッチ１６を介して演算部に送出する。
【００１５】以上記述したように演算器は内部にクロス
バースイッチ１６を設けることで各演算部に必要なデー
タを振り分ける。また演算部からの出力データもクロス
バースイッチ１６に入力することでＩＩＲ型及びＦＩＲ
型の演算処理を高速に行うことができる。このような演
算器を複数個、縦列接続させることで定型的な演算処理
を相互結合網無しで並列処理することができる。また各
演算器間のデータ伝送路と、各演算器と共用メモリ２４
とのデータ伝送路とを別個に設けることで、それぞれの
データ処理を同時に行うことができる。
バースイッチ１６を設けることで各演算部に必要なデー
タを振り分ける。また演算部からの出力データもクロス
バースイッチ１６に入力することでＩＩＲ型及びＦＩＲ
型の演算処理を高速に行うことができる。このような演
算器を複数個、縦列接続させることで定型的な演算処理
を相互結合網無しで並列処理することができる。また各
演算器間のデータ伝送路と、各演算器と共用メモリ２４
とのデータ伝送路とを別個に設けることで、それぞれの
データ処理を同時に行うことができる。
【００１６】尚、このような構成のハードウェアを作成
し、ソフトウェアを変更することで様々な信号処理を行
うことが可能である。従って開発期間及び開発費を大幅
に削減することが可能となる。
し、ソフトウェアを変更することで様々な信号処理を行
うことが可能である。従って開発期間及び開発費を大幅
に削減することが可能となる。
【００１７】
【発明の効果】前述したように演算器内部にクロスバー
スイッチ１６を設け、演算部からの出力データもクロス
バースイッチ１６に入力することでＩＩＲ型及びＦＩＲ
型の演算処理を高速に行うことができる。また、このよ
うな演算器を複数個、縦列接続させることで定型的な演
算処理を相互結合網無しで並列処理することができる。
更に各演算器間のデータ伝送路と、各演算器と共用メモ
リ２４とのデータ伝送路とを別個に設けることで、それ
ぞれのデータ処理を同時に行うことができる。
スイッチ１６を設け、演算部からの出力データもクロス
バースイッチ１６に入力することでＩＩＲ型及びＦＩＲ
型の演算処理を高速に行うことができる。また、このよ
うな演算器を複数個、縦列接続させることで定型的な演
算処理を相互結合網無しで並列処理することができる。
更に各演算器間のデータ伝送路と、各演算器と共用メモ
リ２４とのデータ伝送路とを別個に設けることで、それ
ぞれのデータ処理を同時に行うことができる。
【図１】本発明の構成を示すブロック図
【図２】従来の構成を示すブロック図
１０，２１，２２，２３…演算器 １１，１５…演算部 １２…２項演算器 １３…シフトレジスタ １４…３ステートバッファ １６…クロスバースイッチ ２０…全体制御部 ２４…共用メモリ ２５…データバス
Claims (1)
- 【請求項１】 装置全体を制御する全体制御手段と、 入力されたパラレルデータ及び出力されるパラレルデー
タを基に演算処理を行う複数の演算手段と、 前記複数の演算手段から出力されたデータを記憶する、
または記憶されているデータを前記複数の演算手段に出
力する記憶手段とを具備し、 前記演算手段は、演算処理を行うと共に前記記憶手段と
の間でシリアルデータ伝送を行う複数の演算機能と、 入出力されるパラレルデータから演算を行う複数のデー
タを選択し、それぞれ前記複数の演算機能に伝達する選
択手段とから成ることを特徴とするディジタル信号処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161771A JPH0668055A (ja) | 1991-07-02 | 1991-07-02 | ディジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3161771A JPH0668055A (ja) | 1991-07-02 | 1991-07-02 | ディジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0668055A true JPH0668055A (ja) | 1994-03-11 |
Family
ID=15741592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3161771A Pending JPH0668055A (ja) | 1991-07-02 | 1991-07-02 | ディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668055A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100528443B1 (ko) * | 1997-09-23 | 2006-01-27 | 삼성전자주식회사 | 디지털 신호 처리기의 데이터 전송 회로 |
| KR100903792B1 (ko) * | 2002-11-28 | 2009-06-19 | 삼성전자주식회사 | 디지털 신호 처리용 메모리 제어 장치와 그 제어 방법 |
-
1991
- 1991-07-02 JP JP3161771A patent/JPH0668055A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100528443B1 (ko) * | 1997-09-23 | 2006-01-27 | 삼성전자주식회사 | 디지털 신호 처리기의 데이터 전송 회로 |
| KR100903792B1 (ko) * | 2002-11-28 | 2009-06-19 | 삼성전자주식회사 | 디지털 신호 처리용 메모리 제어 장치와 그 제어 방법 |
| US7594045B2 (en) | 2002-11-28 | 2009-09-22 | Samsung Electronics Co., Ltd. | Memory control apparatus for digital signal processing |
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