JPH06103024A

JPH06103024A - Ｃｐｕにおけるビット演算用制御装置

Info

Publication number: JPH06103024A
Application number: JP4273422A
Authority: JP
Inventors: Hitoshi Ikeda; 仁池田
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1992-09-18
Filing date: 1992-09-18
Publication date: 1994-04-15

Abstract

(57)【要約】【目的】少ないハードウェアでビット演算の高速化を
実現した、ＣＰＵにおけるビット演算用制御装置を提供
する。【構成】汎用レジスタファイル４内のレジスタに設定
されたデータは、接続切替回路６ａ，６ｂに供給され
る。予め設定されたフラグレジスタ５の値により、ビッ
ト位置の反転が指定されている場合、接続切替回路６
ａ，６ｂでは、各レジスタのデータのビット位置が反転
され、レジスタ選択回路７ａ，７ｂに供給される。レジ
スタ選択回路７ａ，７ｂでは、レジスタを１つずつ選択
し、内部バス１および２には、ビット位置が反転したデ
ータが出力される。ＡＬＵ８では、内部バス１および２
上のデータを取り込み、演算を行ない、演算結果を内部
バス３に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵにおけるビット
演算を少ないハードウェアで、また高速に実行するため
のビット演算用制御装置に関するものである。

【０００２】

【従来の技術】従来、ＣＰＵはコードデータの演算を目
的として作られている。そのため、ビット演算を行なう
ための命令が用意されていなかったり、あるいは、用意
されていても、ビットごとの論理演算や、ビットシフ
ト、ビットのオンオフ程度の演算機能しか用意されてい
ない。このような従来のＣＰＵを用いてビット演算、例
えば、画像の鏡像変換処理などを行なおうとした場合、
ビットシフトやビットテスト等、多数の命令を実行して
処理を行なうことになる。しかし、このように多数の命
令を要して実行していたのでは、例えば、画像処理のよ
うに、多数のデータを処理する場合には、処理時間が非
常に長くなる。そのため、従来では、専用のハードウェ
アを設けている。

【０００３】図６は、従来の画像処理装置の構成例を示
すブロック図である。図中、２１はＣＰＵ、２２はＣＰ
Ｕバス、２３はメモリ、２４は画像処理プロセッサであ
る。この例では、画像処理演算を行なう専用ハードウェ
アを備えている。ＣＰＵ２１から延びるＣＰＵバス２２
に、メモリ２３および画像処理プロセッサ２４が接続さ
れている。通常の演算はＣＰＵ２１が行ない、ビット演
算など、ＣＰＵ２１では困難な処理を画像処理プロセッ
サ２４で行なう。そのため、ビット演算をＣＰＵ２１で
行なう場合に比べ、高速にビット演算を行なうことがで
きる。しかし、このような構成の場合には、専用ハード
ウェアである画像処理プロセッサおよびその制御回路が
必要となるため、ハードウェア量が増加し、コスト的に
も高価なものになる。

【０００４】図７は、従来の画像処理装置の別の構成例
を示すブロック図である。図中、２５はデータバス、２
６はメモリ、２７は画接続切替手段、２８は接続条件レ
ジスタである。この例では、ＣＰＵのメモリ読み出し動
作によりビット位置の反転等を行なう構成例である。デ
ータバス２５にメモリ２６を接続する際に、メモリ２６
からデータバス２５へのデータ線の途中に、画接続切替
手段２７を挿入し、データ線の接続を切り替え、ビット
位置の反転、すなわち鏡像変換を行なえるように構成し
ている。また、接続条件レジスタ２８を画接続切替手段
２７に接続して、接続の切替を行なうか否かを制御して
いる。このような構成を用いることにより、メモリの読
み出しのみによって鏡像変換などを行なうことができ
る。しかし、この場合にも、画接続切替手段２７や接続
条件レジスタ２８などがメモリ２６などとは別に必要に
なるため、ハードウェア量がかなり増加し、また画接続
切替手段２７などによる遅延により、ＣＰＵの処理に比
較して時間のかかるメモリアクセスがより遅くなってし
まう。

【０００５】

【発明が解決しようとする課題】本発明は、上述した事
情に鑑みてなされたもので、少ないハードウェアでビッ
ト演算の高速化を実現したＣＰＵにおけるビット演算用
制御装置を提供することを目的とするものである。

【０００６】

【課題を解決するための手段】本発明は、ＣＰＵにおけ
るビット演算用制御装置において、汎用レジスタファイ
ルとＡＬＵの間に配置されビット位置の反転を行なう接
続切替手段と、ビット位置の反転を行なうか否かを選択
するフラグレジスタを備えたことを特徴とするものであ
る。

【０００７】

【作用】本発明によれば、ＣＰＵ内の汎用レジスタファ
イルとＡＬＵの間に、ビット位置の反転を行なう接続切
替手段が配置されているから、画像処理プロセッサや画
接続切替手段等のビット演算専用のハードウェアを外部
に設けることなく、鏡像処理などのビット演算を行な
い、さらに、ＡＬＵによって、所定の演算を行なうこと
ができ、同じマシンサイクル内でビット演算と、所定の
演算とを連続して行なうことができる。また、ビット位
置の反転を行なうか否かを選択するフラグレジスタを備
えているから、ビット位置の反転処理を行なう場合の
み、接続切替手段によりビット位置の反転を行なうよう
に制御でき、ビット位置の反転処理を行なわないときに
は、通常のＣＰＵの演算をそのまま行なうことができ
る。

【０００８】

【実施例】図１は、本発明のＣＰＵにおけるビット演算
用制御装置の一実施例のブロック図である。図中、１乃
至３は内部バス、４は汎用レジスタファイル、５はフラ
グレジスタ、６ａ，６ｂは接続切替回路、７ａ，７ｂは
レジスタ選択回路、８はＡＬＵ、９はバスインタフェイ
スである。

【０００９】汎用レジスタファイル４は、８個のレジス
タを有しており、３ビットのレジスタアドレスＷＡ３−
０およびレジスタ書き込み信号が入力される。レジスタ
書き込み信号がアクティブになると、レジスタアドレス
ＷＡ３−０によって指定されたレジスタに内部バス３上
のデータが書き込まれる。汎用レジスタファイル内の８
個のレジスタからの出力は、２つの接続切替回路６ａお
よび６ｂに接続されている。フラグレジスタ５は、接続
切替回路６ａおよび６ｂの動作を切り替えるためのデー
タが格納される。フラグレジスタ５には、内部バス３、
レジスタ書き込み信号、およびフラグレジスタ５のセレ
クト信号ＳＦＲが入力されている。セレクト信号ＳＦＲ
によってフラグレジスタ５が指定されているときに、レ
ジスタ書き込み信号がアクティブになると、内部バス３
上のデータがフラグレジスタ５に書き込まれる。フラグ
レジスタ５の内容は、接続切替回路６ａおよび６ｂに入
力されている。接続切替回路６ａおよび６ｂは、汎用レ
ジスタファイルおよびレジスタ選択回路７ａ，７ｂ、フ
ラグレジスタに接続されており、フラグレジスタの値に
応じて、汎用レジスタファイル４内の各レジスタのビッ
ト列の位置を反転させる。例えば、フラグレジスタ５の
出力が「１」のときは、汎用レジスタファイル４内のレ
ジスタのデータは、そのビット位置が反転されてレジス
タ選択回路７ａまたは７ｂに出力される。フラグレジス
タ５の出力が「０」のときは、汎用レジスタファイル４
内のレジスタのデータは、そのビット位置が反転されず
にレジスタ選択回路７ａまたは７ｂに出力される。レジ
スタ選択回路７ａ，７ｂは、接続切替回路６ａまたは６
ｂおよび内部バス１または２に接続され、内部バス１ま
たは２を介してＡＬＵ８に接続されている。また、３ビ
ットのレジスタアドレスＲＡＡ３−０，ＲＡＢ３−０が
それぞれ入力されており、接続切替回路６ａまたは６ｂ
を介して送られてくる８個のレジスタ出力のうちの１つ
を選択する。ＡＬＵ８は、内部バス１乃至３に接続され
ており、内部バス１，２により、レジスタ選択回路７ａ
および７ｂで選択されたレジスタ出力が入力され、入力
された２つのデータに対して、または、どちらか一方に
対して、図示しない制御回路によって指定された演算を
施し、内部バス３に出力する。バスインターフェイス９
は、内部バス３およびＣＰＵ外部バスに接続されてお
り、内部バス３上のデータを外部バスに送出し、また
は、外部バス上のデータを内部バス３に送出する。これ
らの各回路は、図示しない制御部により制御される。

【００１０】上述の汎用レジスタファイル４内のレジス
タの数やビット構成等は、適宜変更可能である。接続切
替回路６ａおよび６ｂは、レジスタ選択回路７ａおよび
７ｂに汎用レジスタファイル４からの信号を分岐する前
に、１つだけ設け、接続切替回路からの出力を分岐して
レジスタ選択回路７ａおよび７ｂに入力するように構成
することもできる。また、接続切替回路６ａおよび６ｂ
は、レジスタ選択回路７ａおよび７ｂと、内部バス１お
よび２の間に挿入し、レジスタ選択回路７ａおよび７ｂ
により選択されたレジスタのデータのみに対してビット
位置の反転処理を行なうように構成することもできる。
さらに、接続切替回路６ａと６ｂに対して別々のフラグ
レジスタ５を有する構成とすることもできる。このよう
に構成した場合、ＡＬＵ８の一方の入力にはビット位置
の反転したデータを入力し、他方の入力にはビット位置
を反転しないデータを入力して、演算を行なうことも可
能となる。

【００１１】本発明のＣＰＵにおけるビット演算用制御
装置の一実施例の動作を説明する。接続切替回路６ａ，
６ｂは、フラグレジスタ５に設定された値が「１」のと
きに、レジスタのビット位置を反転させるものとする。
逆の論理でももちろんよい。

【００１２】汎用レジスタファイル４中のレジスタへの
データの設定は、内部バス３上のデータを取り込むこと
により行なわれる。外部メモリ内のデータであれば、外
部メモリからデータが読み出され、ＣＰＵ外部バス、バ
スインターフェイス９、内部バス３を介して汎用レジス
タファイル４にデータが供給され、レジスタ書き込み信
号がアクティブになった時点で、レジスタアドレスＷＡ
３−０により指定されたレジスタへデータが書き込まれ
る。フラグレジスタ５へのデータの設定も同様に行なわ
れ、セレクト信号ＳＦＲがアクティブの場合に、レジス
タ書き込み信号がアクティブになると、内部バス３上の
データが書き込まれる。

【００１３】フラグレジスタ５に設定された値が「０」
の場合は、汎用レジスタファイル４内のレジスタに設定
されたデータは、それぞれ接続切替回路６ａおよび６ｂ
に入力されるが、フラグレジスタ５に設定されている値
が「０」であるから、レジスタに設定されているデータ
をそのままレジスタ選択回路７ａおよび７ｂに供給す
る。レジスタ選択回路７ａおよび７ｂでは、それぞれレ
ジスタアドレスＲＡＡ３−０、ＲＡＢ３−０によって汎
用レジスタファイル４中のレジスタを１つずつ選択し、
内部バス１および２に出力する。ＡＬＵ８では、内部バ
ス１および２上のデータを取り込み、この２つのデータ
に対し、２項演算を施し、または、どちらか一方を選択
し、ある場合には単項演算を施し、内部バス３に出力す
る。ＡＬＵ８において行なわれる演算は、図示しない制
御装置により、設定されている。内部バス３上のデータ
は、汎用レジスタファイル４や、フラグレジスタに書き
込まれたり、または、バスインターフェイスを介してＣ
ＰＵ外部バスに出力され、外部メモリや、外部記憶装
置、その他入出力機器などに送出される。

【００１４】フラグレジスタ５に設定された値が「１」
の場合には、汎用レジスタファイル４内のレジスタに設
定されたデータは、接続切替回路６ａおよび６ｂにおい
て、各レジスタのデータのビット位置が反転され、レジ
スタ選択回路７ａ、７ｂに供給される。レジスタ選択回
路７ａおよび７ｂでは、それぞれレジスタアドレスＲＡ
Ａ３−０、ＲＡＢ３−０によって汎用レジスタファイル
４中のレジスタを１つずつ選択することにより、内部バ
ス１および２には、ビット位置が反転したデータが出力
される。以下、フラグレジスタ５に設定された値が
「０」の場合と同様に、ＡＬＵ８において、内部バス１
および２上のビット位置が反転したデータを取り込み、
２項演算、または、どちらか一方を選択し、ある場合に
は単項演算が行なわれて、内部バス３に出力され、汎用
レジスタファイル４や、フラグレジスタへの書き込み、
または、バスインターフェイスを介して、外部メモリ
や、外部記憶装置、その他入出力機器などに送出され
る。

【００１５】このようにして、接続切替回路６ａおよび
６ｂを用いたＣＰＵの演算命令などが実行される。この
とき、フラグレジスタ５の出力が決定していれば、接続
切換回路６ａおよび６ｂの出力も決定され、レジスタ選
択回路７ａおよび７ｂに供給されている。そのため、接
続切換回路６ａおよび６ｂの遅延時間により、ＣＰＵの
四則演算命令やビット演算命令などの実行スピードが低
下することはない。

【００１６】図２は、接続切換回路の一実施例を示す概
略構成図である。図中、１０−ａ乃至１０−ｈは位置切
替回路、Ｒ０乃至Ｒ７は汎用レジスタファイル４内の各
レジスタの出力、Ａ０乃至Ａ７は各位置切替回路からの
出力である。接続切替回路は、汎用レジスタファイル４
内のレジスタの数だけの位置切替回路を有している。こ
こでは、レジスタの数を８として説明する。汎用レジス
タファイル４内の各レジスタからの出力信号は、それぞ
れ位置切替回路１０−ａ乃至１０−ｈに入力されてい
る。また、フラグレジスタ５の値がセレクト信号ＳＥＬ
により供給されている。各位置切替回路１０−ａ乃至１
０−ｈでは、セレクト信号ＳＥＬの指示に従い、例えば
セレクト信号ＳＥＬによってビット位置の反転が指示さ
れているときには、各レジスタの出力Ｒ０乃至Ｒ７のそ
れぞれについてビット位置の反転を行ない、出力信号Ａ
０ないしＡ７としてレジスタ選択回路７ａまたは７ｂに
出力する。

【００１７】図３は、位置切替回路の一実施例を示す概
略構成図である。図中、１１−ａ乃至１１−ｐはマルチ
プレクサ、Ｒ０−０乃至Ｒ０−１５は１つのレジスタか
らの入力線、Ａ０−０乃至Ａ０−１５は位置切替回路の
出力線である。図３では、図２における位置切替回路１
０−ａについて図示している。他の位置切替回路につい
ても同様の構成である。１つの位置切替回路は、レジス
タのビット数だけのマルチプレクサを有している。ここ
では、レジスタのビット数を１６として説明する。１６
個のマルチプレクサ１１−ａ乃至１１−ｐは、２入力１
出力のマルチプレクサであり、入力端子ＡまたはＢに入
力された信号のうち、セレクト端子Ｓに入力される信号
により、どちらかを選択して出力端子Ｚより出力する。
位置切替回路１０−ａには、レジスタからの入力信号Ｒ
０が入力されているが、その入力信号の各ビットごとの
入力線Ｒ０−０乃至Ｒ０−１５のうち、通常の状態で出
力すべきビットに対応する入力線と、位置を反転したと
きに出力すべきビットに対応する入力線の２本の入力線
が、それぞれマルチプレクサ１１−ａ乃至１１−ｐの入
力端子ＡまたはＢに入力されている。すなわち、マルチ
プレクサ１１−ａは、通常の状態でビット０のデータを
出力し、また位置を反転する場合にはビット１５のデー
タをビット０の位置のデータとして出力させるために、
入力端子Ａに入力線Ｒ０−０が、入力端子Ｂに入力線Ｒ
０−１５が入力される。同様に、マルチプレクサ１１−
ｂには、通常の状態でビット１のデータを出力し、位置
を反転する場合にビット１４のデータをビット１のデー
タとして出力させるために、入力端子Ａに入力線Ｒ０−
１が、入力端子Ｂに入力線Ｒ０−１４が入力される。以
下同様に配線され、マルチプレクサ１１−ｐには、入力
端子Ａに入力線Ｒ０−１５が、入力端子Ｂに入力線Ｒ０
−０が入力される。各マルチプレクサ１１−ａ乃至１１
−ｐのセレクト端子Ｓには、図１のフラグレジスタ５か
らセレクト信号ＳＥＬが供給されている。セレクト信号
ＳＥＬが、例えば「０」のときには、各マルチプレクサ
１１−ａ乃至１１−ｐは入力端子Ａの信号を出力端子Ｚ
に出力するとすれば、この場合には、マルチプレクサ１
１−ａからはレジスタの入力線Ｒ０−０のデータが位置
切替回路の出力線Ａ０−０から出力される。同様に、マ
ルチプレクサ１１−ｂからは、入力線Ｒ０−１のデータ
が出力線Ａ０−１から出力され、マルチプレクサ１１−
ｐからは、入力線Ｒ０−１５のデータが出力線Ａ０−１
５から出力される。また、セレクト信号ＳＥＬが、
「１」のときには、各マルチプレクサ１１−ａ乃至１１
−ｐは入力端子Ｂの信号が出力端子Ｚに出力され、マル
チプレクサ１１−ａからはレジスタの入力線Ｒ０−１５
のデータが位置切替回路の出力線Ａ０−０から出力され
る。同様に、マルチプレクサ１１−ｂからは、入力線Ｒ
０−１４のデータが出力線Ａ０−１から出力され、マル
チプレクサ１１−ｐからは、入力線Ｒ０−０のデータが
出力線Ａ０−１５から出力される。

【００１８】このようにして、位置切替回路では、フラ
グレジスタの値に応じて、汎用レジスタファイル４中の
各レジスタのビット構成を、通常の並び順またはビット
位置の反転した逆順に変換することができる。

【００１９】図４は、ビット位置の反転の具体例の説明
図である。図４（Ａ）に示したようなビット列のデータ
が汎用レジスタファイル４中のあるレジスタに格納され
ている場合に、セレクト信号ＳＥＬが「１」であると、
位置切替回路から出力されるデータは、図４（Ｂ）に示
すように、ビット位置が反転したデータとなる。すなわ
ち、図４（Ａ）において、第１，４，５，９，１０，１
１ビットが「１」となっているデータは、位置切替回路
においてビット位置が反転され、第１４，１１，１０，
６，５，４ビットが「１」となったデータが出力され
る。

【００２０】図５は、ビット位置の反転処理の具体的な
応用例の説明図である。図５では、ビット演算の１つと
して鏡像変換を例として説明する。図５（Ａ）は変換前
の画像を示し、図５（Ｂ）は変換後の画像を示す。図に
示すように、画像の左右を入れ換える変換を、ここでは
鏡像変換と呼ぶ。簡単のために、横方向に１６ビットの
画素が並んでいるものとする。ＣＰＵは、ＣＰＵ外部バ
スを通してメモリから、変換前の画像の横１列の１６ビ
ットのデータを、汎用レジスタファイル４内の１つのレ
ジスタに読み込む。ビット位置が反転するようにフラグ
レジスタ５の値を予め設定しておく。すると、汎用レジ
スタファイル４から読み出される値は、接続切換手段６
ａおよび６ｂを通過する際にビット位置が反転される。
このビット位置が反転したデータがレジスタ選択手段７
ａまたは７ｂに供給され、レジスタ選択手段７ａまたは
７ｂでレジスタが選択され、ＡＬＵ８に供給される。Ａ
ＬＵ８では、レジスタ選択手段７ａまたは７ｂのどちら
か所定のデータを選択して内部バス３に出力する。内部
バス３上のデータは、バスインターフェース９、ＣＰＵ
外部バスを介して外部のメモリの所定のアドレスに書き
込まれる。この処理を縦方向の画素数だけ繰り返すこと
により、図５（Ｂ）のような鏡像変換された画像を得る
ことができる。

【００２１】

【発明の効果】以上の説明から明らかなように、本発明
によれば、ＣＰＵ内部に接続切替手段およびフラグレジ
スタを有し、フラグレジスタの内容に従ってレジスタか
らの出力のビット位置を反転するか否かを選択すること
により、外部に演算回路などを設けずに、少ないハード
ウェア構成で、しかもＣＰＵの演算時間を増大させるこ
となくビット演算を行なうことができる、という効果が
ある。

【図面の簡単な説明】

【図１】本発明のＣＰＵにおけるビット演算用制御装
置の一実施例のブロック図である。

【図２】接続切換回路の一実施例を示す概略構成図で
ある。

【図３】位置切替回路の一実施例を示す概略構成図で
ある。

【図４】ビット位置の反転の具体例の説明図である。

【図５】ビット位置の反転処理の具体的な応用例の説
明図である。

【図６】従来の画像処理装置の構成例を示すブロック
図である。

【図７】従来の画像処理装置の別の構成例を示すブロ
ック図である。

【符号の説明】

１乃至３内部バス、４汎用レジスタファイル、５
フラグレジスタ、６ａ，６ｂ接続切替回路、７ａ，７
ｂレジスタ選択回路、８ＡＬＵ、９バスインタフ
ェイス、１０−ａ乃至１０−ｈ位置切替回路、１１−
ａ乃至１１−ｐマルチプレクサ。

Claims

【特許請求の範囲】

【請求項１】ＣＰＵにおけるビット演算用制御装置に
おいて、汎用レジスタファイルとＡＬＵの間に配置され
ビット位置の反転を行なう接続切替手段と、ビット位置
の反転を行なうか否かを選択するフラグレジスタを備え
たことを特徴とするＣＰＵにおけるビット演算用制御装
置。