JPH09128233A - 中央処理装置 - Google Patents
中央処理装置Info
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- JPH09128233A JPH09128233A JP7287552A JP28755295A JPH09128233A JP H09128233 A JPH09128233 A JP H09128233A JP 7287552 A JP7287552 A JP 7287552A JP 28755295 A JP28755295 A JP 28755295A JP H09128233 A JPH09128233 A JP H09128233A
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- register
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Abstract
(57)【要約】
【課題】 従来の中央処理装置はレジスタ数及び命令セ
ット数が多く、小規模のシステムには不向きであった。 【解決手段】 データを保持する複数の汎用レジスタ
Ａ、Ｌ、Ｈ、Ｅ、Ｄ、Ｐ、Ｂであって、一演算命令にお
いて演算結果、非演算側又は演算側のいずれかのデータ
を保持するように指定することが可能な汎用レジスタ
と、装置の状態に関する情報を保持するステータスレジ
スタＦとを有し、汎用レジスタとステータスレジスタと
が同一次元のアドレス上に配置されているレジスタ群１
１と、ステータスレジスタＦが演算命令の対象となった
場合、ステータスレジスタＦに書き込まれているデータ
を読み出す時はこの読み出されたデータを強制的にゼロ
にして出力しステータスレジスタＦにデータを書き込む
時はこの書き込み命令を無視させるゼロレジスタ化手段
とを備える。
ット数が多く、小規模のシステムには不向きであった。 【解決手段】 データを保持する複数の汎用レジスタ
Ａ、Ｌ、Ｈ、Ｅ、Ｄ、Ｐ、Ｂであって、一演算命令にお
いて演算結果、非演算側又は演算側のいずれかのデータ
を保持するように指定することが可能な汎用レジスタ
と、装置の状態に関する情報を保持するステータスレジ
スタＦとを有し、汎用レジスタとステータスレジスタと
が同一次元のアドレス上に配置されているレジスタ群１
１と、ステータスレジスタＦが演算命令の対象となった
場合、ステータスレジスタＦに書き込まれているデータ
を読み出す時はこの読み出されたデータを強制的にゼロ
にして出力しステータスレジスタＦにデータを書き込む
時はこの書き込み命令を無視させるゼロレジスタ化手段
とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は中央処理装置に係わ
り、特にRISC(REDUCED INSTRUCTION SET COMPUTER)型中
央処理装置に関するものである。
り、特にRISC(REDUCED INSTRUCTION SET COMPUTER)型中
央処理装置に関するものである。
【０００２】
【従来の技術】近年、幅広く用いられるに至っているRI
SC型中央処理装置によれば、命令数を減らし、命令を実
行する速度を向上させることが可能である。そして、そ
の構成として、複数の汎用レジスタから成るレジスタ群
を有し、レジスタを演算命令の１命令内において、演算
結果、非演算側、演算側のそれぞれのデータを格納する
ために指定することができるアドレッシング・モード
（３オペランド命令）を持っている。ここで、汎用レジ
スタ群の中には、ゼロ・レジスタが含まれている。この
ゼロ・レジスタは、読み出し命令に対しては常にゼロを
出力し、書き込み命令に対しては無視するもので、レジ
スタ間の転送等の命令数を削減するために用いられてい
る。
SC型中央処理装置によれば、命令数を減らし、命令を実
行する速度を向上させることが可能である。そして、そ
の構成として、複数の汎用レジスタから成るレジスタ群
を有し、レジスタを演算命令の１命令内において、演算
結果、非演算側、演算側のそれぞれのデータを格納する
ために指定することができるアドレッシング・モード
（３オペランド命令）を持っている。ここで、汎用レジ
スタ群の中には、ゼロ・レジスタが含まれている。この
ゼロ・レジスタは、読み出し命令に対しては常にゼロを
出力し、書き込み命令に対しては無視するもので、レジ
スタ間の転送等の命令数を削減するために用いられてい
る。
【０００３】
【発明が解決しようとする課題】このようなRISC型中央
処理装置は、命令を実行する速度を向上させることはで
きるが、レジスタの数が増加して小規模なシステムには
不適であるという問題があった。
処理装置は、命令を実行する速度を向上させることはで
きるが、レジスタの数が増加して小規模なシステムには
不適であるという問題があった。
【０００４】本発明は上記事情に鑑みてなされたもの
で、システム全体のレジスタ数と命令セット数を減少さ
せることが可能な中央処理装置を提供することを目的と
する。
で、システム全体のレジスタ数と命令セット数を減少さ
せることが可能な中央処理装置を提供することを目的と
する。
【０００５】
【課題を解決するための手段】本発明の中央処理装置
は、データを保持する複数の汎用レジスタであって、一
演算命令において演算結果、非演算側又は演算側のいず
れかのデータを保持するように指定することが可能な前
記汎用レジスタと、装置の状態に関する情報を保持する
ステータスレジスタとを有し、前記汎用レジスタと前記
ステータスレジスタとが同一次元のアドレス上に配置さ
れているレジスタ群と、前記ステータスレジスタが演算
命令の対象となった場合、前記ステータスレジスタに書
き込まれているデータを読み出す時は、この読み出され
たデータを強制的にゼロにして出力し、前記ステータス
レジスタにデータを書き込む時はこの書き込み命令を無
視させるゼロレジスタ化手段とを備えている。
は、データを保持する複数の汎用レジスタであって、一
演算命令において演算結果、非演算側又は演算側のいず
れかのデータを保持するように指定することが可能な前
記汎用レジスタと、装置の状態に関する情報を保持する
ステータスレジスタとを有し、前記汎用レジスタと前記
ステータスレジスタとが同一次元のアドレス上に配置さ
れているレジスタ群と、前記ステータスレジスタが演算
命令の対象となった場合、前記ステータスレジスタに書
き込まれているデータを読み出す時は、この読み出され
たデータを強制的にゼロにして出力し、前記ステータス
レジスタにデータを書き込む時はこの書き込み命令を無
視させるゼロレジスタ化手段とを備えている。
【０００６】また、本発明の他の装置は、演算を実行す
る演算ユニットと、前記演算ユニットが演算命令を実行
するときに、演算結果、非演算側又は演算側のいずれか
のデータを保持するように指定することが可能な複数の
汎用レジスタと、装置の状態に関する情報を保持するス
テータスレジスタとを有し、前記汎用レジスタと前記ス
テータスレジスタとが同一次元のアドレス上に配置され
ているレジスタ群と、前記演算ユニットの入力側と前記
レジスタ群とを接続する第１のバスと、前記演算ユニッ
トの出力側と前記レジスタ群とを接続する第２のバス
と、前記第１のバスと前記第２のバスとの間に接続さ
れ、前記ステータスレジスタが演算命令の対象となった
場合、前記ステータスレジスタに書き込まれているデー
タを読み出す命令を実行する時は、前記ステータスレジ
スタから読み出されたデータを強制的にゼロにして前記
第１のバスを介して前記演算ユニットに転送し、前記演
算ユニットから出力されたデータを前記ステータスレジ
スタに書き込む命令を実行する時は、前記演算ユニット
から出力され前記第２のバスを介して転送されてきたデ
ータを強制的にゼロにしてこの書き込み命令を無視させ
るゼロレジスタ化手段とを備えている。
る演算ユニットと、前記演算ユニットが演算命令を実行
するときに、演算結果、非演算側又は演算側のいずれか
のデータを保持するように指定することが可能な複数の
汎用レジスタと、装置の状態に関する情報を保持するス
テータスレジスタとを有し、前記汎用レジスタと前記ス
テータスレジスタとが同一次元のアドレス上に配置され
ているレジスタ群と、前記演算ユニットの入力側と前記
レジスタ群とを接続する第１のバスと、前記演算ユニッ
トの出力側と前記レジスタ群とを接続する第２のバス
と、前記第１のバスと前記第２のバスとの間に接続さ
れ、前記ステータスレジスタが演算命令の対象となった
場合、前記ステータスレジスタに書き込まれているデー
タを読み出す命令を実行する時は、前記ステータスレジ
スタから読み出されたデータを強制的にゼロにして前記
第１のバスを介して前記演算ユニットに転送し、前記演
算ユニットから出力されたデータを前記ステータスレジ
スタに書き込む命令を実行する時は、前記演算ユニット
から出力され前記第２のバスを介して転送されてきたデ
ータを強制的にゼロにしてこの書き込み命令を無視させ
るゼロレジスタ化手段とを備えている。
【０００７】ここで、前記ゼロレジスタ化手段は、一方
の入力端子に制御信号を入力され、他方の入力端子が前
記ステータスレジスタの出力端子に接続され、出力端子
が前記第１のバスに接続された第１の論理ゲートと、入
力端子が前記第２のバスに接続され、出力端子が前記ス
テータスレジスタの入力端子に接続された第２の論理ゲ
ートとを有しており、前記ステータスレジスタが演算命
令の対象となった場合、前記ステータスレジスタに書き
込まれているデータを読み出す命令を実行する時は、前
記第１の論理ゲートには出力が強制的にゼロになるよう
な前記制御信号が入力され、前記演算ユニットから出力
されたデータを前記ステータスレジスタに書き込む命令
を実行する時は、前記第２の論理ゲートの出力をハイイ
ンピーダンスにして前記ステータスレジスタが格納して
いるデータが破壊されないようにしてもよい。
の入力端子に制御信号を入力され、他方の入力端子が前
記ステータスレジスタの出力端子に接続され、出力端子
が前記第１のバスに接続された第１の論理ゲートと、入
力端子が前記第２のバスに接続され、出力端子が前記ス
テータスレジスタの入力端子に接続された第２の論理ゲ
ートとを有しており、前記ステータスレジスタが演算命
令の対象となった場合、前記ステータスレジスタに書き
込まれているデータを読み出す命令を実行する時は、前
記第１の論理ゲートには出力が強制的にゼロになるよう
な前記制御信号が入力され、前記演算ユニットから出力
されたデータを前記ステータスレジスタに書き込む命令
を実行する時は、前記第２の論理ゲートの出力をハイイ
ンピーダンスにして前記ステータスレジスタが格納して
いるデータが破壊されないようにしてもよい。
【０００８】また、前記ステータスレジスタは、演算命
令の対象となった場合には書き込み用クロックを与えら
れず格納しているデータは破壊されず、装置の状態を示
すデータを前記第１の論理ゲートを介して与えられた場
合には前記書き込み用クロックを与えられてこのデータ
を書き込むものであってもよい。
令の対象となった場合には書き込み用クロックを与えら
れず格納しているデータは破壊されず、装置の状態を示
すデータを前記第１の論理ゲートを介して与えられた場
合には前記書き込み用クロックを与えられてこのデータ
を書き込むものであってもよい。
【０００９】さらに、前記ステータスレジスタが格納す
るデータには、演算結果がゼロであることを示すゼロフ
ラグと、演算結果により桁上げが生じたことを示すキャ
リーフラグと、前記演算ユニットがアクセスする複数の
メモリのうちいずれが用いられるかを示すメモリバンク
切り換えフラグとが含まれていてもよい。
るデータには、演算結果がゼロであることを示すゼロフ
ラグと、演算結果により桁上げが生じたことを示すキャ
リーフラグと、前記演算ユニットがアクセスする複数の
メモリのうちいずれが用いられるかを示すメモリバンク
切り換えフラグとが含まれていてもよい。
【００１０】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１１】図１に、本実施の形態による中央処理装置
の構成を示す。レジスタ群１１は、汎用レジスタＡ、
Ｌ、Ｈ、Ｅ、Ｈ、Ｐ及びＢと、ステータスレジスタＦ
（フラグレジスタ）とを含んでおり、各レジスタを後述
するようなシーケンシャルなアドレス０００〜１１１で
一元的に管理している。ここで、汎用レジスタＡ、Ｌ、
Ｈ、Ｅ、Ｄ、Ｐ及びＢは、演算に用いることが可能なレ
ジスタであり、ステータスレジスタＦは読み出し書き込
み時にはゼロレジスタとして動作する。即ち、ステータ
スレジスタＦは、演算命令実行時において、読み出し命
令に対しては「０」を出力し、書き込み命令に対しては
無視して内容が変わらずそれまで記憶していた内容が破
壊されない。
の構成を示す。レジスタ群１１は、汎用レジスタＡ、
Ｌ、Ｈ、Ｅ、Ｈ、Ｐ及びＢと、ステータスレジスタＦ
（フラグレジスタ）とを含んでおり、各レジスタを後述
するようなシーケンシャルなアドレス０００〜１１１で
一元的に管理している。ここで、汎用レジスタＡ、Ｌ、
Ｈ、Ｅ、Ｄ、Ｐ及びＢは、演算に用いることが可能なレ
ジスタであり、ステータスレジスタＦは読み出し書き込
み時にはゼロレジスタとして動作する。即ち、ステータ
スレジスタＦは、演算命令実行時において、読み出し命
令に対しては「０」を出力し、書き込み命令に対しては
無視して内容が変わらずそれまで記憶していた内容が破
壊されない。
【００１２】ＲＯＭ１２は、プログラムデータ及び固定
データを格納しており、プログラムデータが出力される
とプログラムデータバス１８を通ってインストラクショ
ンデコーダ１４に転送される。固定データが出力される
と、Ａバス１６又はＢバス１７を通って、ＲＡＭ１３等
へ転送される。ここで、Ａバス１６とＢバス１７は、そ
れぞれ４ビット幅を有している。
データを格納しており、プログラムデータが出力される
とプログラムデータバス１８を通ってインストラクショ
ンデコーダ１４に転送される。固定データが出力される
と、Ａバス１６又はＢバス１７を通って、ＲＡＭ１３等
へ転送される。ここで、Ａバス１６とＢバス１７は、そ
れぞれ４ビット幅を有している。
【００１３】インストラクションデコーダ１４は、ＲＯ
Ｍ１２から出力されたプログラムデータを与えられて、
ＲＡＭ１３、レジスタ群１１や他の図示されていない回
路を制御するための信号を出力する。
Ｍ１２から出力されたプログラムデータを与えられて、
ＲＡＭ１３、レジスタ群１１や他の図示されていない回
路を制御するための信号を出力する。
【００１４】ＲＡＭ１３は固定データの書き込み及び読
み出しを行うもので、読み出したデータはＡバス１６、
Ｂバス１７を通ってレジスタ群１１やＡＬＵ（演算ユニ
ット）１０へ転送される。ＡＬＵ１０から出力された演
算結果は、Ｓバス１５を通ってＲＡＭ１３又はレジスタ
群１１に与えられて書き込まれる。
み出しを行うもので、読み出したデータはＡバス１６、
Ｂバス１７を通ってレジスタ群１１やＡＬＵ（演算ユニ
ット）１０へ転送される。ＡＬＵ１０から出力された演
算結果は、Ｓバス１５を通ってＲＡＭ１３又はレジスタ
群１１に与えられて書き込まれる。
【００１５】ＡＬＵ（演算ユニット）１０は、Ａバス１
６、Ｂバス１７からそれぞれ送られてきたデータを用い
て演算を行い、演算結果をＳバス１５に出力する。演算
結果の内容により、キャリーがあがった時はキャリー信
号を、ゼロが発生した場合はゼロ信号を出力して、ステ
ータスレジスタＦのキャリーフラグ、ゼロフラグを立て
る。
６、Ｂバス１７からそれぞれ送られてきたデータを用い
て演算を行い、演算結果をＳバス１５に出力する。演算
結果の内容により、キャリーがあがった時はキャリー信
号を、ゼロが発生した場合はゼロ信号を出力して、ステ
ータスレジスタＦのキャリーフラグ、ゼロフラグを立て
る。
【００１６】Ａバス１６、Ｂバス１７はそれぞれ４ビッ
トのデータ幅を有し、ＡＬＵ１０の入力側とレジスタ群
１１、ＲＯＭ１２、ＲＡＭ１３とを接続している。
トのデータ幅を有し、ＡＬＵ１０の入力側とレジスタ群
１１、ＲＯＭ１２、ＲＡＭ１３とを接続している。
【００１７】Ｓバス１５は、ＡＬＵ１０の出力側とレジ
スタ群１１、ＲＡＭ１３とを接続しており、ＡＬＵ１０
から出力された演算結果をレジスタ群１１又はＲＡＭ１
３に与えて書き込むときに用いられる。
スタ群１１、ＲＡＭ１３とを接続しており、ＡＬＵ１０
から出力された演算結果をレジスタ群１１又はＲＡＭ１
３に与えて書き込むときに用いられる。
【００１８】次に、レジスタ群１１の構成を図２に示
す。図示されたように、本実施の形態では、システムの
状態を示すのに用いられるステータスレジスタＦ２１
と、汎用レジスタＡ、Ｌ、Ｈ、Ｅ、Ｄ、Ｐ及びＢとが、
同一のアドレス０００、００１、０１０、…、１１１上
に配置されている。これらのレジスタは、いずれも４ビ
ットの幅を有している。
す。図示されたように、本実施の形態では、システムの
状態を示すのに用いられるステータスレジスタＦ２１
と、汎用レジスタＡ、Ｌ、Ｈ、Ｅ、Ｄ、Ｐ及びＢとが、
同一のアドレス０００、００１、０１０、…、１１１上
に配置されている。これらのレジスタは、いずれも４ビ
ットの幅を有している。
【００１９】ところで、この装置ではＲＯＭ１２に格納
されているプログラムデータは１命令が１語長（１６ビ
ット）のデータ幅を有し、１マシンサイクルで１６ビッ
トの命令を実行する。図３に、プログラムデータのビッ
ト構成を示す。１命令が、６ビットのオペランドと、３
ビットの演算結果と、３ビットの非演算側と、３ビット
の演算側とから成り、残りの１ビットはダミーに相当す
る。
されているプログラムデータは１命令が１語長（１６ビ
ット）のデータ幅を有し、１マシンサイクルで１６ビッ
トの命令を実行する。図３に、プログラムデータのビッ
ト構成を示す。１命令が、６ビットのオペランドと、３
ビットの演算結果と、３ビットの非演算側と、３ビット
の演算側とから成り、残りの１ビットはダミーに相当す
る。
【００２０】４ビットの汎用レジスタＡ、Ｌ、Ｈ、Ｅ、
Ｄ、Ｐ及びＢは、演算結果、非演算側、演算側のいずれ
かをそれぞれ個別に指定することができる。
Ｄ、Ｐ及びＢは、演算結果、非演算側、演算側のいずれ
かをそれぞれ個別に指定することができる。
【００２１】ステータスレジスタＦ２１は、図４に示さ
れているように、演算結果等から発生したキャリーを示
すキャリーフラグＣＦ、演算結果がゼロであることを示
すゼロフラグＺＦの他に、２つのワークＲＡＭバンクの
うちのいずれかを示すワークＲＡＭバンク切り換えフラ
グＤＭＢが、それぞれ１ビットずつ設けられている。こ
のような装置の状態を示すステータスレジスタＦ２１
は、演算命令実行時には直接参照されることはない。即
ち、汎用レジスタと異なり、演算結果、非演算側、演算
側のいずれかに指定されることはない。
れているように、演算結果等から発生したキャリーを示
すキャリーフラグＣＦ、演算結果がゼロであることを示
すゼロフラグＺＦの他に、２つのワークＲＡＭバンクの
うちのいずれかを示すワークＲＡＭバンク切り換えフラ
グＤＭＢが、それぞれ１ビットずつ設けられている。こ
のような装置の状態を示すステータスレジスタＦ２１
は、演算命令実行時には直接参照されることはない。即
ち、汎用レジスタと異なり、演算結果、非演算側、演算
側のいずれかに指定されることはない。
【００２２】そこで、このようなステータスレジスタＦ
２１を汎用レジスタ群１１の１番目のアドレス０００に
割り付けて、演算命令実行時にはゼロレジスタとして動
作するようにしている。演算命令実行時には、ステータ
スレジスタＦ２１は読み出し命令に対してゼロを出力
し、書き込み命令に対して無視し、内部のデータ（キャ
リーフラグＣＦ、ゼロフラグＺＦ、ワークＲＡＭバンク
切り換えフラグＤＭＢ）は破壊されない。
２１を汎用レジスタ群１１の１番目のアドレス０００に
割り付けて、演算命令実行時にはゼロレジスタとして動
作するようにしている。演算命令実行時には、ステータ
スレジスタＦ２１は読み出し命令に対してゼロを出力
し、書き込み命令に対して無視し、内部のデータ（キャ
リーフラグＣＦ、ゼロフラグＺＦ、ワークＲＡＭバンク
切り換えフラグＤＭＢ）は破壊されない。
【００２３】このように、本実施の形態によれば、演算
命令実行時にはゼロレジスタとして機能するステータス
レジスタＦを、汎用レジスタＡ、Ｌ、Ｈ、Ｅ、Ｄ、Ｐ及
びＢと同一のアドレス０００〜１１１上に配置すること
で、これらのレジスタのアドレスの管理を一元化するこ
とができ、ステータスレジスタＦ２１専用の命令を設け
る必要がなくなる。このため、装置全体の規模を縮小す
ることができ、本実施の形態による中央処理装置を小規
模なシステムに用いることが可能となる。
命令実行時にはゼロレジスタとして機能するステータス
レジスタＦを、汎用レジスタＡ、Ｌ、Ｈ、Ｅ、Ｄ、Ｐ及
びＢと同一のアドレス０００〜１１１上に配置すること
で、これらのレジスタのアドレスの管理を一元化するこ
とができ、ステータスレジスタＦ２１専用の命令を設け
る必要がなくなる。このため、装置全体の規模を縮小す
ることができ、本実施の形態による中央処理装置を小規
模なシステムに用いることが可能となる。
【００２４】次に、ステータスレジスタＦ２１を、演算
命令実行時にはゼロレジスタとして動作させるための回
路構成を図５に示す。Ａバス１６又はＢバス１７は、図
１に示されたようにレジスタ群１１の入出力端子とＡＬ
Ｕ１０の入力側に接続されており、Ｓバス１５はレジス
タ群１１の入力側とＡＬＵ１０の出力側とに接続されて
いる。Ａバス１６又はＢバス１７は４ビットのデータ幅
を有しており、４つのＡＮＤ回路３１の出力端子が並列
に接続されている。このＡＮＤ回路３１の一方の入力端
子は、ステータスレジスタＦ２１に信号線３１ａを介し
てそれぞれ並列に接続され、他方の入力端子は信号線３
１ｂに共通接続されている。ステータスレジスタＦ２１
は４ビットのデータ幅を有し、４つの入力端子にはそれ
ぞれトライステートバッファ３３の出力端子が接続され
ている。トライステートバッファ３３の入力端子は、Ｓ
バス１５に接続されている。
命令実行時にはゼロレジスタとして動作させるための回
路構成を図５に示す。Ａバス１６又はＢバス１７は、図
１に示されたようにレジスタ群１１の入出力端子とＡＬ
Ｕ１０の入力側に接続されており、Ｓバス１５はレジス
タ群１１の入力側とＡＬＵ１０の出力側とに接続されて
いる。Ａバス１６又はＢバス１７は４ビットのデータ幅
を有しており、４つのＡＮＤ回路３１の出力端子が並列
に接続されている。このＡＮＤ回路３１の一方の入力端
子は、ステータスレジスタＦ２１に信号線３１ａを介し
てそれぞれ並列に接続され、他方の入力端子は信号線３
１ｂに共通接続されている。ステータスレジスタＦ２１
は４ビットのデータ幅を有し、４つの入力端子にはそれ
ぞれトライステートバッファ３３の出力端子が接続され
ている。トライステートバッファ３３の入力端子は、Ｓ
バス１５に接続されている。
【００２５】このような回路を用いて、ステータスレジ
スタＦ２１を演算命令実行時にはゼロレジスタとして動
作させる。先ず、ステータスレジスタＦ２１からデータ
を読み出す命令を実行するときは、信号線３１ｂがロウ
レベルになり、Ａバス１６又はＢバス１７とラッチ回路
３２との間がＡＮＤ回路３１により遮断された状態にな
る。これにより、ステータスレジスタＦ２１から読み出
されたデータは、ＡＮＤ回路３１により遮断され、全て
のデータは強制的にゼロレベルになる。このゼロレベル
のデータは、Ａバス１６又はＢバス１７を介してＡＬＵ
１０に与えられる。
スタＦ２１を演算命令実行時にはゼロレジスタとして動
作させる。先ず、ステータスレジスタＦ２１からデータ
を読み出す命令を実行するときは、信号線３１ｂがロウ
レベルになり、Ａバス１６又はＢバス１７とラッチ回路
３２との間がＡＮＤ回路３１により遮断された状態にな
る。これにより、ステータスレジスタＦ２１から読み出
されたデータは、ＡＮＤ回路３１により遮断され、全て
のデータは強制的にゼロレベルになる。このゼロレベル
のデータは、Ａバス１６又はＢバス１７を介してＡＬＵ
１０に与えられる。
【００２６】次に、ステータスレジスタＦ２１にデータ
を書き込む命令を実行するときは、トライステートバッ
ファ３３は出力がハイインピーダンスになり、Ｓバス１
５とステータスレジスタＦ２１との間が電気的に遮断さ
れた状態になる。さらに、ステータスレジスタＦ２１に
は書き込み用クロックＣＬＫも与えられず、データが書
き込まれない。この結果、ステータスレジスタＦ２１に
この時点で既に保持されているデータは、破壊されるこ
とがない。
を書き込む命令を実行するときは、トライステートバッ
ファ３３は出力がハイインピーダンスになり、Ｓバス１
５とステータスレジスタＦ２１との間が電気的に遮断さ
れた状態になる。さらに、ステータスレジスタＦ２１に
は書き込み用クロックＣＬＫも与えられず、データが書
き込まれない。この結果、ステータスレジスタＦ２１に
この時点で既に保持されているデータは、破壊されるこ
とがない。
【００２７】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、図１に示された各要
素及び接続と同一である必要はなく、またステータスレ
ジスタには図４に示されたような装置の状態を示す情報
の全てを格納する必要もなく、また他の状態を示す情報
を格納してもよい。
を限定するものではない。例えば、図１に示された各要
素及び接続と同一である必要はなく、またステータスレ
ジスタには図４に示されたような装置の状態を示す情報
の全てを格納する必要もなく、また他の状態を示す情報
を格納してもよい。
【００２８】また、この実施の形態では、演算命令の対
象となったステータスレジスタをゼロレジスタとして動
作させることを、図５に示された回路構成により達成し
ているが、回路の構成は種々の変形が可能である。ま
た、このようなハードウェアを用いずにソフトウェア上
の処理によって、ステータスレジスタをゼロレジスタと
して動作させてもよい。
象となったステータスレジスタをゼロレジスタとして動
作させることを、図５に示された回路構成により達成し
ているが、回路の構成は種々の変形が可能である。ま
た、このようなハードウェアを用いずにソフトウェア上
の処理によって、ステータスレジスタをゼロレジスタと
して動作させてもよい。
【００２９】
【発明の効果】以上説明したように、本発明の中央処理
装置によれば、演算命令実行時にはゼロレジスタとして
機能するステータスレジスタを、汎用レジスタと同一の
アドレス上に配置することで、これらのレジスタのアド
レスの管理を一元化することができ、ステータスレジス
タ専用の命令を設ける必要がないため装置全体の規模を
縮小することが可能である。
装置によれば、演算命令実行時にはゼロレジスタとして
機能するステータスレジスタを、汎用レジスタと同一の
アドレス上に配置することで、これらのレジスタのアド
レスの管理を一元化することができ、ステータスレジス
タ専用の命令を設ける必要がないため装置全体の規模を
縮小することが可能である。
【図１】本発明の一実施の形態による中央処理装置の構
成を示したブロック図。
成を示したブロック図。
【図２】同中央処理装置における汎用レジスタ群の構成
を示した説明図。
を示した説明図。
【図３】同中央処理装置におけるＲＯＭに格納されてい
るプログラムデータのビット構成を示した説明図。
るプログラムデータのビット構成を示した説明図。
【図４】同中央処理装置におけるステータスレジスタに
格納されるデータのビット構成を示した説明図。
格納されるデータのビット構成を示した説明図。
【図５】同中央処理装置におけるステータスレジスタを
演算命令実行時においてゼロレジスタとして動作させる
ための回路構成を示したブロック図。
演算命令実行時においてゼロレジスタとして動作させる
ための回路構成を示したブロック図。
１０ ＡＬＵ １１ レジスタ群 １２ ＲＯＭ １３ ＲＡＭ １４ インストラクション・デコーダ １５ Ｓバス １６ Ａバス １７ Ｂバス １８ プログラムデータ用バス ２１ ステータスレジスタ ３１ ＡＮＤ回路 ３１ａ、３１ｂ 信号線 ３３ トライステートバッファ
Claims (5)
- 【請求項１】データを保持する複数の汎用レジスタであ
って、一演算命令において演算結果、非演算側又は演算
側のいずれかのデータを保持するように指定することが
可能な前記汎用レジスタと、装置の状態に関する情報を
保持するステータスレジスタとを有し、前記汎用レジス
タと前記ステータスレジスタとが同一次元のアドレス上
に配置されているレジスタ群と、 前記ステータスレジスタが演算命令の対象となった場
合、前記ステータスレジスタに書き込まれているデータ
を読み出す時は、この読み出されたデータを強制的にゼ
ロにして出力し、前記ステータスレジスタにデータを書
き込む時はこの書き込み命令を無視させるゼロレジスタ
化手段と、 を備えることを特徴とする中央処理装置。 - 【請求項２】演算を実行する演算ユニットと、 前記演算ユニットが演算命令を実行するときに、演算結
果、非演算側又は演算側のいずれかのデータを保持する
ように指定することが可能な複数の汎用レジスタと、装
置の状態に関する情報を保持するステータスレジスタと
を有し、前記汎用レジスタと前記ステータスレジスタと
が同一次元のアドレス上に配置されているレジスタ群
と、 前記演算ユニットの入力側と前記レジスタ群とを接続す
る第１のバスと、 前記演算ユニットの出力側と前記レジスタ群とを接続す
る第２のバスと、 前記第１のバスと前記第２のバスとの間に接続され、前
記ステータスレジスタが演算命令の対象となった場合、
前記ステータスレジスタに書き込まれているデータを読
み出す命令を実行する時は、前記ステータスレジスタか
ら読み出されたデータを強制的にゼロにして前記第１の
バスを介して前記演算ユニットに転送し、前記演算ユニ
ットから出力されたデータを前記ステータスレジスタに
書き込む命令を実行する時は、前記演算ユニットから出
力され前記第２のバスを介して転送されてきたデータを
強制的にゼロにしてこの書き込み命令を無視させるゼロ
レジスタ化手段と、 を備えることを特徴とする中央処理装置。 - 【請求項３】前記ゼロレジスタ化手段は、一方の入力端
子に制御信号を入力され、他方の入力端子が前記ステー
タスレジスタの出力端子に接続され、出力端子が前記第
１のバスに接続された第１の論理ゲートと、 入力端子が前記第２のバスに接続され、出力端子が前記
ステータスレジスタの入力端子に接続された第２の論理
ゲートとを有しており、 前記ステータスレジスタが演算命令の対象となった場
合、前記ステータスレジスタに書き込まれているデータ
を読み出す命令を実行する時は、前記第１の論理ゲート
には出力が強制的にゼロになるような前記制御信号が入
力され、前記演算ユニットから出力されたデータを前記
ステータスレジスタに書き込む命令を実行する時は、前
記第２の論理ゲートの出力をハイインピーダンスにして
前記ステータスレジスタが格納しているデータが破壊さ
れないようにすることを特徴とする請求項２記載の中央
処理装置。 - 【請求項４】前記ステータスレジスタは、演算命令の対
象となった場合には書き込み用クロックを与えられず格
納しているデータは破壊されず、装置の状態を示すデー
タを前記第１の論理ゲートを介して与えられた場合には
前記書き込み用クロックを与えられてこのデータを書き
込むことを特徴とする請求項２又は３記載の中央処理装
置。 - 【請求項５】前記ステータスレジスタが格納するデータ
には、演算結果がゼロであることを示すゼロフラグと、
演算結果により桁上げが生じたことを示すキャリーフラ
グと、前記演算ユニットがアクセスする複数のメモリの
うちいずれが用いられるかを示すメモリバンク切り換え
フラグとが含まれることを特徴とする請求項１ないし４
のいずれかに記載の中央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7287552A JPH09128233A (ja) | 1995-11-06 | 1995-11-06 | 中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7287552A JPH09128233A (ja) | 1995-11-06 | 1995-11-06 | 中央処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09128233A true JPH09128233A (ja) | 1997-05-16 |
Family
ID=17718827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7287552A Withdrawn JPH09128233A (ja) | 1995-11-06 | 1995-11-06 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09128233A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001350643A (ja) * | 2000-06-08 | 2001-12-21 | Denso Corp | マイクロコンピュータの制御方法及び異常監視装置 |
-
1995
- 1995-11-06 JP JP7287552A patent/JPH09128233A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001350643A (ja) * | 2000-06-08 | 2001-12-21 | Denso Corp | マイクロコンピュータの制御方法及び異常監視装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030107 |