JPS60211554A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60211554A JPS60211554A JP6798484A JP6798484A JPS60211554A JP S60211554 A JPS60211554 A JP S60211554A JP 6798484 A JP6798484 A JP 6798484A JP 6798484 A JP6798484 A JP 6798484A JP S60211554 A JPS60211554 A JP S60211554A
- Authority
- JP
- Japan
- Prior art keywords
- address
- register
- write
- data
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデータ処理装置に係り、特に複数のボートを有
するメモリを使用したデータ処ｐｌ装置においてメモリ
に対するリー ドとう・ｆｌ−が同一・のアドレスに対
して同時にノにした際、そのいずれか一方を一時停止ｌ
二するようにしたものである。
するメモリを使用したデータ処ｐｌ装置においてメモリ
に対するリー ドとう・ｆｌ−が同一・のアドレスに対
して同時にノにした際、そのいずれか一方を一時停止ｌ
二するようにしたものである。
［技術の背景、従来技術と問題点〕
例えばディジタル・フィルタＶ〕高沖フ リエ変換回路
等に使用される信号処理用のデ タ処理装置においては
、あるサンプリング周期でリンプリングデータが入力さ
れ、それに対しあらかじめプログラムで定義された演算
を実行し、その演算結果を使用してデータ処理が行われ
る。そしてデ・ｆジタル・フィルタの場合は入力信号か
ら必要な周波数成分が取出され、また高速フーリコー変
換１１謂洛の場合には時間領域の信号が周波数領域の１
４号に変換され、スペクトル解析を１−餡さ。
等に使用される信号処理用のデ タ処理装置においては
、あるサンプリング周期でリンプリングデータが入力さ
れ、それに対しあらかじめプログラムで定義された演算
を実行し、その演算結果を使用してデータ処理が行われ
る。そしてデ・ｆジタル・フィルタの場合は入力信号か
ら必要な周波数成分が取出され、また高速フーリコー変
換１１謂洛の場合には時間領域の信号が周波数領域の１
４号に変換され、スペクトル解析を１−餡さ。
このような（Ｈ”−３処理を行う場合に入力データをど
こに保持し、ま人−演（転）段階のデータをと、′、に
１に！持するかが問題であるが、現在でｔＪ：ＲＡＭ
（１？ ａｎ ｄ ｏ ｍ Ａ ｃ ｃ ｅ ｓ ｓ
Ｍ ｅ ｍ ＋ｌ ｒ ｒ ｙ ）に保持している。
こに保持し、ま人−演（転）段階のデータをと、′、に
１に！持するかが問題であるが、現在でｔＪ：ＲＡＭ
（１？ ａｎ ｄ ｏ ｍ Ａ ｃ ｃ ｅ ｓ ｓ
Ｍ ｅ ｍ ＋ｌ ｒ ｒ ｙ ）に保持している。
ところで前記の信号処理を行う場合、ＲＡＭに保持され
た入力データをあらかじめ定められた手順により、例え
ばＡ＊Ｂ＊（、ｋＤｌ−と複数の演算が行われ、このた
めに演算器が使用される。この場合プロセッサ式の演算
器ではますＡ＊Ｂを演算して得られた結果のＢ′とＣと
を演算する。以下このような演算を順次繰返して所定の
演算が遂行されることになる。そしてこの演算の途中結
果をＲＡ Ｍに保持し次のステップの演算にそなえる。
た入力データをあらかじめ定められた手順により、例え
ばＡ＊Ｂ＊（、ｋＤｌ−と複数の演算が行われ、このた
めに演算器が使用される。この場合プロセッサ式の演算
器ではますＡ＊Ｂを演算して得られた結果のＢ′とＣと
を演算する。以下このような演算を順次繰返して所定の
演算が遂行されることになる。そしてこの演算の途中結
果をＲＡ Ｍに保持し次のステップの演算にそなえる。
この場合、ＲＡＭ上のアドレスａのデータＡとアドレス
ｂのデータＢ＠演算器により４則演算してこの演算結果
を再びアドレスａに戻すことが行われる。このようにす
ることによりメモリ容量が小さくてすむのみならず高速
演算できる。
ｂのデータＢ＠演算器により４則演算してこの演算結果
を再びアドレスａに戻すことが行われる。このようにす
ることによりメモリ容量が小さくてすむのみならず高速
演算できる。
とごろでこのとき当該ＲＡＭ上でこのアドレスａに対し
て他のボートよりデータのリードが行われるとリード中
のデータが破壊されることになる。
て他のボートよりデータのリードが行われるとリード中
のデータが破壊されることになる。
ずなわら同一アドレスに対して異なるボートよりリード
とライトが同時におきると、当該アドレスよりデータを
読出している最中にこのデータの書き替え処理が行われ
るので、破壊され）、：デ タが出力されることになる
とい・う問題がある。
とライトが同時におきると、当該アドレスよりデータを
読出している最中にこのデータの書き替え処理が行われ
るので、破壊され）、：デ タが出力されることになる
とい・う問題がある。
本発明のト１的り、ｌ−前記の如く間−アドトノ、に対
してリードとラ−ｆ ｌ・がｉｕ１合しノ、：ときに読
、７１出Ｌ７データが破壊されて？、？ 十ｒｉ性のＪ
）るデータが１１１られないという問題を解決するため
に、この、ｊ、・うなｒｉｎ合が発生したとき、その一
方を停止りさ・１！る、１−）に＋７にデータ処理装置
を提供することである。
してリードとラ−ｆ ｌ・がｉｕ１合しノ、：ときに読
、７１出Ｌ７データが破壊されて？、？ 十ｒｉ性のＪ
）るデータが１１１られないという問題を解決するため
に、この、ｊ、・うなｒｉｎ合が発生したとき、その一
方を停止りさ・１！る、１−）に＋７にデータ処理装置
を提供することである。
前記１」的を達成するため、本発明のデ タ処理装置は
、複数のボー１よりアクセス”’Ｊ ｆｉｔ： ’ｊ（
メモリと、命令が格納されている命令格納丁１’ｊ）Ｈ
、ｌ−１該命令格納手段から命令を出力−」るアｌ’ｌ
・、１．発生−■−１★を具えたテ゛−タ処理装置Ｇ、
＝才？いて、前ｉｉｌ臀Ｖ数のボートにおけるアルレス
を比較するア１１ノス比較ゴ段と、書き込Ｉト信′。；
Ｊをケ １するゲ ］−１一段と、クロック停止１手１
９を設ＬＪ、メ”ｌ＝りの同・アルレスに対して■き込
め動作と詩の出し４す１作が＋８７合し７だとき、りｌ
コ・ツクを一時件Ｉトさせて古き込・７ノ１ｉＩノ作を
先行し次に読み出し動作を行うようにしたことを特徴と
する。
、複数のボー１よりアクセス”’Ｊ ｆｉｔ： ’ｊ（
メモリと、命令が格納されている命令格納丁１’ｊ）Ｈ
、ｌ−１該命令格納手段から命令を出力−」るアｌ’ｌ
・、１．発生−■−１★を具えたテ゛−タ処理装置Ｇ、
＝才？いて、前ｉｉｌ臀Ｖ数のボートにおけるアルレス
を比較するア１１ノス比較ゴ段と、書き込Ｉト信′。；
Ｊをケ １するゲ ］−１一段と、クロック停止１手１
９を設ＬＪ、メ”ｌ＝りの同・アルレスに対して■き込
め動作と詩の出し４す１作が＋８７合し７だとき、りｌ
コ・ツクを一時件Ｉトさせて古き込・７ノ１ｉＩノ作を
先行し次に読み出し動作を行うようにしたことを特徴と
する。
本発明においては複数のボートを有するメモリにおいて
リードのアクセス先と、ライトのアクセス先を比較し、
これらが同一のアドレスに対して行われる場合その一方
を停止して同一アドレスにり・１するリードとライトが
競合しないように構成したものである。
リードのアクセス先と、ライトのアクセス先を比較し、
これらが同一のアドレスに対して行われる場合その一方
を停止して同一アドレスにり・１するリードとライトが
競合しないように構成したものである。
本発明の一実施例を第１図乃至第３図にもとづき説明す
る。
る。
第１図は本発明の一実施例構成図、第２図はＲＯＭの出
力データ説明図、第３図は本発明の詳細な説明図である
。
力データ説明図、第３図は本発明の詳細な説明図である
。
図中、１はプログラム・カウンタ、２はＲＯＭであって
演算を行うためのプログラム等が格納されておりこのＲ
ＯＭ２の出力は、第２図に示す如く、オペコードｏｐと
、アドレス部分ＡＤＩ’、ＡＤ２ ’、ＡＤ３ ’等に
より構成されている。３はインストラクション・レジス
タであって前記ＲＯＭ２から出力された命令のうらオペ
、、Ｉ ド０１）がセ・７１〜されるノ）の、４は第１
加勢器で、■１．っζＲ０Ｍ２より出力されたア１′１
／ス部分へ［）１′のアドレスと後述するインデックス
・Ｉ／ジヌタ８に１！ソトされた７１ルス修飾用データ
ＩＸＩを加算４−るもの、５ば第２加算器であってＩ？
ＯＭ ２からの前記アドレス部分ＡＤ２’のア１゛レ
スと・インデックス・レジスタ９にセソ１されたアドレ
スｌ＋に篩用データＩＸ２を加算するノ）の、には第３
加Ｗ器であってＲＯＭ２からの前記）′ルス部分へ１）
３′のアドレスとインデックス・１／ジスタ１０にセッ
トされたアＩ′し・ス（＋ｌｆ飾用篩用タＩＸ３を加算
するものであり特にラ−（、Ｉ命令の、！二きに使用さ
１・するぜ）の、７はデコーダでＲＯＭ ２カ・ら出力
されたオペコード０１）を解統“」るもの、Ｉｔ −１
０は・インデックス・レジスタであって、それぞれアｌ
’ Ｌ、ス修飾用のデータＩＸＩ〜１×３がセソ１され
るノ）の、１１は第１ア１゛レス・レジスタであって前
記第１加算器４で演算されたＲＡＭ＋４へのアクヒス先
アドレスがセットされるもの、１２は第２アトし・ス・
レジスタであって前記第２加算器５で演算されたＲＡＭ
１４へのアクセス先アドレスがセントされるもの、１３
は第３アドレス・レジスタであって特にライト命令の場
合に前記第３加算器６で演算されたＲＡＭ１４へのアク
セス先アドレスがセントされるものである。１４は３ポ
ートのＲＡＭであって主メモリとして動作するものであ
り、前記第１アドレス・レジスタ１１〜第３アドレス・
レジスタにセントされたアドレスにもとづきアクセスで
きるものである。１５はアドレス・レジスタであり、第
３加算器６の結果を１サイクル保持し、ＡＤ３に転送す
るもの、１７は演算装置であって、前記ＲＡＭ１４のデ
ータを演算処理するもの、１８はアキュームレータであ
って演算装置１７の演算処理結果が保持されるもの、１
９は第１比較器であって第１アドレス・レジスタ１１と
第３アドレス・レジスタ１３にセントされたアドレスが
一致するか否かを比較するもの、２０は第２比較器であ
って第２アドレス・レジスタ１２と第３アドレス・レジ
スタ１３にセントされたアドレスが一致するか否かを比
較するもの、２１はオア・ゲート、２２番：１アン１′
・ゲーＩ・、２３はフリップ・フロップ、２４１ｔ：イ
ンバータ、２５はアンド・−ゲ−１・、２６．２７ばイ
ンバータ、２８はナンド・ゲーｌ−である。
演算を行うためのプログラム等が格納されておりこのＲ
ＯＭ２の出力は、第２図に示す如く、オペコードｏｐと
、アドレス部分ＡＤＩ’、ＡＤ２ ’、ＡＤ３ ’等に
より構成されている。３はインストラクション・レジス
タであって前記ＲＯＭ２から出力された命令のうらオペ
、、Ｉ ド０１）がセ・７１〜されるノ）の、４は第１
加勢器で、■１．っζＲ０Ｍ２より出力されたア１′１
／ス部分へ［）１′のアドレスと後述するインデックス
・Ｉ／ジヌタ８に１！ソトされた７１ルス修飾用データ
ＩＸＩを加算４−るもの、５ば第２加算器であってＩ？
ＯＭ ２からの前記アドレス部分ＡＤ２’のア１゛レ
スと・インデックス・レジスタ９にセソ１されたアドレ
スｌ＋に篩用データＩＸ２を加算するノ）の、には第３
加Ｗ器であってＲＯＭ２からの前記）′ルス部分へ１）
３′のアドレスとインデックス・１／ジスタ１０にセッ
トされたアＩ′し・ス（＋ｌｆ飾用篩用タＩＸ３を加算
するものであり特にラ−（、Ｉ命令の、！二きに使用さ
１・するぜ）の、７はデコーダでＲＯＭ ２カ・ら出力
されたオペコード０１）を解統“」るもの、Ｉｔ −１
０は・インデックス・レジスタであって、それぞれアｌ
’ Ｌ、ス修飾用のデータＩＸＩ〜１×３がセソ１され
るノ）の、１１は第１ア１゛レス・レジスタであって前
記第１加算器４で演算されたＲＡＭ＋４へのアクヒス先
アドレスがセットされるもの、１２は第２アトし・ス・
レジスタであって前記第２加算器５で演算されたＲＡＭ
１４へのアクセス先アドレスがセントされるもの、１３
は第３アドレス・レジスタであって特にライト命令の場
合に前記第３加算器６で演算されたＲＡＭ１４へのアク
セス先アドレスがセントされるものである。１４は３ポ
ートのＲＡＭであって主メモリとして動作するものであ
り、前記第１アドレス・レジスタ１１〜第３アドレス・
レジスタにセントされたアドレスにもとづきアクセスで
きるものである。１５はアドレス・レジスタであり、第
３加算器６の結果を１サイクル保持し、ＡＤ３に転送す
るもの、１７は演算装置であって、前記ＲＡＭ１４のデ
ータを演算処理するもの、１８はアキュームレータであ
って演算装置１７の演算処理結果が保持されるもの、１
９は第１比較器であって第１アドレス・レジスタ１１と
第３アドレス・レジスタ１３にセントされたアドレスが
一致するか否かを比較するもの、２０は第２比較器であ
って第２アドレス・レジスタ１２と第３アドレス・レジ
スタ１３にセントされたアドレスが一致するか否かを比
較するもの、２１はオア・ゲート、２２番：１アン１′
・ゲーＩ・、２３はフリップ・フロップ、２４１ｔ：イ
ンバータ、２５はアンド・−ゲ−１・、２６．２７ばイ
ンバータ、２８はナンド・ゲーｌ−である。
次に本発明の詳細な説明する。
図示省略したり１１ツク発生器から送出されたクロック
ＣＬ Ｋがフリップ・フロップ２３およびインバータ２
７に伝達され、これによりナンｌ゛・ゲート２８から第
３図に示す如き一’Ｊ−（クル・クロックＣＹ ＣＬ
Ｈが発生され、例えばプログラム・カウンタ１、各レジ
スタ、Ｊ＋＋＋ Ｗ ′ａ等にこのり゛イクル・クロッ
クＣＹ ＣＩ、Ｋが印加され動作制御される。
ＣＬ Ｋがフリップ・フロップ２３およびインバータ２
７に伝達され、これによりナンｌ゛・ゲート２８から第
３図に示す如き一’Ｊ−（クル・クロックＣＹ ＣＬ
Ｈが発生され、例えばプログラム・カウンタ１、各レジ
スタ、Ｊ＋＋＋ Ｗ ′ａ等にこのり゛イクル・クロッ
クＣＹ ＣＩ、Ｋが印加され動作制御される。
ところでこのシイクル・クロックに１Ｌリプ１７グラム
・カウンタ１は＋１動作し、第２１ン１に示す如きイン
スｌラクションが順次出力される。そしてそのオペコー
ドかり−１′とか転送そのイーのライ１を除く演算の場
合には、Ｉ？ ＯＭ ２から出力されたアドレス部分Ａ
Ｉ） １ ′、ＡＩ） ２ ’は第１加算器ＡＤＤ１、
Ａ Ｉ） Ｉ）２に出力されてインデックス・１．−ジ
スタ８．９にセットされているデータによりアドレス修
飾され、これらが第１アドレス・レジスタ１１、第２ア
ドレス・レジスター２にセントされてそれぞれＲＡＭ１
４の異なるポートに伝達され、これにもとづくデータが
演算装置１７にて所定の通り演算されたのちアキューム
レータ１８にセットされる。それから第３アドレス・レ
ジスター３から伝達されたＲＡＭ１４のアドレス先に格
納されることになる。このときアンド・ゲート２５には
デコーダ７からライト信号が出力され、フリップ・フロ
ップ２３のｄ端子からＨレベル信号が出力され、またク
ロックＣＬＫがインバータ２４を経由して印加されてい
るので、デコーダ７からライト信号が出力されるとき、
第３図に示す如く、サイクル・クロックＣＹＣＬＫに同
期したライトパルスがアンド・ゲート２５から出力され
てＲＡＭ１４に印加され、これによりアキュームレータ
１８にセントされたデータの前記書き込みが行われる。
・カウンタ１は＋１動作し、第２１ン１に示す如きイン
スｌラクションが順次出力される。そしてそのオペコー
ドかり−１′とか転送そのイーのライ１を除く演算の場
合には、Ｉ？ ＯＭ ２から出力されたアドレス部分Ａ
Ｉ） １ ′、ＡＩ） ２ ’は第１加算器ＡＤＤ１、
Ａ Ｉ） Ｉ）２に出力されてインデックス・１．−ジ
スタ８．９にセットされているデータによりアドレス修
飾され、これらが第１アドレス・レジスタ１１、第２ア
ドレス・レジスター２にセントされてそれぞれＲＡＭ１
４の異なるポートに伝達され、これにもとづくデータが
演算装置１７にて所定の通り演算されたのちアキューム
レータ１８にセットされる。それから第３アドレス・レ
ジスター３から伝達されたＲＡＭ１４のアドレス先に格
納されることになる。このときアンド・ゲート２５には
デコーダ７からライト信号が出力され、フリップ・フロ
ップ２３のｄ端子からＨレベル信号が出力され、またク
ロックＣＬＫがインバータ２４を経由して印加されてい
るので、デコーダ７からライト信号が出力されるとき、
第３図に示す如く、サイクル・クロックＣＹＣＬＫに同
期したライトパルスがアンド・ゲート２５から出力され
てＲＡＭ１４に印加され、これによりアキュームレータ
１８にセントされたデータの前記書き込みが行われる。
ところで第１比較器１９において第１アドレス・レジス
タ１１と第３ア１゛レス・レジスタ１３のアドレスが比
較され、また第２比較′Ｉ５２０において第２アドレス
・レジスタ１２と第３−ｊ’ Ｆレス・レジスタ１３の
アドレスが比較さ才１．る。し六：がってＲＡＭ１４の
ド１−アｌ゛レスに対してリードとライトが同時に行わ
れたとき、前記の如くう・イト先アドレスは第３アドレ
ス・レジスタ１３に七ソ１−されているｊ）の故、第１
比較器１９ま人暑、１第２ ＪＩＬ較器２０のいずれか
一方からアドレス一致をしめず［■レベル信号が出力さ
れることになり、これがオア・ゲート２１およびアンド
・ゲ−１・２２を経由してフリップ・）１１ツブ２３お
よび・ｆンバ−タ２６に印加される。
タ１１と第３ア１゛レス・レジスタ１３のアドレスが比
較され、また第２比較′Ｉ５２０において第２アドレス
・レジスタ１２と第３−ｊ’ Ｆレス・レジスタ１３の
アドレスが比較さ才１．る。し六：がってＲＡＭ１４の
ド１−アｌ゛レスに対してリードとライトが同時に行わ
れたとき、前記の如くう・イト先アドレスは第３アドレ
ス・レジスタ１３に七ソ１−されているｊ）の故、第１
比較器１９ま人暑、１第２ ＪＩＬ較器２０のいずれか
一方からアドレス一致をしめず［■レベル信号が出力さ
れることになり、これがオア・ゲート２１およびアンド
・ゲ−１・２２を経由してフリップ・）１１ツブ２３お
よび・ｆンバ−タ２６に印加される。
これによりインバータ２６はＩ、レベル信号を出力し、
このためナン１′・ゲ−１・２８は■レヘルを出力する
。かくして第３図のサイクルクロックＣＹＣＬＫに点線
で示す如く、これによりサイクルクロックＣＹ ＣＴ、
、 Ｋの発生が１回抜りるごとになり、このため各レジ
スタおよびプログラム・カウンタの動作が１サイクル停
止りする。しかしこのす０ イクルクロソクＣＹＣＬＫが１回抜けた時、ライトパル
スＷ１は出力しているので、これによりＲＡＭ１４に対
する書き込み処理が行われる。
このためナン１′・ゲ−１・２８は■レヘルを出力する
。かくして第３図のサイクルクロックＣＹＣＬＫに点線
で示す如く、これによりサイクルクロックＣＹ ＣＴ、
、 Ｋの発生が１回抜りるごとになり、このため各レジ
スタおよびプログラム・カウンタの動作が１サイクル停
止りする。しかしこのす０ イクルクロソクＣＹＣＬＫが１回抜けた時、ライトパル
スＷ１は出力しているので、これによりＲＡＭ１４に対
する書き込み処理が行われる。
ところが次のクロックＣＬＫの０１が伝達されてサイク
ルクロックＣＹＣＬＫのＣＹＩが印加されるとき、第３
図に示す如く、前記サイクル・クロックＣＹＣＬＫの１
回停止によりアンド・ゲート２２から前記Ｈレベルのア
ドレス一致信号が出力されているので、フリップ・フロ
ップ２３のｄ端子はＬレベル信号を出力し、アンド・ゲ
ート２５をオフ状態にするためライトパルスは出力され
ず、これによりＲＡＭ１４からデータが読み出されて所
定の演算が行われることになる。
ルクロックＣＹＣＬＫのＣＹＩが印加されるとき、第３
図に示す如く、前記サイクル・クロックＣＹＣＬＫの１
回停止によりアンド・ゲート２２から前記Ｈレベルのア
ドレス一致信号が出力されているので、フリップ・フロ
ップ２３のｄ端子はＬレベル信号を出力し、アンド・ゲ
ート２５をオフ状態にするためライトパルスは出力され
ず、これによりＲＡＭ１４からデータが読み出されて所
定の演算が行われることになる。
すなわち、プログラム・カウンタが、第３図に示すｎ−
１のときライト命令が出力され、ｎのときにリード命令
が出力されるような場合、そのサイクルクロックを１回
停止してリードを行わないように制御し、ライトのみを
行った後にこのリード命令にもとづくデータの読み出し
制御を行うことが可能となる。
１のときライト命令が出力され、ｎのときにリード命令
が出力されるような場合、そのサイクルクロックを１回
停止してリードを行わないように制御し、ライトのみを
行った後にこのリード命令にもとづくデータの読み出し
制御を行うことが可能となる。
本発明によれば複数のボートを有するメモリにおける同
一アドレスに対して書き込み動作と読み出し動作が競合
した場合、読み出し動作を一時停止して書き込み動作を
行ない、この書き込み動作の終了後に前記読み出し動作
を行うように制御することができるので、前記の如き競
合が存在してもこれにもとづくエラーをイＬすることな
く、所定のデータ処理を遂行することができるので、信
号処理に非常に好適なものをＩＭ供することができる。
一アドレスに対して書き込み動作と読み出し動作が競合
した場合、読み出し動作を一時停止して書き込み動作を
行ない、この書き込み動作の終了後に前記読み出し動作
を行うように制御することができるので、前記の如き競
合が存在してもこれにもとづくエラーをイＬすることな
く、所定のデータ処理を遂行することができるので、信
号処理に非常に好適なものをＩＭ供することができる。
第１図は本発明の一実施例構成図、第２図はＲＯＭの出
力データ説明図、第３図は本発明の詳細な説明図である
。 図中、１はプログラム・カウンタ、２は１１０Ｍ。 ３はインストラクション・レジスタ、４は第１加算器、
５は第２加算器、６は第３加算器、７はデコーダ、８〜
ｌ０ＬＪインデツクス・レジスタ、１１は第１ア１゛【
／ス・レジスタ、１２ば第２アドレス・レジスタ、１３
ｃ；＋第３アドレス・レジスタ、１４はＲＡＭ、１５
はアドレス・レジスタ、１７は演算装置、１８はアキュ
ームレータ、１９は第１比較器、２０は第２比較器を示
す。 特許出願人 富士通株式会社 代理人 弁理士 山 谷 晧 榮 ３ ２
力データ説明図、第３図は本発明の詳細な説明図である
。 図中、１はプログラム・カウンタ、２は１１０Ｍ。 ３はインストラクション・レジスタ、４は第１加算器、
５は第２加算器、６は第３加算器、７はデコーダ、８〜
ｌ０ＬＪインデツクス・レジスタ、１１は第１ア１゛【
／ス・レジスタ、１２ば第２アドレス・レジスタ、１３
ｃ；＋第３アドレス・レジスタ、１４はＲＡＭ、１５
はアドレス・レジスタ、１７は演算装置、１８はアキュ
ームレータ、１９は第１比較器、２０は第２比較器を示
す。 特許出願人 富士通株式会社 代理人 弁理士 山 谷 晧 榮 ３ ２
Claims (1)
- 複数のボートよりアクセス可能なメモリと、命令が格納
されている命令格納手段と、該命令格納手段から命令を
出力するアドレス発生手段を具えたデータ処理装置にお
いて、前記複数のボートにおけるアドレスを比較するア
ドレス比較手段と、書き込み信号をゲートするゲート手
段と、クロック停止手段を設け、メモリの同一アドレス
に対して書き込み動作と読み出し動作が競合したとき、
クロックを一時停止させて書き込み動作を先行し次に読
み出し動作を行うようにしたことを特徴とするデータ処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6798484A JPS60211554A (ja) | 1984-04-05 | 1984-04-05 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6798484A JPS60211554A (ja) | 1984-04-05 | 1984-04-05 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60211554A true JPS60211554A (ja) | 1985-10-23 |
Family
ID=13360752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6798484A Pending JPS60211554A (ja) | 1984-04-05 | 1984-04-05 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60211554A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01250133A (ja) * | 1988-01-11 | 1989-10-05 | Texas Instr Inc <Ti> | アービタ |
| JPH04171566A (ja) * | 1990-11-06 | 1992-06-18 | Fujitsu Ltd | データ更新制御装置 |
| JPH0713847A (ja) * | 1993-04-26 | 1995-01-17 | Nec Corp | 半導体記憶装置 |
| USRE37328E1 (en) * | 1987-06-29 | 2001-08-14 | Ppg Industries Ohio, Inc. | Transparent infrared absorbing glass and method of making |
-
1984
- 1984-04-05 JP JP6798484A patent/JPS60211554A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE37328E1 (en) * | 1987-06-29 | 2001-08-14 | Ppg Industries Ohio, Inc. | Transparent infrared absorbing glass and method of making |
| JPH01250133A (ja) * | 1988-01-11 | 1989-10-05 | Texas Instr Inc <Ti> | アービタ |
| JPH04171566A (ja) * | 1990-11-06 | 1992-06-18 | Fujitsu Ltd | データ更新制御装置 |
| JPH0713847A (ja) * | 1993-04-26 | 1995-01-17 | Nec Corp | 半導体記憶装置 |
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