JPH02183332A - プログラムド制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 プログラムド制御方式及び該方式に用いられる記憶装置
に関し、 本記憶装置の動作時間短縮、補助回路の追加以外の手段
によって、処理速度を向上させたプログラムド制御方式
を提供することを目的とし、操作を指定する命令及び必
要なデータを指定するオペランドを記憶装置に格納し、
該記憶装置がら前記命令及びオペランドを読み出してプ
ログラムを実行するプログラムド制御方式において、前
記命令及び該命令のオペランドを前記記憶装置に連続し
たアドレスで格納し、 １つのアドレスで前記命令を前記記憶装置から読み出す
際に同時に次のアドレス値に対応するオペランドを一時
的記憶回路に読み出し、前記法のアドレス値が発生した
際には前記一時的記憶回路からオペランドを読み出すよ
うに構成する。

〔産業上の利用分野〕

本発明はプログラムド制御方式及び該方式に用いられる
記憶装置に関する。

〔従来の技術〕 プログラムド制御方式では、処理手順あるいは制御手順
、具体的には一連の命令語及びオペランドが記憶装置に
格納されている。このような手順の内容によっては必要
とされる情報が異なる。手順を記憶する記憶装置を構成
する場合、必要となる命令語及びオペランドのみを格納
することによって無駄を省き、ひいてはコストの低減を
図る。

多くの場合、必要となる手順を含んだ第１の命令語をフ
ェッチし、次いでこれをデコードし、必要あれば続けて
次のオペランドをフェッチするという方法を採用するこ
とが多い。このように、命令語及びオペランドの量が変
化するようなものを可変語長方式という。このような可
変語長方式では記憶装置のコストを低下できる反面、本
来１回で得ることができた手順を複数回に亘って記憶装
置を操作することにより処理及び制御時間が長くなると
言う欠点を生じる。

可変梧長のプログラムド制御方式に右ける基本的処理シ
ーケンスは、第５図に示すように、命令語のフェッチを
してデコードし、必要な場合にはその命令語に付随する
オペランドのフェッチして実行すると言う一連の動作を
する。

命令語、オペランドのフェッチには処理装置が記憶装置
へそれらの記憶番地としてアドレス情報を出力して、記
憶装置はそのアドレス情報に対応したデータ（これが命
令語やオペランドになる）を出力する。処理装置はこの
記憶装置の出力を読み取りパルスにより取り込む。

第１図においては処理時間が長いために、第６図あるい
は第７図に示す手法が知られている。すなわち、第６図
にふいては、処理装置部と、記憶装置と処理装置との接
続部を分離し、命令語のフェッチ後の命令のデコード時
間内に、予め、オペランドのフェッチを開始しておく方
法であり、また、第７図においては、命令の実行が記憶
装置との接続部を使用しない命令の時には、実行と次の
命令のフェッチを同時に行う方法である。

なお、第７図の方法では命令デコードの結果によって次
の命令フェッチをすべきか、当命令のために記憶装置と
の接続部を使用すべきかの判断回路が必要になったり、
分岐命令の時には分岐判定のため処理内部の実行結果を
待つ必要がでる、などの複雑な追加回路を必要とする。

〔発明が解決しようとする課題〕

しかしながら、上述のいずれの方法でも命令の実行には
基本的に３つのステート（フェッチ、デコード、実行）
が必要である。したがって、これら３つのステートは処
理装置に於ける基本ステートであり、命令処理時間の短
縮が必要となるときには各ステートの処理時間の短縮が
必要となる。

この要求を満たすには、処理回路自身の時間の短縮と共
に、記憶装置の読み出し時間の短縮が必要になる。

したがって、本発明の目的は、記憶装置の動作時間短縮
、補助回路の追加以外の手段によって、処理速度を向上
させたプログラムド制御方式を提供することにある。

また、他の目的は、上記プログラムド制御方式に用いら
れる記憶装置を提供することにある。

〔課題を解決するだめの手段〕

上述の課題を解決するための手段は、操作を指定する命
令及び必要なデータを指定するオペランドを記憶装置に
格納し、記憶装置から命令及びオペランドを読み出して
プログラムを実行するプログラムド制御方式において、
命令及び該命令のオペランドを記憶装置に連続したアド
レスで格納し、１つのアドレスで命令を記憶装置から読
み出す際に同時に次のアドレス値に対応するオペランド
を一時的記憶回路に読み出し、次のアドレス値が発生し
た際には前記一時的記憶回路からオペランドを読み出す
ように構成する。

〔作　用〕

上述の手段によれば、第１図に示すように、オペランド
フェッチと命令デコードとを同時に行う方法を採用し、
命令フェッチ時に記憶装置内の一時保持回路に取り込ま
れたオペランドを読み出す時間は直接記憶セルの内容を
読み出す時間より少なくて済む。したがって、）令デコ
ード時間とオペランドフェッチ時間を同時に短縮するこ
とができる。

〔実施例〕

第２図は本発明に係るプログラムド制御方式の一実施例
を示す回路図である。第２図において、処理装置１が記
憶装置２に格納された各種の操作を指定する命令及び必
要なデータを指定するオペランドを読み出す。このため
、処理装置１は、状態発生部１１、オア回路１２、プロ
グラムカウンタ１３、命令ラッチ１４、デコーダ１５、
オペランドラッチ１６等を備えている。すなわち、状態
発生部１１が命令フェッチ信号をオア回路１２を介して
プログラムカウンタ１３に送出すると、プログラムカウ
ンタ１３はアドレス情報を記憶装置２に送出する。この
結果、記憶装置２からは当該アドレス情報に対応する命
令語が読み出されて処理装置１の命令ラッチ１４に格納
される。さらに同時に、当該アドレス情報の次のアドレ
スに対応するオペランド情報が読み出されて記憶装置２
内のレジスタに格納される。この結果、次に、状態発生
部１１がオペランドフェッチ信号を発生すると、プログ
ラムカウンタ１３は歩進されるが、この場合には、オペ
ランドフェッチ信号は記憶装置２の端子Ｃ０ＮＴにも直
接伝達され、したがって、記憶装置２の本体ではなく、
レジスタに既に格納されているオペランド情報が読み出
されて処理装置１のオペランドラッチ１６に格納される
。

このため、記憶装置２内においては、処理装置における
命令語とその命令のオペランドは記憶装置２のアドレス
値が連続するように記憶装置２に配置しておく。このよ
うにすると、第３図に示すように、処理回路１の命令デ
コード時間と共に行われるオペランドフェッチ動作は先
の命令フェッチ時に記憶装置２内のオペランドフェッチ
の時間短縮が可能となる。

第４図は第２図の記憶装置２の詳細なブロック回路図で
ある。第４図においては、アドレスデコーダ２１はプロ
グラムカウンタ２１のアドレスをデコードしてワード線
Ｗ。−Ｗ、、の１つをアクティブにする。各メモリセル
ＣＧＯＩ　Ｃ０１１，、、＋　　Ｃｎｎには、２つの読
み出し線Ｒｏ＋　＋　ＲＯ２：　Ｒｚ　＋　Ｒ１２：、
、、　；　Ｒｈｌ　、Ｒｒ＋２と各読み出しラインへの
出力を可能とする２つのワードライン入力を有する。隣
接するセルの第１のワード線入力と第２ワード線入力に
接続されるワード線信号は同じものが使用される。各第
２の読み出しラインＲ６２−ＲＩ２．、、、ＩＲｈ　２
には一時記憶用のレジスタ２２０　、　２２．、、。

２２ｈが接続されている。各第１の読み出しラインＲｏ
＋　、ＲＩ＋＋、ｎ＋　　Ｒｈｌとレジスタ２２０、　
２２．、、、、。

２２□の出力はデータ出力切り換えのためのセレクタ２
３．　、２３．、、、、．２３．、に接続される。これ
らのセレクタは処理装置１からのオペランドフェッチ信
号であるＣ０ＮＴ信号により第１の読み出しラインの信
号もしくはレジスタの出力信号をデータ出力とする切り
換えるものである。

第４図の回路動作を説明する。

処理装置１のプログラムカウンタ１３は記憶装置２のア
ドレスデコーダ２１にアドレス情報を伝達する。なお、
初めての読み出しの場合には、Ｃ０ＮＴ信号を０″とす
る。

記憶装置２は上記アドレス情報をアドレスデコーダ２１
によって１つのワード線をアクティブにする。いま仮り
にワード線Ｗ１がアクティブになったとする。この場合
、各セルＣ＋ｏ＋　Ｃ１１＋０．。

ｃ＋ｒ、の内容は第１の読み出し線Ｒ６１，Ｒ１□１８
０．１ｌＲｈ＋へ出力されると共に隣接のセルＣ２０，
Ｃ２、、、、Ｃ２ｎの内容が第２の読み出し線Ｒ（１２
１Ｒ１２０，、Ｒ，，２へ出力される。このとき、セレ
クタ２３ｏ。

２３、、、、、、２３　、は処理回路からのＣ０ＮＴ信
号（”　Ｏ”）によって第１の読み出し線Ｒｏｒ　、Ｒ
ｚ、、、、、　　Ｒ，、、の値をデータとして出力する
。また、同時に第２の読み出し線Ｒ８２１Ｒ，２，、、
、、Ｒ，，２に現れたセルＣ２０１Ｃ２＋　１　、、、
、　Ｃ２ｎの内容は各レジスタ２２０。

２２、、、、．２２　、に記憶される。

処理装置ｌが引き続く記憶アドレスを読み出すときは、
Ｃ０ＮＴ信号を“１”にして、アドレスを更新して記憶
装置２を読み出す。記憶装置２は新しい、アドレス情報
に従って前記と同じように第１の読み出し線Ｒ８１ｒ　
Ｒ１１，、、、、Ｒｈ＋、第２の読み出し線Ｒ６２−Ｒ
１２１，、、ｌ　　Ｒｈ２へセルの内容を出力する。し
かし、Ｃ０ＮＴ信号が“１″のだ必、データ出力は前回
のアドレスが与えられたときに第２の読み出し線Ｒ８２
＋　Ｒ１２，、、、ｌ　　Ｒｒ＋２に現れたセルＣ２，
ｌ　Ｃ２１，、、、、Ｃ２，の内容に等しいレジスタの
値が現れる。このようにして、レジスタ２２゜。

２２、、、、、、２２　ｈからの読み出す時間は、セル
からの読み出す時間より充分短いため、Ｃ０ＮＴ信号を
”　１″°とじた読み出し動作は短い時間ですむ。

〔発明の効果〕

以上説明したように本発明によれば、命令フェッチ時に
記ｎα装置内の一時的記憶回路（レジスタ）にオペラン
ド情報を取り込んでおき、次に、このオペランド情報を
読み出す時間は直接記憶セルの内容を読み出す時間より
少ないので、もともと短くできる命令デコード時間と共
にオペランドフェッチ時間を同時に短縮でき、したがっ
て、処理速度を向上できる。

【図面の簡単な説明】

第１図は本発明の詳細な説明する図、 第２図は本発明に係るプログラムド制御方式の一実施例
を示すブロック回路図、 第３図は第２図の回路動作を示すタイミング図、第４図
は第２図の記憶装置の詳細な回路図、第５図、第６図、
第７図は従来のプログラムド制御手法を示す図である。 １・・・処理装置、　　　２・・・記憶装置、Ｃ０゜ｌ
　−＋　ｌ　’　Ｃ１１１１・・・セル、Ｗ。、、ｎ、
Ｗｌ、・・・ワード線、 Ｒｏ＋　＋　Ｒ１１＋、、＋＋　　Ｒｈ＋”’第１の読
み出し線、ＲＯ２＋　Ｒ１２１，、、ｌ　　Ｒｈ２−第
２の読み出し線、２２、　、２２．、、、、．２２．、
・・・レジスタ、２３、　、２３．、、、、．２３．、
・・・セレクタ。

Claims (1)

1. 【特許請求の範囲】 １、操作を指定する命令及び必要なデータを指定するオ
   ペランドを記憶装置に格納し、該記憶装置から前記命令
   及びオペランドを読み出してプログラムを実行するプロ
   グラムド制御方式において、前記命令及び該命令のオペ
   ランドを前記記憶装置に連続したアドレスで格納し、 １つのアドレスで前記命令を前記記憶装置から読み出す
   際に同時に次のアドレス値に対応するオペランドを一時
   的記憶回路（２２＿０〜２２＿ｎ）に読み出し、 前記次のアドレス値が発生した際には前記一時的記憶回
   路からオペランドを読み出す ことを特徴とするプログラムド制御方式。 ２、請求項１に記載のプログラムド制御方式に用いられ
   る記憶装置であって、 マトリクス状に配列された複数のセル（Ｃ＿０＿０、・
   ・・、Ｃ＿ｎ＿ｎ）と、 該セルの各２行に同時にアクセスできる複数のワード線
   （Ｗ＿０、．．．、Ｗ＿ｎ）と、 前記セルの各列に設けられた読み出し線対（Ｒ＿０＿１
   、Ｒ＿０＿２、．．．）と、 該各読み出し線対の一方に接続されたレジスタ（２２＿
   ０、．．．、２２＿ｎ）と、 を具備し、 前記ワード線の１つ及び前記読み出し線対の１対の選択
   により選択された２つのセルの一方は該選択された読み
   出し線の一方を介して前記レジスタに読み出され、他方
   のセルは該選択された読み出し線の他方を介して外部へ
   読み出される 記憶装置。