JPH0472255B2 - - Google Patents
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- JPH0472255B2 JPH0472255B2 JP57171494A JP17149482A JPH0472255B2 JP H0472255 B2 JPH0472255 B2 JP H0472255B2 JP 57171494 A JP57171494 A JP 57171494A JP 17149482 A JP17149482 A JP 17149482A JP H0472255 B2 JPH0472255 B2 JP H0472255B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- cell array
- logic
- logic circuit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 39
- 239000000872 buffer Substances 0.000 claims description 28
- 230000006870 function Effects 0.000 claims description 9
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- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30029—Logical and Boolean instructions, e.g. XOR, NOT
Description
発明の技術分野
本発明は、論理演算機能を持たせた新規な半導
体記憶装置に関する。 技術の背景 従来の半導体記憶装置（以下単にメモリと称す
る）は単体では情報を記憶する機能だけしか有し
ていない。この為AND、ORなどの簡単な論理演
算を行うにもメモリからCPUへ情報を送る、
CPUで演算を行う、その結果をメモリに書
き込む、という動作が必要である。 従来技術の問題点 第１図は従来のメモリを使用したCPUシステ
ムの構成図で、１はCPU（中央処理装置）、２は
多数あるメモリの１つ（ここでは１チツプのメモ
リを指す）、３はリード、ライト制御線、４はア
ドレスバス、５はデータバスである。このシステ
ムでは記憶データにAND、OR等の簡易な論理演
算をする場合でも、CPU１からメモリ２へアド
レスバス４を通してアドレスを与えそして制御線
３を通してリード命令を出して該当番地のデータ
を読出し、それをＩ／Ｏポートアからデータバス
５を通してCPU１に取込んだ上必要な論理演算
をなし、その結果を再びデータバス５を通してメ
モリ２へ送り制御線３を介してライト命令を与え
て書込むという動作が必要となる。そして、この
３つの動作（メモリからの読出し、演算、メモリ
への書込み）全てにCPU１を開与しなければな
らない。このようになるのもメモリ２は単純に記
憶するだけで、演算機能などは全くないからであ
る。 第２図は１チツプのメモリ２の内部構成で、２
１は多数のメモリセル（ダイナミツク型またはス
タテイツク型セル）をマトリクス状に配列したセ
ルアレイ、２２はロー（ROW）デコーダ、２３
は入出力ゲート、２４はコラムデコーダ、２５は
第１図のアドレスバス４からのアドレスを取込む
アドレスバツフア、２６は制御線３からのリー
ド、ライト指示信号Ｒ／Ｗを受けるリード、ライ
トのコントローラ、２７はＩ／Ｏポートにつなが
る外部のデータバス５とＩ／Ｏゲート２３につな
がる内部のデータバス５ａとの間に介在する出力
バツフア、２８は書込み時に使用される書込みバ
ツフアである。 CPU１からのアドレスがアドレスバツフア２
５に与えられると、その上位と下位が分離されて
デコーダ２２，２４に入力し、該当するセルが選
択される。そして読出し時に該当セルのデータは
Ｉ／Ｏゲート２３、データバス５ａ、出力バツフ
ア２７、Ｉ／Ｏポートを通してデータバス５に出
力され、CPU１に取込まれる。書込み時には
Ｉ／Ｏポートを通して入力したデータが書込みバ
ツフア２８、データバス５ａ、Ｉ／Ｏゲート２３
を通して該当するセルに書込まれる。このときも
アドレスバツフア２５に所要とするアドレスを与
えるのは勿論であり、また読出しと書込みはコン
トローラ２６によるバツフア２７，２８の選択で
切り換えられる。 発明の目的 本発明は、メモリ側に１メモリサイクルで実行
できる簡易な演算機能を持させることにより、
CPU側の負担を軽減し、且つ処理時間を短縮し
ようとするものである。 発明の構成 本発明は、多数のメモリセルをマトリクス状に
配列したセルアレイと、該セルアレイへのデータ
の書込みを行なう書込みバツフアと、読出しに必
要な出力バツフアとを含む周辺回路とを１チツプ
に集積化してなる半導体記憶装置において、前記
セルアレイより読出したデータを少なくとも次の
メモリサイクルまで保持するデータレジスタと、
前記データレジスタに保持されたデータ、今回読
出されたデータ、外部から与えられたデータのう
ちの２つ以上を用いて、１ステツプの命令で実行
可能な簡易な演算を行なうロジツク回路と、ロジ
ツクバスにより与えられる情報に従つて前記ロジ
ツク回路に論理演算の種類と使用データを指示す
るロジツクコントローラとを同じチツプ上に設
け、外部から前記セルアレイのセルの選択に必要
なアドレス、ロジツクコントローラがロジツク回
路を制御する上で必要な情報、および必要時には
前記外部から与えるデータ、を同時に与えるとと
もに、前記出力バツフアを非活性化、前記書込バ
ツフアを活性化し、前記書込バツフアが活性化さ
れるまでの１メモリサイクルの前半において、前
記セルアレイから読み出したデータを前記ロジツ
ク回路にとりこみ、１メモリサイクルの後半にお
いて演算結果を該セルアレイに書込むことを特徴
とするが、以下図示の実施例を参照しながらこれ
を詳細に説明する。 発明の実施例 第３図および第４図は本発明の一実施例を示す
構成図で、前述した各部の同一部分には同一符号
が付してある。本例のメモリ２は第４図の構成を
とるため、CPU１との間には第３図のようにロ
ジツクバス６を新設する必要がある。第４図で追
加した構成は破線枠内のデータレジスタ２９、ロ
ジツク回路３０およびロジツクコントローラ３１
である。データレジスタ２９にはセルアレイ２１
から前回読出したデータＡが格納されている。ロ
ジツク回路３０は１ステツプの命令で実行できる
簡易な演算機能（後述する）を備えており、その
データ入力はレジスタ２９からの前回データＡ、
セルアレイ２１から新たに読出された今回データ
Ｂ、そしてCPU１側から与えられる外部データ
Ｃである。ロジツクコントローラ３１はロジツク
バス６の内容により、ロジツク回路３０に対しど
のデータに関し如何なる演算をするかの指示を与
える。そしてロジツク回路３０による演算結果は
書込みバツフア２８、Ｉ／Ｏゲート２３を通して
セルアレイ２１へ書込まれる。 本例のメモリ２はロジツクバス６に接続される
５個のロジツク端子L1〜L5を備え、且つL1〜L3
がＨ（ハイ）、Ｌ（ロー）の組合せで表１の各種論
理を指示し、またL4，L5がＨ，Ｌの組合せで表
２のデータ種類を指示することを想定している。
但し、表１の論理種類NOはロジツク回路３０を
スルーにして通常動作するために必要とするもの
である。
体記憶装置に関する。 技術の背景 従来の半導体記憶装置（以下単にメモリと称す
る）は単体では情報を記憶する機能だけしか有し
ていない。この為AND、ORなどの簡単な論理演
算を行うにもメモリからCPUへ情報を送る、
CPUで演算を行う、その結果をメモリに書
き込む、という動作が必要である。 従来技術の問題点 第１図は従来のメモリを使用したCPUシステ
ムの構成図で、１はCPU（中央処理装置）、２は
多数あるメモリの１つ（ここでは１チツプのメモ
リを指す）、３はリード、ライト制御線、４はア
ドレスバス、５はデータバスである。このシステ
ムでは記憶データにAND、OR等の簡易な論理演
算をする場合でも、CPU１からメモリ２へアド
レスバス４を通してアドレスを与えそして制御線
３を通してリード命令を出して該当番地のデータ
を読出し、それをＩ／Ｏポートアからデータバス
５を通してCPU１に取込んだ上必要な論理演算
をなし、その結果を再びデータバス５を通してメ
モリ２へ送り制御線３を介してライト命令を与え
て書込むという動作が必要となる。そして、この
３つの動作（メモリからの読出し、演算、メモリ
への書込み）全てにCPU１を開与しなければな
らない。このようになるのもメモリ２は単純に記
憶するだけで、演算機能などは全くないからであ
る。 第２図は１チツプのメモリ２の内部構成で、２
１は多数のメモリセル（ダイナミツク型またはス
タテイツク型セル）をマトリクス状に配列したセ
ルアレイ、２２はロー（ROW）デコーダ、２３
は入出力ゲート、２４はコラムデコーダ、２５は
第１図のアドレスバス４からのアドレスを取込む
アドレスバツフア、２６は制御線３からのリー
ド、ライト指示信号Ｒ／Ｗを受けるリード、ライ
トのコントローラ、２７はＩ／Ｏポートにつなが
る外部のデータバス５とＩ／Ｏゲート２３につな
がる内部のデータバス５ａとの間に介在する出力
バツフア、２８は書込み時に使用される書込みバ
ツフアである。 CPU１からのアドレスがアドレスバツフア２
５に与えられると、その上位と下位が分離されて
デコーダ２２，２４に入力し、該当するセルが選
択される。そして読出し時に該当セルのデータは
Ｉ／Ｏゲート２３、データバス５ａ、出力バツフ
ア２７、Ｉ／Ｏポートを通してデータバス５に出
力され、CPU１に取込まれる。書込み時には
Ｉ／Ｏポートを通して入力したデータが書込みバ
ツフア２８、データバス５ａ、Ｉ／Ｏゲート２３
を通して該当するセルに書込まれる。このときも
アドレスバツフア２５に所要とするアドレスを与
えるのは勿論であり、また読出しと書込みはコン
トローラ２６によるバツフア２７，２８の選択で
切り換えられる。 発明の目的 本発明は、メモリ側に１メモリサイクルで実行
できる簡易な演算機能を持させることにより、
CPU側の負担を軽減し、且つ処理時間を短縮し
ようとするものである。 発明の構成 本発明は、多数のメモリセルをマトリクス状に
配列したセルアレイと、該セルアレイへのデータ
の書込みを行なう書込みバツフアと、読出しに必
要な出力バツフアとを含む周辺回路とを１チツプ
に集積化してなる半導体記憶装置において、前記
セルアレイより読出したデータを少なくとも次の
メモリサイクルまで保持するデータレジスタと、
前記データレジスタに保持されたデータ、今回読
出されたデータ、外部から与えられたデータのう
ちの２つ以上を用いて、１ステツプの命令で実行
可能な簡易な演算を行なうロジツク回路と、ロジ
ツクバスにより与えられる情報に従つて前記ロジ
ツク回路に論理演算の種類と使用データを指示す
るロジツクコントローラとを同じチツプ上に設
け、外部から前記セルアレイのセルの選択に必要
なアドレス、ロジツクコントローラがロジツク回
路を制御する上で必要な情報、および必要時には
前記外部から与えるデータ、を同時に与えるとと
もに、前記出力バツフアを非活性化、前記書込バ
ツフアを活性化し、前記書込バツフアが活性化さ
れるまでの１メモリサイクルの前半において、前
記セルアレイから読み出したデータを前記ロジツ
ク回路にとりこみ、１メモリサイクルの後半にお
いて演算結果を該セルアレイに書込むことを特徴
とするが、以下図示の実施例を参照しながらこれ
を詳細に説明する。 発明の実施例 第３図および第４図は本発明の一実施例を示す
構成図で、前述した各部の同一部分には同一符号
が付してある。本例のメモリ２は第４図の構成を
とるため、CPU１との間には第３図のようにロ
ジツクバス６を新設する必要がある。第４図で追
加した構成は破線枠内のデータレジスタ２９、ロ
ジツク回路３０およびロジツクコントローラ３１
である。データレジスタ２９にはセルアレイ２１
から前回読出したデータＡが格納されている。ロ
ジツク回路３０は１ステツプの命令で実行できる
簡易な演算機能（後述する）を備えており、その
データ入力はレジスタ２９からの前回データＡ、
セルアレイ２１から新たに読出された今回データ
Ｂ、そしてCPU１側から与えられる外部データ
Ｃである。ロジツクコントローラ３１はロジツク
バス６の内容により、ロジツク回路３０に対しど
のデータに関し如何なる演算をするかの指示を与
える。そしてロジツク回路３０による演算結果は
書込みバツフア２８、Ｉ／Ｏゲート２３を通して
セルアレイ２１へ書込まれる。 本例のメモリ２はロジツクバス６に接続される
５個のロジツク端子L1〜L5を備え、且つL1〜L3
がＨ（ハイ）、Ｌ（ロー）の組合せで表１の各種論
理を指示し、またL4，L5がＨ，Ｌの組合せで表
２のデータ種類を指示することを想定している。
但し、表１の論理種類NOはロジツク回路３０を
スルーにして通常動作するために必要とするもの
である。
【表】
【表】
従つて、例えばL1＝Ｌ、L2＝L3＝L4＝L5＝Ｈ
であればセルアレイ２１から今回読出したデータ
ＢとCPU１から与えたデータＣとのアンド
（AND）をとれ、という指示内容になる。このと
き演算結果は今回データＢを読出した同じアドレ
スに書込むようにし、あくまで１メモリサイクル
で全ての動作が完了するようにする。このように
するとCPU１はメモリ２に対し選択すべきセル
のアドレス、および外部データＣ、さらには論理
演算内容の指示を同時に与えてしまうだけで、以
後は他の処理を行うことができるので処理時間は
１／３に短縮される。尚、セルアレイ２１から今回
データＢを読出さないL4＝Ｌ、L5＝Ｈのケース
ではCPU１から与えるアドレスは演算結果を書
込むセルを指示する。またセルアレイ２１から今
回データＢを読出して演算する場合も、CPU１
からの指示モードはあくまでライト（書込み）に
して出力バツフア２７をオフ、書込みバツフア２
８をオンにしておく。従つて、セルアレイ２１に
対しては１メモリサイクルの前半がデータＢの読
出し、そして後半が演算結果の書込みということ
になる。この場合、書込みバツフア２８が活性化
されるまでに時間遅れがあり、その間に今回デー
タＢがロジツク回路３０に取込まれてしまうとい
う性質を利用するので、特にタイミング制後等を
する必要はない。まだデータレジスタ２９はシフ
トレジスタの様なものであるから、その内容が今
回データＢに変るまでの間、前回データＡをロジ
ツク回路３０に与えておくことが可能である。ロ
ジツク回路３０は各種ゲート類の集合であり、そ
の経路がコントローラ３１の出力で切換えられて
所望の演算をなす。この場合、ロジツク回路３０
内にもレジスタを設け、且つコントローラ３１が
CPU１から受けた命令をデコードしてロジツク
回路３０に複数ステツプの指示を与えれば、より
複雑な演算も可能となる。 第５図は本発明の他の実施例で、出力バツフア
２７へ入力するデータもロジツク回路３０を経由
するようにした点が第４図と異なる。図示の例で
はＩ／Ｏ端子がInとOutに分離されているが、こ
れはＩ／Ｏの制後端子を設けることで共通化でき
る（ダイナミツクメモリでは既にそのようになつ
ている）。本例のメモリ２はライトモード時のみ
ならず、リードモード時にもロジツク回路３０の
演算機能を利用できる。リードモード時には書込
みバツフア２８はオフであるから演算結果を当該
セルアレイに書込むことはできない。しかし、そ
の演算結果を出力バツフア２７から他のメモリに
与えることはできるので、これによりCPU１を
経由せずにメモリ相互間データ（演算結果）のや
りとりが可能となる。 本実施例及び、第４図、第５図に示されている
データレジスタDATA REG２９は本発明の主目
的には必ずしも必要な機能ではない。データレジ
スタが無い場合には表２で示された演算対象のデ
ータの中でL4＝L5＝Ｈの場合すなわち、今回読
み出したデートと外部データとの演算を行うのみ
である。この機能だけでもCPUを介さず１メモ
リサイクルで演算結果を書き込み又は読み出しが
可能であり、本発明の主目的は達成できる。 発明の効果 以上述べたように本発明によれば、１回の演算
に関し従来必要であつた３ステツプの動作（リー
ド、演算、ライト）が１ステツプの動作で足りる
ので、システム全体のスピードが３倍に向上する
利点がある。このためコンピユータによる画像処
理のように、多量のデータをメモリ内に記憶し、
そのデータを短時間内に処理て更新するようなシ
ステムに極めて有用である。
であればセルアレイ２１から今回読出したデータ
ＢとCPU１から与えたデータＣとのアンド
（AND）をとれ、という指示内容になる。このと
き演算結果は今回データＢを読出した同じアドレ
スに書込むようにし、あくまで１メモリサイクル
で全ての動作が完了するようにする。このように
するとCPU１はメモリ２に対し選択すべきセル
のアドレス、および外部データＣ、さらには論理
演算内容の指示を同時に与えてしまうだけで、以
後は他の処理を行うことができるので処理時間は
１／３に短縮される。尚、セルアレイ２１から今回
データＢを読出さないL4＝Ｌ、L5＝Ｈのケース
ではCPU１から与えるアドレスは演算結果を書
込むセルを指示する。またセルアレイ２１から今
回データＢを読出して演算する場合も、CPU１
からの指示モードはあくまでライト（書込み）に
して出力バツフア２７をオフ、書込みバツフア２
８をオンにしておく。従つて、セルアレイ２１に
対しては１メモリサイクルの前半がデータＢの読
出し、そして後半が演算結果の書込みということ
になる。この場合、書込みバツフア２８が活性化
されるまでに時間遅れがあり、その間に今回デー
タＢがロジツク回路３０に取込まれてしまうとい
う性質を利用するので、特にタイミング制後等を
する必要はない。まだデータレジスタ２９はシフ
トレジスタの様なものであるから、その内容が今
回データＢに変るまでの間、前回データＡをロジ
ツク回路３０に与えておくことが可能である。ロ
ジツク回路３０は各種ゲート類の集合であり、そ
の経路がコントローラ３１の出力で切換えられて
所望の演算をなす。この場合、ロジツク回路３０
内にもレジスタを設け、且つコントローラ３１が
CPU１から受けた命令をデコードしてロジツク
回路３０に複数ステツプの指示を与えれば、より
複雑な演算も可能となる。 第５図は本発明の他の実施例で、出力バツフア
２７へ入力するデータもロジツク回路３０を経由
するようにした点が第４図と異なる。図示の例で
はＩ／Ｏ端子がInとOutに分離されているが、こ
れはＩ／Ｏの制後端子を設けることで共通化でき
る（ダイナミツクメモリでは既にそのようになつ
ている）。本例のメモリ２はライトモード時のみ
ならず、リードモード時にもロジツク回路３０の
演算機能を利用できる。リードモード時には書込
みバツフア２８はオフであるから演算結果を当該
セルアレイに書込むことはできない。しかし、そ
の演算結果を出力バツフア２７から他のメモリに
与えることはできるので、これによりCPU１を
経由せずにメモリ相互間データ（演算結果）のや
りとりが可能となる。 本実施例及び、第４図、第５図に示されている
データレジスタDATA REG２９は本発明の主目
的には必ずしも必要な機能ではない。データレジ
スタが無い場合には表２で示された演算対象のデ
ータの中でL4＝L5＝Ｈの場合すなわち、今回読
み出したデートと外部データとの演算を行うのみ
である。この機能だけでもCPUを介さず１メモ
リサイクルで演算結果を書き込み又は読み出しが
可能であり、本発明の主目的は達成できる。 発明の効果 以上述べたように本発明によれば、１回の演算
に関し従来必要であつた３ステツプの動作（リー
ド、演算、ライト）が１ステツプの動作で足りる
ので、システム全体のスピードが３倍に向上する
利点がある。このためコンピユータによる画像処
理のように、多量のデータをメモリ内に記憶し、
そのデータを短時間内に処理て更新するようなシ
ステムに極めて有用である。
第１図は従来のメモリを用いたシステムの構成
図、第２図は従来のメモリの構成図、第３図は本
発明に係るメモリを用いたシステムの構成図、第
４図および第５図は本発明の異なる実施例を示す
メモリの構成図である。 図中、１は中央処理装置（CPU）、２はメモ
リ、３はリード、ライト制御線、４はアドレスバ
ス、５はデータバス、６はロジツクバス、２１は
セルアレイ、２２〜２８は周辺回路、２９はデー
タバツフア、３０はロジツク回路、３１はロジツ
クコントローラである。
図、第２図は従来のメモリの構成図、第３図は本
発明に係るメモリを用いたシステムの構成図、第
４図および第５図は本発明の異なる実施例を示す
メモリの構成図である。 図中、１は中央処理装置（CPU）、２はメモ
リ、３はリード、ライト制御線、４はアドレスバ
ス、５はデータバス、６はロジツクバス、２１は
セルアレイ、２２〜２８は周辺回路、２９はデー
タバツフア、３０はロジツク回路、３１はロジツ
クコントローラである。
Claims (1)
- 【特許請求の範囲】 １ 多数のメモリセルをマトリクス状に配列した
セルアレイと、該セルアレイヘのデータの書込み
を行なう書込みバツフアと、読出しに必要な出力
バツフアとを含む周辺回路とを１チツプに集積化
してなる半導体記憶装置において、 前記セルアレイより読出したデータを少なくと
も次のメモリサイクルまで保持するデータレジス
タと、 前記データレジスタに保持されたデータ、今回
読出されたデータ、外部から与えられたデータの
うちの２つ以上を用いて、１ステツプの命令で実
行可能な簡易な演算を行なうロジツク回路と、 ロジツクバスにより与えられる情報に従つて前
記ロジツク回路に論理演算の種類と使用データを
指示するロジツクコントローラとを同じチツプ上
に設け、 外部から前記セルアレイのセルの選択に必要な
アドレス、ロジツクコントローラがロジツク回路
を制御する上で必要な情報、および必要時には前
記外部から与えるデータ、を同時に与えるととも
に、前記出力バツフアを非活性化、前記書込バツ
フアを活性化し、前記書込バツフアが活性化され
るまでの１メモリサイクルの前半において、前記
セルアレイから読み出したデータを前記ロジツク
回路にとりこみ、１メモリサイクルの後半におい
て演算結果を該セルアレイに書込むことを特徴と
した、論理機能を備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171494A JPS5960658A (ja) | 1982-09-30 | 1982-09-30 | 論理機能を備えた半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171494A JPS5960658A (ja) | 1982-09-30 | 1982-09-30 | 論理機能を備えた半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5960658A JPS5960658A (ja) | 1984-04-06 |
| JPH0472255B2 true JPH0472255B2 (ja) | 1992-11-17 |
Family
ID=15924135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171494A Granted JPS5960658A (ja) | 1982-09-30 | 1982-09-30 | 論理機能を備えた半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5960658A (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923591A (en) * | 1985-09-24 | 1999-07-13 | Hitachi, Ltd. | Memory circuit |
| JPS61264453A (ja) * | 1985-05-20 | 1986-11-22 | Hitachi Ltd | 記憶回路 |
| KR910000365B1 (ko) * | 1984-10-05 | 1991-01-24 | 가부시기가이샤 히다찌세이사꾸쇼 | 기억회로 |
| US5450342A (en) * | 1984-10-05 | 1995-09-12 | Hitachi, Ltd. | Memory device |
| US5448519A (en) * | 1984-10-05 | 1995-09-05 | Hitachi, Ltd. | Memory device |
| US5175838A (en) * | 1984-10-05 | 1992-12-29 | Hitachi, Ltd. | Memory circuit formed on integrated circuit device and having programmable function |
| KR950014553B1 (ko) * | 1985-05-20 | 1995-12-05 | 1995년12월05일 | 논리기능을 가진 기억회로 |
| US5265234A (en) * | 1985-05-20 | 1993-11-23 | Hitachi, Ltd. | Integrated memory circuit and function unit with selective storage of logic functions |
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1982
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| JPS5960658A (ja) | 1984-04-06 |
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