JP2607432B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、ランダム入出力機能とシリアル入出力機能をあわせ
持つ画像処理用のデイアル・ポート・メモリ等に利用し
て特に有効な技術に関するものである。

〔従来の技術〕

文字あるいは図形等をCRT（陰極線管）の画面上に表
示させるための画像用フレームバッファメモリとして、
例えば、日経マグロウヒル社発行の1986年３月24日付
「日経エレクトロニクス」の243頁〜264頁に記載された
デュアル・ポート・メモリが公知である。

〔発明が解決しようとする問題点〕

このようなデュアル・ポート・メモリにおける記憶デ
ータの書き込みは、ランダム・アクセス・ポートを用い
て１ビット又は数ビット単位で行う方法と、シリアル・
アクセス・ポートを用いてワード線単位にシリアルに行
う方法とがある。しかしながら、表示中の画像を修正・
変更するための書き込み動作は、シリアル・アクセス・
ポートによる画像表示のためのシリアル出力動作と並行
して行う必要があるため、ランダム・アクセス・ポート
を用いた１ビット又は数ビット単位の書き込み方法を採
らざるをえない。したがって、例えば第３図に示すよう
に、マルチウィンドウ方式とされる表示画像のうち斜線
で示されるウィンドウ部分のみをスクロールさせる場
合、ウィンドウ部分に対応する複数のメモリセルの記憶
データを１ビット又は数ビットの単位で一旦読み出した
後、Ｘアドレス（ロウアドレス）のみをシフトとして再
書き込みしなくてはならない。このため、ウィンドウ部
分のメモリセル数の２倍に相当する回数のメモリアクセ
スとアドレスシフトのための演算処理が必要となり、処
理装置に対する処理負担が増大するものである。

この発明の目的は、新しい機能を有するデュアル・ポ
ート・メモリ等の半導体記憶装置を提供することにあ
る。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。

〔問題点を解決するための手段〕

本願において開示される実施例のうち代表的なものの
概要を簡単に説明すれば、下記の通りである。すなわ
ち、メモリアレイの複数のデータ線に対応してマスクレ
ジスタを設け、外部から供給される制御信号の特定の組
み合わせにおいて、メモリアレイと直並列変換用のデー
タレジスタとの間に設けられるデータ転送用のスイッチ
MOSFETをマスクレジスタの対応するビットに読み出され
るマスクデータに従って選択的にオン状態とさせるもの
である。

〔作用〕

上記手段によれば、ワード線単位でデータレジスタに
読み出された記憶データを、マスクデータに従って選択
的にマスクしながら別のアドレスに書き込むことができ
るため、マルチウィンドウ画像の作成処理や表示画面の
部分的なスクロール処理などを高速に行うことができる
ものである。

〔実施例〕

第２図には、この発明が適用されたデュアル・ポート
・メモリの一実施例のブロック図が示されている。同図
の各回路ブロックは、公知の半導体集積回路の製造技術
によって、特に制限されないが、単結晶シリコンのよう
な１個の半導体基板上において形成される。

この実施例のデュアル・ポート・メモリには、ダイナ
ミック型RAMを基本構成とし４ビット単位でアクセスさ
れるランダム・アクセス・ポートと、ワード線単位で記
憶データのシリアル入出力動作を行うシリアル・アクセ
ス・ポートが設けられる。これにより、デュアル・ポー
ト・メモリは、一連のシリアル入出力動作を実行しなが
ら同時にランダム・アクセス・ポートのアクセスを行う
ことを可能にしている。また、ランダム・アクセス・ポ
ートとシリアル・アクセス・ポートの間にはマスクレジ
スタが設けられ、書き込みデータの一括転送時において
マスクデータによる選択的な転送制御を行うことでビッ
ト単位の書き込み禁止処理を行うことができる。さら
に、ランダム・アクセス・ポートに含まれるランダム入
出力回路RIOにはラスタ演算等を行うための論理演算回
路が設けられ、この論理演算回路を制御するための機能
制御回路FCが設けられる。シリアル・アクセス・ポート
には、シリアル入出力回路SIOが設けられ、通常４つの
シリアル入出力端子SIO1〜SI03を介して、４つのメモリ
アレイに対応する記憶データが同時にシリアルに入出力
される。また、特定の動作モードにおいて、４つのメモ
リアレイから出力される読み出しデータをシリアル入出
力端子SI01を介して交互に出力するいわゆる×１ビット
構成のメモリとして使用することもできる。

デュアル・ポート・メモリには、外部の装置から、通
常のダイナミック型RAMで用いられるロウアドレススト
ローブ信号▲▼，カラムアドレスストローブ信号
▲▼及びライトイネーブル信号▲▼の制御信
号の他、ランダム・アクセス・ポートとシリアル・アク
セス・ポートとの間のデータ転送制御に用いられるデー
タ転送制御信号▲▼／▲▼と、シリアル・アク
セス・ポートの入出力切り換え制御に用いられるシリア
ル出力制御信号▲▼と、マスク処理を行うための
マスクイネーブル信号▲▼及びシリアル入出力時に
おいて同期信号として用いられるシリアルクロック信号
SCが入力される。

この実施例のデュアル・ポート・メモリのランダム・
アクセス・ポートには、特に制限されないが、４つのメ
モリアレイＭ−ARY1〜Ｍ−ARY4が設けられ、それぞれの
メモリアレイに対応してセンスアンプSA1〜SA4,カラム
スイッチCSW1〜CSW4が設けられる。また、メモリアレイ
Ｍ−ARY1〜Ｍ−ARY4に共通に、ランダム・アクセス・ポ
ート用カラムアドレスデコーダRCD及びロウアドレスデ
コーダRDが設けられる。これらのアドレスデコーダは、
半導体基板上のメモリアレイの配置に応じて、複数個設
けられることもある。第２図には、メモリアレイＭ−AR
Y1とその周辺回路が例示的に示されている。

第２図において、メモリアレイＭ−ARY1は、同図の垂
直方向に配置されるｍ＋１本のワード線W0〜Wmと、同図
の水平方向に配置されるｎ＋１組の相補データ線D0・▲
▼〜Dn・▲▼及びこれらのワード線と相補デー
タ線の交点に配置される（ｍ＋１）×（ｎ＋１）個のメ
モリセルにより構成される。

各ワード線は、ロウアドレスデコーダRDに結合され、
Ｘアドレス信号AX0〜AXiに指定される一本のワード線が
選択・指定される。

ロウアドレスデコーダRDは、ロウアドレスバッファRA
DBから供給される相補内部アドレス信号ax0〜axi（ここ
で、例えば外部から供給されるＸアドレス信号AX0と同
相の内部アドレス信号ax0と逆相の内部アドレス信号▲
▼をあわせて相補内部アドレス信号ax0のように
表す。以下同じ）をデコードし、Ｘアドレス信号AX0〜A
Xiに指定される一本のワード線を選択し、ハイレベルの
選択状態とする。ロウアドレスデコーダRDによるワード
線の選択動作は、タイミング制御回路TCから供給される
ワード線選択タイミング信号φｘに従って行われる。

ロウアドレスバッファRADBは、アドレスマルチプレク
サAMXから供給されるロウアドレス信号を受け、相補内
部アドレス信号ax0〜axiを形成して、ロウアドレスデコ
ーダRDに供給する。この実施例のダイナミック型RAMで
は、ロウアドレスを指定するためのＸアドレス信号AX0
〜AXiとカラムアドレスを指定するためのＹアドレス信
号AY0〜AYiは、同一の外部端子A0〜Aiを介して時分割さ
れて供給されるいわゆるアドレスマルチプレクス方式を
採っている。したがって、外部から制御信号として供給
されるロウアドレスストローブ信号▲▼の立ち下
がりに同期してＸアドレス信号AX0〜AXiが、またカラム
アドレスストローブ信号▲▼の立ち下がりに同期
してＹアドレス信号AY0〜AYiがそれぞれ外部端子A0〜Ai
に供給される。さらに、この実施例のダイナミック型RA
Mには、メモリアルセルの記憶データを所定の周期内に
読み出し・再書き込みするための自動リフレッシュモー
ドが設けられ、この自動リフレッシュモードにおいてリ
フレッシュすべきワード線を指定するためのリフレッシ
ュアドレスカウンタREFCが設けられる。

アドレスマルチプレクサAMXは、ダイミング制御回路T
Cから供給されるタイミング信号φrefに従って、外部端
子A0〜Aiを介して供給されるＸアドレス信号AX0〜AXiと
リフレッシュアドレスカウンタREFCから供給されるリフ
レッシュアドレス信号cx0〜cxiを選択し、ロウアドレス
信号としてロウアドレスバッファRADBに伝達する。すな
わち、タイミング信号φrefがロウレベルとされる通常
のメモリアクセスモードにおいて、外部端子A0〜Aiを介
して外部の装置から供給されるＸアドレス信号AX0〜AXi
を選択し、タイミング信号φrefがハイレベルとされる
自動リフレッシュモードにおいて、リフレッシュアドレ
スカウンタREFCから出力されるリフレッシュアドレス信
号cx0〜cxiを選択する。

前述のように、Ｘアドレス信号AX0〜AXiはロウアドレ
スストローブ信号▲▼の立ち下がりに同期して外
部端子A0〜Aiに供給されるため、ロウアドレスバッファ
RADBによるロウアドレス信号の取り込みは、タイミング
制御回路TCにおいてロウアドレスストローブ信号▲
▼の立ち下がりを検出して形成されるタイミング信号
φarに従って行われる。

一方、メモリアレイＭ−ARY1の相補データ線D0・▲
▼〜Dn・▲▼は、その一方において、カラムスイ
ッチCSW1の対応するスイッチMOSFETに結合され、さらに
これらのスイッチMOSFETを介して選択的に相補共通デー
タ線CD1（ここで、相補共通データ線を構成する非反転
信号線CD1及び反転信号線▲▼をあわせて相補共
通データ線CD1のように表す。以下同じに接続される。

カラムスイッチCSW1は、それぞれ対応する相補データ
線に結合されるｎ＋１対のスイッチMOSFETによって構成
される。これらのスイッチMOSFETの他方の端子は、相補
共通データ線を構成する非反転信号線CD1又は反転信号
線▲▼に共通に結合される。これにより、カラム
スイッチCSW1は相補共通データ線D0・▲▼〜Dn・▲
▼と共通相補データ線CD1とを選択的に接続させ
る。カラムスイッチCSW1を構成する各対の二つのスイッ
チMOSFETのゲートはそれぞれ共通接続され、ランダム・
アクセス・ポート用カラムアドレスレコーダRCDによっ
て形成されるデータ線選択信号が供給される。

ランダム・アクセス・ポート用カラムアドレスデコー
ダRCDは、カラムアドレスバッファCADBから供給される
相補内部アドレス信号ayo〜ayiをデコードし、タイミン
グ制御回路TCから供給されるデータ線選択タイミング信
号φyrに従って、上記データ線選択信号を形成し、カラ
ムスイッチCSW1〜CSW4に供給する。

カラムアドレスバッファCADBは、タイミング制御回路
TCにおいてカラムアドレスストローブ信号▲▼の
立ち下がりを検出して形成されるタイミング信号φacに
従って、外部端子A0〜Aiを介して供給されるＹアドレス
信号AY0〜AYiを入力し、保持するとともに、相補内部ア
ドレス信号ay0〜ayiを形成してランダム・アクセス・ポ
ート用カラムアドレスデコーダRCDに供給する。

メモリアレイＭ−ARY1の相補データ線D0・▲▼〜
Dn・▲▼は、その他方において、センスアンプSA1
の対応する単位回路に結合され、さらにマスクレジスタ
MR1を経て、シリアル・アクセス・ポートのデータレジ
スタDR1の対応する単位回路に結合される。

センスアンプSA0の各単位回路は、交差接続される二
つのCMOSインバータ回路からなるラッチをその基本構成
とする。これらのセンスアンプの単位回路は、タイミン
グ制御回路TCから供給されるタイミング信号φpaによっ
て動作状態とされ、対応する相補データ線に出力される
メモリセルの微小読み出し信号を増幅し、ハイレベル／
ロウレベルの２値信号とする。

Ｙアドレス信号AY0〜AYiにより指定される相補データ
線が選択的に接続される相補共通データ線CD1は、ラン
ダム・アクセス・ポート用入出力回路RIOに結合され
る。このランダム・アクセス・ポート用入出力回路RIO
には、メモリアレイＭ〜ARY2〜Ｍ−ARY4に対応して設け
られる相補共通データ線CD2〜CD4が同様に結合される。

ランダム入出力回路RIOは、デュアル・ポート・メモ
リのランダム・アクセス・ポート書き込み動作モードに
おいて、タイミング制御回路TCから供給されるタイミン
グ信号φrwによって動作状態とされ、入出力端子IO1〜I
O4を介して外部の装置から供給される書き込みデータを
相補書き込み信号とし、相補共通データ線CD1〜CD4に伝
達する。また、デュアル・ポート・メモリのランダム・
アクセス・ポート読み出し動作モードにおいて、タイミ
ング制御回路TCから供給されるタイミング信号φrrによ
って動作状態とされ、相補共通データ線CD1〜CD4を介し
て伝達されるメモリセルの読み出し２値信号をさらに増
幅し、入出力端子IO1〜IO4から送出する。さらに、この
ランダム入出力回路RIOには、特に制限されないが、リ
ード・モディファイ・ライト機能を用いて、メモリセル
から読み出したデータと入力データとの間で種々の演算
を行い再度書き込むための論理演算回路が設けられる。
この論理演算回路には、ラスタ演算等を行うための各種
の演算モードが用意される。

論理演算回路の演算モードは、機能制御回路FCによっ
て選択・指定される。機能制御回路FCは、外部端子A0〜
A3を介して供給される演算コードを保持するためのレジ
スタと、その演算コードをデコードし論理演算回路の演
算モードを選択・指定するためのデコーダを含む。演算
コードは、カラムアドレスストローブ信号▲▼が
ロウアドレスストローブ信号▲▼に先立ってロウ
レベルとされ、同時にライトイネーブル信号▲▼が
ロウレベルとされる組み合わせにおいて、外部端子A0〜
A3を介してデュアル・ポート・メモリに供給される。ま
た、演算コードの特定の組み合わせは、後述するシリア
ル入出力回路SIOの出力を×１ビット構成とするための
内部制御信号spとして用いられる。

一方、この実施例のデュアル・ポート・メモリのシリ
アル・アクセス・ポートは、各メモリアレイの相補デー
タ線に対応して設けられるｎ＋１ビットのデータレジス
タDR1〜DR4と、データセレクタDSL1〜DSL4及びこれらの
４つのデータレジスタとデータセレクタに共通に設けら
れるポインタPNT,シリアル・アクセス・ポート用カラム
アドレスデコーダSCD及びシリアル入出力回路SIOによっ
て構成される。また、これらのシリアル・アクセス・ポ
ートとランダム・アクセス・ポートとの間には、マスク
レジスタMR1〜MR4が設けられる。なお、ポインタPNT及
びシリアル・アクセス・ポート用カラムアドレスデコー
ダSCDは、半導体基板上におけるメモリアレイの配置の
関係で複数個設けられることもある。

データレジスタDR1は、後述するように、メモリアレ
イＭ−ARY1の各相補データ線に対応して設けられ交差接
続される二つのCMOSインバータ回路からなるフリップフ
ロップを含む。これらのフリップフロップの入出力ノー
ドと対応する相補データ線の非反転信号線及び反転信号
線の間には、データ転送用のスイッチMOSFETがそれぞれ
設けられる。これらのスイッチMOSFETは、マスクイネー
ブル信号▲▼がロウレベルとされるライトイネーブ
ル信号▲▼がロウレベルとされる書き込みデータマ
スク転送サイクルにおいて、マスクレジスタMR1の対応
するビットに読み出されるマスクデータに従って選択的
にオン状態とされる。上記書き込みデータマスク転送サ
イクル以外の動作モードにおいては、すべてのスイッチ
MOSFETが一斉にオン状態とされる。

データレジスタDR1の各ビットは、さらにデータセレ
クタDSL1の対応するスイッチMOSFETに結合される。デー
タセレクタDSL1は、上述のカラムスイッチCSW1と同様な
構成とされ、データレジスタDR1の各ビットとシリアル
入出力用相補共通データ線CDS1を選択的に接続する。デ
ータセレクタDSL1の各対のスイッチMOSFETのゲートはそ
れぞれ共通接続され、ポインタPNTからデータレジスタ
選択信号が供給される。

ポインタPNTは、ｎ＋１ビットのシフトレジスタによ
り構成され、その最終ビットの出力端子psはその先頭ビ
ットの入力端子に結合される。ポインタPNTは、デュア
ル・ポート・メモリのシリアル入出力モードにおいて、
タイミング制御回路TCから供給されるシフトクロック用
タイミング信号φｃに従って、ループ状のシフト動作を
行う。ポインタPNTの各ビットは、さらにシリアル・ア
クセス・ポート用カラムアドレスデコーダSCDの対応す
る出力端子に結合される。

シリアル・アクセス・ポート用カラムアドレスデコー
タSCDは、カラムアドレスバッファCADBから供給される
相補内部アドレス信号ay0〜ayiをデコードし、Ｙアドレ
ス信号AY0〜AYiで指定されるシリアル入出力の先頭ビッ
トに対応するポインタPNTのビットのみを論理“1"とす
る。すなわち、シリアル入出力モードにおいては、Ｘア
ドレス信号AX0〜AXiによってワード線が選択され、Ｙア
ドレス信号AY0〜AYiによってシリアル入出力するべき先
頭のカラムアドレスが指定される。シリアル・アクセス
・ポート用カラムアドレスデコーダSCDによってポイン
タPNTの指定されたビットに書き込まれた論理“1"の信
号は、タイミング信号φｃに従ってポインタPNT内をル
ープ状にシフトされる。この論理“1"の信号がシフトさ
れることによって、データセレクタDSL1には順次ハイレ
ベルのデータレジスタ選択信号が供給され、データレジ
スタDR1の各ビットが次々にシリアル入出力用相補共通
データ線CDS1に接続される。これにより、この実施例の
デュアル・ポート・メモリは、記憶データのシリアル入
出力を任意のカラムアドレスから開始することができ
る。

マスクレジスタMR1は、後述するように、上記データ
レジスタDR1の単位回路と同様各相補データ線に対応し
て設けられるフリップフロップとデータレジスタDR1の
対応するビットのデータ転送用スイッチMOSFETのゲート
制御信号を形成するための論理回路を含む。このマスク
レジスタMR1には、マスクイネーブル信号▲▼がロ
ウレベルとされライトイネーブル信号▲▼がハイレ
ベルとされるマスクデータ転送サイクルにおいてタイミ
ング制御回路TCから供給されるタイミング信号φｍに従
って、メモリアレイＭ−ARY1の所定のメモリエリアから
読み出されるマスクデータを保持する。マスクレジスタ
MR1は、上述の書き込みデータマスク転送サイクルにお
いてタイミング制御回路TCから供給されるマスク制御用
のタイミング信号φme及びデータ転送用のタイミング信
号φdtにより、データレジスタDR1の対応するビットの
スイッチMOSFETをオン状態とするための内部制御信号を
マスクデータに従って選択的に形成する。また、書き込
みデータマスク転送サイクル以外の動作モードにおいて
は、すべてのデータ転送用スイッチMOSFETを一斉にオン
状態とする。

シリアル入出力回路SIOは、各シリアル入出力用相補
共通データ線CDS1〜CDS4とシリアル入出力端子SIO1〜SI
O4に対応して設けられる４つのメインアンプとデータ入
力バッファ及びデータ出力バッファを含む。シリアル入
出力回路SIOのデータ出力バッファは、デュアル・ポー
ト・メモリの読み出しデータ転送サイクルにおいて、タ
イミング制御回路TCから供給されるタイミング信号φsr
のハイレベルによって動作状態とされ、対応するシリア
ル入出力用相補共通データ線CDS1〜CDS4を介して出力さ
れ対応するメインアンプによって増幅される読み出しデ
ータを、シリアル入出力端子SIO1〜SIO4から外部の装置
に出力する。また、シリアル入出力回路SIOのデータ入
力バッファは、デュアル・ポート・メモリのシリアルデ
ータ書き込みサイクルいて、タイミング制御回路TCから
供給されるタイミング信号φswのハイレベルによって動
作状態とされ、対応するシリアル入出力端子SIO1〜SIO4
を介して外部の装置から供給される書き込みデータを相
補書き込み信号とし、対応するシリアル入出力相補共通
データ線CDS1〜CDS4に伝達する。

この実施例のデュアル・ポート・メモリでは、通常シ
リアル入出力回路SIOのシリアル出力信号は、上記のよ
うに４つのシリアル入出力端子SIO1〜SIO4を介して４ビ
ット同時に出力される。しかし、さらに記憶容量の大き
なシリアルメモリを必要とする場合、このデュアル・ポ
ート・メモリを、４つのメモリアレイＭ−ARY1〜Ｍ−AR
Y4から出力される読み出しデータを一つのシリアル入出
力端子を介してシリアルに出力するいわゆる×１ビット
構成のメモリとして用いることができる。この場合、前
述のように、ランダム入出力回路RIOの論理演算回路の
演算モードを制御するための演算コードの組み合わせの
一つが、シリアル出力を×１ビット構成とするための内
部制御信号spとされる。

シリアル入出力回路SIOは、機能制御回路FCから供給
される内部制御信号spがハイレベルになると、シリアル
入出力用相補共通データ線CDS1〜CDS4を介してシリアル
に出力される読み出しデータを、シリアル入出力回路SI
O内に設けられるマルチプレクサによって順次選択し、
一つのシリアル入出力端子SIO1を介して外部の装置に出
力する。

タイミング制御回路TCは、外部から制御信号として供
給されるロウアドレスストローブ信号▲▼，カラ
ムアドレスストローブ信号▲▼，ライトイネーブ
ル信号▲▼，データ転送制御信号▲▼／▲
▼，シリアル出力制御信号▲▼及びマスクイネー
ブル信号▲▼によって、上記各種のタイミング信号
を形成し各回路に供給する。また、外部から供給される
シリアルロック信号SCにより、シリアル入出力動作を同
期化するためのタイミング信号φｃを形成し、ポインタ
PNT及びシリアル入出力回路SIOに供給する。

各制御信号が適当な組み合わせとされることで、デュ
アル・ポート・メモリの動作モードが指定される。例え
ば、まずロウアドレスストローブ信号▲▼がロウ
レベルとなり、続いてカラムアドレスストローブ信号▲
▼がロウレベルとなった時点でライトイネーブル
信号▲▼がハイレベルであると、通常のランダム・
アクセス・ポートの読み出し動作モードとされる。ロウ
アドレスストローブ信号▲▼及びカラムアドレス
ストローブ信号▲▼の両方の立ち下がり時点でラ
イトイネーブル信号▲▼がロウレベルである場合、
通常のランダム・アクセス・ポートの書き込み動作モー
ドとされる。また、ロウアドレスストローブ信号▲
▼の立ち下がり時点でライトイネーブル信号▲▼
がハイレベルであり、カラムアドレスストローブ信号▲
▼の立ち下がり時点でロウレベルである場合、論
理演算回路を用いた演算モード設定サイクルとされる。
さらに、ロウアドレスストローブ信号▲▼の立ち
下がり時点でライトイネーブル信号▲▼がハイレベ
ルでありデータ転送制御信号▲▼／▲▼がロウ
レベルの場合、メモリアレイの読み出しデータレジスタ
DR1〜DR4に転送しいわゆるシリアル読み出しを行うため
の読み出しデータをデータ転送サイクルとされる。この
読み出しデータ転送サイクルの場合、選択されたワード
線に結合されるメモリセルからのデータ読み出しが終了
しデータ転送制御信号▲▼／▲▼がロウレベル
からハイレベルに戻された後、データ転送用のタイミン
グ信号φdtが形成され、読み出しデータをデータレジス
タDR1〜DR4に転送するとともにシリアルクロック信号SC
に同期したシリアル出力動作が開始される。次に、ロウ
アドレスストローブ信号▲▼の立ち下がり時点で
データ転送制御信号▲▼／▲▼ととともにライ
トイネーブル信号▲▼がロウレベルでありかつシリ
アル入出力制御信号▲▼がハイレベルの場合は、
シリアルデータ書き込みサイクルとされ、シリアル入出
力端子SIO1〜SIO4を介して供給されるシリアル書き込み
データがデータレジスタDR1〜DR4に入力される。また、
ロウアドレスストローブ信号▲▼の立ち下がり時
点でデータ転送制御信号▲▼／▲▼とともとに
ライトイネーブル信号▲▼がロウレベルでありかつ
シリアル入出力制御信号▲▼がロウレベルの場合
は、書き込みデータ転送サイクルとされ、転送用タイミ
ング信号φdtがマスクレジスタMR1〜MR4に供給される。
これにより、データ転送用スイッチMOSFETが一斉にオン
状態とされ、上記シリアルデータ書き込みサイクルによ
ってデータレジスタDR1〜DR4にセットされた書き込みデ
ータがメモリアレイの選択されたワード線に結合される
ｎ＋１ビットのメモリセルに一斉に入力される。シリア
ル・アクセス・ポートを用いたシリアル書き込み動作
は、上記のシリアルデータ書き込みサイクルを実行した
後、書き込みデータ転送サイクルを引き続き組み合わせ
て実行することによって、実現される。

ところで、ロウアドレスストローブ信号▲▼の
立ち下がり時点でデータ転送制御信号▲▼／▲
▼、ライトイネーブル信号▲▼及びシリアル入出力
制御信号▲▼がロウレベルでありかつマスクイネ
ーブル信号▲▼がロウレベルである場合、書き込み
データマスク転送サイクルとされる。この書き込みデー
タマスク転送サイクルの場合、前述のように、データレ
ジスタDR1〜DR4にセットされた書き込みデータは、予め
メモリアレイＭ−ARY1〜Ｍ−ARY4の所定のメモリエリア
からマスクレジスタMR1〜MR4に読み出されたマスクデー
タに従って対応するメモリセルに選択的に入力される。
また、ロウアドレスストローブ信号▲▼の立ち下
がり時点でデータ転送制御信号▲▼／▲▼がロ
ウレベル、ライトイネーブル信号▲▼及びシリアル
出力制御信号▲▼がハイレベルでありかつマスク
イネーブル信号▲▼がロウレベルである場合、マス
クデータ読み出しサイクルとされる。このマスクデータ
読み出しサイクルでは、メモリアレイＭ−ARY1〜Ｍ−AR
Y4の所定のメモリエリアに記憶されるマスクデータが読
み出され、タイミング制御回路TCから供給されるタイミ
ング信号φｍに従って、マスクレジスタMR1〜MR4に入力
される。マスク処理を用いた記憶データの書き込み動作
は、予めシリアルデータ書き込みサイクル及び書き込み
データ転送サイクルを用いてメモリアレイＭ−ARY1〜Ｍ
−ARY4の所定のメモリエリアにマスクデータの書き込み
を行い、必要に応じてマスクデータ読み出しサイクルに
よりマスクデータをマスクレジスタMR1〜MR4に読み出
し、さらにデータレジスタDR1〜DR4に書き込みデータを
セットした後、書き込みデータマスク転送サイクルを行
うことにより実現される。データレジスタDR1〜DR4にセ
ットされる書き込みデータは、シリアルデータ書き込み
サイクルによって外部から新しく入力することもできる
が、すでにメモリアレイＭ−ARY1〜Ｍ−ARY4に格納され
ている記憶データを読み出しデータ転送サイクルによっ
て読み出し、書き込みデータとして用いることもでき
る。

一方、ロウアドレスストローブ信号▲▼の立ち
下がりに先立って、カラムアドレスストローブ信号▲
▼がハイレベルからロウレベルに変化される場合、
いわゆる▲▼ビフォア▲▼リフレッシュモ
ードとされる。また、ロウアドレスストローブ信号▲
▼の立ち下がり時点でライトイネーブル信号▲
▼がロウレベルであると、演算モード設定サイクルとさ
れ、外部端子A0〜A3を介して供給される演算コードが機
能制御回路FC内のレジスタに取り込まれる。

上記演算モード設定サイクルを除く各動作モードにお
いては、ロウアドレスストローブ信号▲▼の立ち
下がりに同期して、ワード線を指定するためのＸアドレ
ス信号AX0〜AXiが外部端子A0〜Aiに供給され、またカラ
ムアドレスが必要な動作モードにおいては、カラムアド
レスストローブ信号▲▼の立ち下がりに同期し
て、相補データ線を指定するためのＹアドレス信号AY0
〜AYiが外部端子A0〜Aiに供給される。

第１図には、第２図のデュアル・ポート・メモリにお
けるマスクレジスタMR1の一実施例の回路図が示されて
いる。マスクレジスタMR2〜MR4も、第１図と同じ回路構
成であるため、このマスクレジスタMR1の場合を例に、
デュアル・ポート・メモリの動作の概要を説明する。な
お、同図に記憶されるMOSFETは、すべてＮチャンネル型
である。

第１図において、メモリアレイＭ−ARY1を構成するｎ
＋１組の相補データ線D0・▲▼〜Dn・▲▼は、
データ転送用のスイッチMOSFETQ1・Q2〜Q3・Q4（第１の
スイッチMOSFET）を介してデータレジスタDR1の対応す
る単位回路UDR0〜UDRnに結合されるとともに、マスクデ
ータ転送用のスイッチMOSFETQ5・Q6〜Q7・Q8（第２のス
イッチMOSFET）を介してマスクレジスタMR1の対応する
単位回路UMR0〜UMRnに結合される。データレジスタDR1
のｎ＋１個の単位回路UDR0〜UDRnは、データセレクタDS
L1のスイッチMOSFETQ9・Q10〜Q11・Q12を介して、シリ
アル入出力用相補共通データ線CDS1・▲▼に選
択的に結合される。これらのスイッチMOSFETTQ9・Q10〜
Q11・Q12のゲートはそれぞれ共通接続され、ポインタPN
Tから対応するデータレジスタ選択信号S0〜Snが供給さ
れる。

マスクデータ転送用スイッチMOSFETQ5・Q6〜Q7・Q8の
ゲートはすべて共通接続され、タイミング制御回路TCか
らマスクデータ転送用のタイミング信号φｍが供給され
る。マスクレジスタMR1の単位回路UMR0〜UMRnの反転出
力信号▲▼〜▲▼は、それぞれ対応して設
けられるナンドゲート回路NAG1〜NAG2の一方の入力端子
に供給される。これらのナンドゲート回路NAG1〜NAG2の
他方の入力端子は共通接続され、インバータ回路N1の出
力信号が供給される。インバータ回路N1の入力端子に
は、ナンドゲート回路NAG5の出力信号が供給される。ナ
ンドゲート回路NAG5の一方の入力端子には、デュアル・
ポート・メモリの読み出しデータ転送サイクルにおいて
データ転送制御信号▲▼／▲▼がロウレベルか
らハイレベルに戻されることによって形成されるデータ
転送用のタイミング信号φdtが供給される。また、ナン
ドゲート回路NAG5の他方の入力端子には、書き込みデー
タマスク転送サイクルにおいてハイレベルとされるタイ
ミング信号φmeが供給される。

ナンドゲート回路NAG1〜NAG2の出力信号は、対応して
設けられるナンドゲート回路NAG3〜NAG4の一方の入力端
子にそれぞれ供給される。これらのナンドゲート回路NA
G3〜NAG4の他方の入力端子は共通接続され、ナンドゲー
ト回路NAG6の出力信号が供給される。ナンドゲート回路
NAG6の一方の入力端子には、上記データ転送用タイミン
グ信号φdtが供給される。また、ナンドゲート回路NAG6
の他方の入力端子には、上記タイミング信号φmeのイン
バータ回路N2による反転信号が供給される。これらのナ
ンドゲート回路NAG3〜NAG4の出力信号は、対応するデー
タ転送用スイッチMOSFETQ1・Q2〜Q3・Q4のゲートにそれ
ぞれ供給される。

これらのことから、予めメモリアレイＭ−ARY1の所定
のメモリエリアに格納されたマスクデータは、マスクデ
ータ転送サイクルにおいて相補データ線D0・▲▼〜
Dn・▲▼に出力され、タイミング信号φｍのハイレ
ベルによってマスクデータ転送用スイッチMOSFETQ5・Q6
〜Q7・Q8がオン状態となることでマスクレジスタMR1の
単位回路UMR0〜UMRnに保持される。これらのマスクデー
タは、論理“1"のハイレベルにされることによって、デ
ータレジスタDR1の対応するビットに保持される書き込
みデータをマスクする。すなわち、論理“1"のマスクデ
ータに対応するビットのメモリセルは、それまで格納さ
れている記憶データを保持しつづける。一方、マスクデ
ータが論理“0"である場合、データレジスタDR1の対応
するビットに保持される書き込みデータは、マスクされ
ずに対応するメモリセルに新しく書き込まれる。

すなわち、デュアル・ポート・メモリの書き込みデー
タマスク転送サイクルにおいて、まずタイミング信号φ
meがハイレベルとされ、その後ワード線の選択動作が終
了する時点でデータ転送用タイミング信号φdtがハイレ
ベルとされる。これにより、ナンドゲート回路NAG5の出
力信号がロウレベルとなり、さらにインバータ回路N1の
出力信号がハイレベルとなる。インバータ回路N1の出力
信号がハイレベルになることで、マスクレジスタMR1の
対応するビットの反転出力信号▲▼〜▲▼が
ハイレベルすなわちマスクレジスタMR1の対応するビッ
トが論理“0"とされるナンドゲート回路NAG1〜NAG2の出
力信号がロウレベルとなる。したがって、それに対応す
るナンドゲート回路NAG3〜NAG4の出力信号がハイレベル
となり、対応するデータ転送用スイッチMOSFETQ1・Q2〜
Q3・Q4がオン状態となってデータレジスタDR1の対応す
る単位回路UDR0〜UDRnに保持される書き込みデータが対
応する相補データ線D0・▲▼〜Dn・▲▼に伝達
される。一方、マスクレジスタMR1の論理“1"のマスク
データが保持されるビットに対応するナンドゲート回路
NAG1〜NAG2の出力信号は、マスクレジスタMR1の対応す
るビットの反転出力信号▲▼〜▲▼がロウ
レベルとなることで、ハイレベルとなる。したがって、
それに対応するナンドゲート回路NAG3〜NAG4の出力信号
はそれぞれの他方の入力端子に供給されるナンドゲート
回路NAG6の出力信号がハイレベルであることから、ロウ
レベルとなり、対応するデータ転送用スイッチMOSFETQ1
・Q2〜Q3・Q4はオン状態とならない。このため、データ
レジスタDR1の対応するビットに保持される書き込みデ
ータはマスクされ、相補データ線に伝達されず、これら
のビットに対応するメモリセルはそれまでの記憶データ
を保持しつづける。

一方、デュアル・ポート・メモリの書き込みデータマ
スク転送サイクルを除く他のデータ転送サイクルにおい
ては、タイミング信号φmeがロウレベルとされるため、
ナンドゲート回路NAG5の出力信号がハイレベルとなり、
インバータ回路N1の出力信号はロウレベルとなって、マ
スクデータに従ったデータ転送用スイッチMOSFETQ1・Q2
〜Q3・Q4の制御は行われない。タイミング信号φmeのロ
ウレベルによって、インバータ回路N2の出力信号がハイ
レベルとなり、データ転送用タイミングφdtのハイレベ
ルに同期してナンドゲート回路NAG3〜NAG4の他方の入力
端子が一斉にロウレベルとなる。これにより、ナンドゲ
ート回路NAG3〜NAG4のすべての出力信号がハイレベルと
なり、データ転送用スイッチMOSFETQ1・Q2〜Q3・Q4がオ
ン状態となって、データレジスタDR1のすべての単位回
路UDR0〜UDRnと相補データ線D0・▲▼〜Dn・▲
▼との間で記憶データの転送が一斉に行われる。

以上のように、この実施例のデュアル・ポート・メモ
リでは、相補データ線D0・▲▼〜Dn・▲▼に対
応してマスクレジスタMR1の各単位回路MR0〜MRnが設け
られ、それぞれに保持されるマスクデータに従ってデー
タ転送用のスイッチMOSFETQ1・Q2〜Q3・Q4が選択的にオ
ン状態とされる。これにより、データレジスタDR1に保
持される書き込みデータをマスクデータに従って選択的
に書き込むことができる。

第３図には、この実施例のデュアル・ポート・メモリ
のマスク機能を用いて、表示画面の部分的なスクロール
処理を行う場合の概念図が示されている。

第３図において、表示画面の水平走査線にデュアル・
ポート・メモリのメモリアレイの行すなわちワード線が
対応され、表示画面の垂直方向にメモリアレイの列すな
わち相補データ線が対応される。したがって、デュアル
・ポート・メモリの読み出しデータ転送サイクルにおい
てシリアルに出力される各行のメモリセルからの読み出
しデータは、時系列的に各走査線の画素に対応付けられ
る。デュアル・ポート・メモリのすべてのワード線W0〜
Wmについて読み出しデータ転送サイクルを繰り返すこと
で、第３図のような表示画面を得ることができる。

第３図の表示画面には、ワード線Wp〜Wqに対応する水
平座標Xp〜Xq及び相補データ線Dr・▲▼〜Ds・▲
▼に対応する垂直座標Yr〜Ysの部分に斜線で示すウィ
ンドウが形成される。同図により、ウィンドウ内の表示
画面だけを矢印の方向にスクロールする場合の動作の概
要を説明する。当初の表示画面に対応する画像データ
は、すでにデュアル・ポート・メモリのメモリアレイ内
に格納されているものとする。

ウィンドウ部分のスクロール処理は、まずデュアル・
ポート・メモリのメモリアレイの適当なメモリエリアに
マスクデータを書き込むことによって開始される。デュ
アル・ポート・メモリのメモリアレイは、特定の記憶容
量を持つようにされるため、そのワード線数は画像表示
用のCRTの水平走査線の数に一致しないことが多い。こ
のため、マスクデータは画像表示用のメモリエリアを除
いた残りのメモリエリアの適当な部分に格納することが
できるものである（第３図では、理解しやすいようにす
るため、CRTの水平走査線の数は同じになっているが、
実際にはマスクデータを格納するための余分なメモリエ
リアがある）。マスクデータの書き込み動作は、デュア
ル・ポート・メモリのシリアルデータ書き込みサイクル
によってシリアル入出力端子SIO1〜SIO4を介してマスク
データをシリアルに入力しデータレジスタDR1〜DR4にセ
ットした後、書き込みデータ転送サイクルを実行するこ
とで行われる。このとき、入力されるマスクデータは、
第３図のウィンドウに応じて、相補データ線D0・▲
▼〜D_r-1・▲▼及びD_s+1・▲▼〜Dn・
▲▼に対応するビットが論理“1"とされ、相補デー
タ線Dr・▲▼〜Ds・▲▼に対応するビットが論
理“0"とされる。また、マスクデータをメモリセルに書
き込むための書き込みデータ転送サイクルでは、ロウア
ドレスすなわちＸアドレス信号AX0〜AXiが、マスクデー
タが格納されるワード線に対応するアドレスとされる。

次に、マスクデータ転送サイクルが実行され、メモリ
アレイの所定のメモリエリアに格納されたマスクデータ
が読み出され、マスクレジスタMR1〜MR4に保持される。

さらに、ウィンドウ部分の表示画面を循環してスクロ
ールするため、水平座標Xpに対応するワード線の画像デ
ータをシリアルクロック信号SCを入力しない読み出しデ
ータ転送サイクルによってデータレジスタDR1〜DR4に読
み出し、さらに書き込みデータ転送サイクルによってメ
モリアレイの他の空きメモリエリアに格納し、退避させ
る。

次に、水平座標X_p+1に対応するワード線を指定し、シ
リアルクロック信号SCを入力しない読み出しデータ転送
サイクルを実行し、その読み出しデータをデータレジス
タDR1〜DR4に保持させる。その後、水平座標Xpに対応す
るワード線を指定し、書き込みデータマスク転送サイク
ルを実行する。これにより、マスクデータが論理“0"と
されるビットすなわち垂直座標Yr〜Ysに対応するビット
のメモリセルに対し、それまで水平座標X_p+1の垂直座標
Yr〜Ysに対応するビットのメモリセルに格納されていた
画像データが入力される。水平座標Xpの垂直座標Yr〜Ys
の外側のメモリセルは、マスク処理によって書き込みデ
ータの入力が行われないため、それまで格納されていた
画像データをそのまま保持しつづける。これらのことか
ら、水平座標X_p+1の垂直座標Yr〜Ysに格納されていた画
像データが、第３図の矢印の方向に１ビット分だけ部分
的にシフトされることになる。

以下、ワード線のアドレスをカウントアップしながら
シリアルロック信号SCを入力しない読み出しデータ転送
サイクルと書き込みデータマスク転送サイクルを繰り返
し実行し、最後にメモリアレイの他の空きメモリエリア
に退避させた水平座標Xpの画像データを、水平座標Xqに
対応するワード線を指定して書き込む。これにより、第
３図の表示画面のうち、斜線で示されるウィンドウ部分
のみが矢印の方向に１ビット分スクロールされる結果と
なる。また、このような動作を繰り返すことで、表示画
面のウィンドウ部分のみを矢印の方向に循環的にスクロ
ールすることができるものである。

以上の本実施例に示されるように、この発明を画像処
理用メモリとして用いられるデュアル・ポート・メモリ
等の半導体記憶装置に適用した場合、次のような効果が
得られる。すなわち、 （１）メモリアレイの複数のデータ線に対応してマスク
レジスタを設け、外部から供給される制御信号の特定の
組み合わせにおいて、メモリアレイと直並列変換用のデ
ータレジスタとの間のデータ転送用スイッチMOSFETをマ
スクレジスタの対応するビットに読み出されるマスクデ
ータに従って選択的にオン状態とすることで、ワード線
単位でデータレジスタに保持される記憶データを、マス
クデータに従って選択的にマスクしながら書き込むこと
ができるという効果が得られる。

（２）上記（１）項の動作を繰り返すことにより、マル
チウィンドウ形式の表示画面の作成処理やこのような表
示画面の部分的なスクロール処理を高速に行うことがで
きるという効果が得られる。

（３）上記（１）項及び（２）項により、画像処理用の
処理装置に対する処理負担を軽減できるとともに、画像
処理プログラムを簡素化することができるという効果が
得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第３図のマ
スク処理の実施例において、マスクデータの書き込みは
ランダム・アクセス・ポートを用いて行うこともよい
し、データ転送用のスイッチMOSFETとマスクデータ転送
用のスイッチMOSFETを同時にオン状態とすることで、デ
ータレジスタDR1〜DR4からマスクレジスタMR1〜MR4に直
接マスクデータを転送する動作モードを設けるものであ
ってもよい。マスクデータを格納するためのメモリエリ
アとして、メモリアレイの特定のエリアを割り当てても
よい。また、画像表示を行うため１ワード線分の画像デ
ータをシリアルに出力した後、ロウアドレスをスクロー
ル方向にシフトしたアドレスで書き込みデータマスク転
送サイクルを実行することで、画像表示とスクロール処
理を同時に行う方法を採ってもよい。第１図において、
データレジスタDR1〜DR4にシフトレジスタ機能を持たせ
任意のビットの出力端子と入力端子とを結合できるよう
にすることで、ウィンドウ部分を水平走査線方向にスク
ロールさせることもよい。さらに、第１図の論理回路構
成は制限されないし、第２図のデュアル・ポート・メモ
リを一つのメモリアレイにより構成するなど、そのブロ
ック構成や制御信号の組み合わせ等、種々の実施形態を
採りうるものである。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるデュアル・ポート
・メモリに適用した場合について説明したが、それに限
定されるものではなく、例えばその他のマルチ・ポート
・メモリなど各種の半導体記憶装置にも適用できる。本
発明は、少なくとも直並列変換用のデータレジスタを有
する半導体記憶装置には適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、次のとおりであ
る。すなあち、メモリアレイの複数のデータ線に対応し
てマスクレジスタを設け、外部から供給される制御信号
の特定の組み合わせにおいて、メモリアレイと直並列変
換用のデータレジスタとの間に設けられるデータ転送用
のスイッチMOSFETをマスクレジスタの対応するビットに
読み出されるマスクデータに従って選択的にオン状態と
することで、ワード線単位でデータレジスタに保持され
る記憶データを、マスクデータに従って選択的にマスク
しながら書き込むことができ、マルチウィンドウ形式の
表示画面の作成処理や部分的なスクロール処理を高速に
行うことができるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたデュアル・ポート・メ
モリのマスクレジスタの一実施例を示す回路図、 第２図は、第１図のマスクレジスタを含むデュアル・ポ
ート・メモリの一実施例を示すブロック図、 第３図は、CRT表示画面の部分スクロールを説明するた
めの概念図である。 MR1…マスクレジスタ、DR1…データレジスタ、DSL1…デ
ータセレクタ、Ｍ−ARY1…メモリアレイ、PNT…ポイン
タ、SIO…シリアル入出力回路、TC…タイミング制御回
路、UDR1〜UDRn…データレジスタ単位回路、UMR0〜UMRn
…マスクレジスタ単位回路、Q1〜Q12…ＮチャンネルMOS
FET、NAG1〜NAG6…ナンドゲート回路、N1〜N2…インバ
ータ回路。 SA1…センスアンプ、CSW1…カラムスイッチ、RCD…ラン
ダム・アクセス・ポート用カラムアドレスデコーダ、SC
D…シリアル・アクセス・ポート用カラムアドレスデコ
ーダ、RD…ロウアドレスデコーダ、R10…ランダム入出
力回路、FC…機能制御回路、CADB…カラムアドレスバッ
ファ、RADB…ロウアドレスバッファ、AMX…アドレスマ
ルチプレクサ、REFC…リフレッシュアドレスカウンタ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】メモリセルが相補データ線とワード線の交
   点にマトリックス配置されてなるメモリアレイと、 このメモリアレイの相補データ線と第１のスイッチMOSF
   ET対を介してパラレル入出力ノードが結合されるデータ
   レジスタと、 このデータレジスタの入出力ノードをシリアル選択信号
   に従ってシリアル入出力用相補共通データ線に接続させ
   るデータセレクタと、 クロック信号に同期して形成された上記シリアル選択信
   号により上記シリアル入出力用相補共通データ線と第１
   の外部端子との間でデータをシリアルに入力又は出力さ
   せるシリアルポートと、 上記相補データ線をカラム選択信号によりランダム入出
   力用共通相補データ線に接続させるカラムスイッチと、 上記ランダム入出力用共通相補データ線と第２の外部端
   子との間でデータをランダムに入力及び出力させるラン
   ダムアクセスポートと、 上記メモリアレイの相補データ線と第２のスイッチMOSF
   ET対を介して パラレル入力ノードが結合されたマスクレジスタとを少
   なくとも含み、 外部からの制御信号により上記メモリアレイの画像デー
   タが格納されない特定のワード線を選択状態にし、かか
   るワード線の選択動作により相補データ線に読み出され
   た上記マスクデータを上記第２のスイッチMOSFET対を介
   して上記マスクレジスタにパラレル転送させる第１の動
   作モードと、 上記メモリアレイの画像データが格納された任意のワー
   ド線を選択状態にし、かかるワード線の選択動作により
   相補データ線に読み出されたデータ線を上記第１のスイ
   ッチMOSFET対を介して上記データレジスタにパラレルに
   転送させる第２の動作モードと、 外部からの制御信号により上記メモリアレイの画像デー
   タが格納された任意のワード線を選択状態にし、上記デ
   ータレジスタに格納されたデータを第１のスイッチMOSF
   ET対を介して上記メモリアレイの相補データ線にパラレ
   ルに転送させて、上記選択状態のワード線に対応したメ
   モリセルに書き込む第３の動作モードと、 外部からの制御信号により上記メモリアレイの画像デー
   タが格納された任意のワード線を選択状態にし、上記デ
   ータレジスタに格納されたデータを上記マスクレジスタ
   に記憶されたマスクデータに対応して第１のスイッチMO
   SFET対の動作を制限しつつ、上記メモリアレイの相補デ
   ータ線に選択的にパラレルに転送させて、かかる転送さ
   れたデータのみを上記選択状態のワード線に対応したメ
   モリセルに書き込む第４の動作モードとを少なくとも備
   え、 上記メモリアレイに於ける画像データが格納されない特
   定のワード線に対応したメモリセルにマスクデータを記
   憶させておくようにしてなることを特徴とする半導体記
   憶装置。