JP2725597B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】この発明は、半導体記憶装置に関
するもので、例えば、デュアル・ポート・メモリ等に利
用して有効な技術に関するものである。 【従来の技術】ランダム・アクセス・ポートとシリアル
・アクセス・ポートをあわせ持つデュアル・ポート・メ
モリがある。このデュアル・ポート・メモリは、例え
ば、文字あるいは図形等をＣＲＴ（陰極線管）の画面上
に表示するための画像用フレームバッファメモリとして
用いられることが多い。このため、デュアル・ポート・
メモリのランダム・アクセス・ポート及びシリアル・ア
クセス・ポートには、４ビット又は８ビット単位で記憶
データを入出力するための複数のデータ入出力端子及び
入出力回路が設けられ、その各ビットが表示画像の各カ
ラーファクタに対応付けられる。このようなデュアル・
ポート・メモリについては、例えば、日経マグロウヒル
社発行の１９８６年３月２４日付「日経エレクトロニク
ス」２４３頁〜２６４頁に記載されている。 【発明が解決しようとする課題】上記のように、デュア
ル・ポート・メモリが画像用フレーム・バッファ・メモ
リとして用いられる場合、例えば表示画像の背景色を変
更するため、記憶画像の特定のカラーファクタに対応す
るすべてのメモリセルの記憶データを高速に同一のデー
タに書き換えるいわゆるクリア機能が必要とされる。ま
た、このクリア機能は、画像表示を行ないながら、言い
換えるとシリアル・アクセス・ポートにおけるシリアル
出力動作を中断することなく実行できることが望まし
い。上記に記載されるデュアル・ポート・メモリには、
シリアル・アクセス・ポートの動作状態にかかわらずラ
ンダムにアクセス可能なランダム・アクセス・ポートが
設けられる。また、このランダム・アクセス・ポートに
は、予め外部から供給されるマスクデータに従ってマス
カブルな書き込みを行なうライト・バー・ビット機能が
用意されている。ところが、このライト・バー・ビット
機能を用いた書き込みサイクルは、例えば４ビット又は
８ビットを単位として行なわれることから、一連の画像
データを書き換えるまでには相当の時間を必要とする。
このクリア機能を高速に実現する一つの方法として、メ
モリアレイの全データ線を同時に選択状態とし、選択さ
れたワード線に結合される複数のメモリセルに対して同
一の画像データを一斉に書き込む方法が提案されてい
る。ところが、この一斉書き込み動作は、通常の書き込
み動作と同様に、ワード線の選択動作が終了し選択され
たメモリセルの読み出し信号がセンスアンプによって増
幅された後の時点で行なわれる。したがって、書き込み
信号を供給するライトアンプは、書き込み動作に際し
て、メモリアレイの相当数の相補データ線のレベルを書
き込みデータに従って強制的に反転させなくてはならな
い。このため、ライトアンプから供給される書き込み電
流が大きくなり、特に大容量化デュアル・ポート・メモ
リ等においては実現困難である。この発明の目的は、ク
リア動作の高速化と低消費電力化を図ったデュアル・ポ
ート・メモリ等の半導体記憶装置を提供することにあ
る。この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。 【課題を解決するための手段】本願において開示される
実施例のうち代表的なものの概要を簡単に説明すれば、
下記の通りである。すなわち、クリア動作モードを、メ
モリアレイのすべてのデータ線を一斉に選択状態として
ワード線単位で実行し、このときデータ線が全選択状態
とされてからワード線の選択動作が開始されるまでの間
にライトアンプを一時的に選択状態とするとともに、ラ
イトアンプから供給される書き込み信号のレベルをメモ
リセルから出力される読み出し信号レベルと同等の微少
レベルとするものである。 【作用】上記手段によれば、メモリセルから出力される
読み出し信号を反転しうるだけの微小な書き込み信号に
よってしかもワード線単位の書き込み動作を行なうこと
ができるため、デュアル・ポート・メモリ等の半導体記
憶装置のクリア動作モードの高速化を図り、またクリア
動作モードにおける書き込み電流を大幅に削減してその
低消費電力化を図ることができる。 【実施例】図２には、この発明が適用されたデュアル・
ポート・メモリの一実施例のブロック図が示されてい
る。同図の各回路ブロックは、公知の半導体集積回路の
製造技術によって、特に制限されないが、単結晶シリコ
ンのような１個の半導体基板上において形成される。こ
の実施例のデュアル・ポート・メモリには、４組のメモ
リアレイを含むダイナミック型ＲＡＭをその基本構成と
し通常４ビット単位で記憶データのランダム入力動作を
行なうランダム・アクセス・ポートと、ワード線単位で
記憶データのシリアル入出力動作を行なうシリアル・ア
クセス・ポートが設けられる。このうち、ランダム・ア
クセス・ポートは、さらにデュアル・ポート・メモリが
所定のクリア動作モードとされるときすべての相補デー
タ線を一斉に選択状態とし同一の記憶データを一斉に書
き込むクリア機能を持つ。このとき、ランダム・アクセ
ス・ポートのランダム入出力回路の各ライトアンプから
各相補データ線に供給される書き込み信号は相補信号と
され、そのレベルはメモリセルから出力される読み出し
信号と同等以上の微小レベルとされる。また、各ライト
アンプは予め供給されるマスクデータに従って選択的に
動作状態とされるため、クリア動作を例えば各カラーフ
ァクタに対応してビットごとにマスカブルに実行するこ
とができる。これにより、デュアル・ポート・メモリ
は、シリアル・アクセス・ポートによるシリアル入出力
動作と並行してランダム・アクセス・ポートによる４ビ
ット単位のランダムアクセス及びワード線単位のクリア
動作を行なう機能を持つ。この実施例のデュアル・ポー
ト・メモリのランダム・アクセス・ポートには、特に制
限されないが、４個のメモリアレイＭ−ＡＲＹ１〜Ｍ−
ＡＲＹ４が設けられ、それぞれのメモリアレイに対応し
てセンスアンプＳＡ１〜ＳＡ４，カラムスイッチＣＳＷ
１〜ＣＳＷ４が設けられる。また、メモリアレイＭ−Ａ
ＲＹ１〜Ｍ−ＡＲＹ４に共通に、ランダム・アクセス・
ポート用カラムアドレスデコーダＲＣＤ及びロウアドレ
スデコーダＲＤが設けられる。これらのアドレスデコー
ダは、半導体基板上のメモリアレイの配置に応じて、複
数個設けられることもある。図２には、メモリアレイＭ
−ＡＲＹ１とこれに対応する周辺回路が例示的に示され
ている。図２において、メモリアレイＭ−ＡＲＹ１は、
同図の垂直方向に配置されるｍ＋１本のワード線Ｗ０〜
Ｗｍと同図の水平方向に配置されるｎ＋１組の相補デー
タ線Ｄ０・Ｄ０Ｂ〜Ｄｎ・ＤｎＢ及びこれらのワード線
と相補データ線の交点に配置される（ｍ＋１）×（ｎ＋
１）個のダイナミック型メモリセルにより構成される。
ここで、ロウアクティブの信号線ならびに信号について
はバー（Ｂ）を付して示しており、以降も同様に示すも
のとする。それぞれのメモリセルは、後述するように、
情報蓄積用キャパシタＣｓとＮチャンネル型のアドレス
選択用ＭＯＳＦＥＴＱｍにより構成される。メモリアレ
イＭ−ＡＲＹ１の同一の行に配置されるｎ＋１個のメモ
リセルのアドレス選択用ＭＯＳＦＥＴＱｍのゲートは、
対応するワード線Ｗ０〜Ｗｍに結合される。また、メモ
リアレイＭ−ＡＲＹ１の同一の列に配置されるｍ＋１個
のメモリセルのアドレス選択用ＭＯＳＦＥＴＱｍのドレ
インは、メモリセルの入出力ノードとして、対応する相
補データ線Ｄ０・Ｄ０Ｂ〜Ｄｎ・ＤｎＢに所定の規則性
をもって交互に結合される。メモリアレイＭ−ＡＲＹ１
を構成する各ワード線は、ロウアドレスデコーダＲＤに
結合され、そのうちＸアドレス信号ＡＸ０〜ＡＸｉによ
って指定される一本のワード線が択一的に選択状態とさ
れる。ロウアドレスデコーダＲＤは，ロウアドレスバッ
ファＲＡＤＢから供給される相補内部アドレス信号ａｘ
０〜ａｘｉ（ここで、例えば非反転内部アドレス信号ａ
ｘ０と反転内部アドレス信号ａｘ０Ｂをあわせて相補内
部アドレス信号ａｘ０のように表す。以下同じ）をデコ
ードし、指定される一本のワード線をハイレベルの選択
状態とする。ロウアドレスデコーダＲＤによるワード線
の選択動作は、タイミング制御回路ＴＣから供給される
ワード線選択タイミング信号φｘのハイレベルに同期し
て行なわれる。ロウアドレスバッファＲＡＤＢは、アド
レスマルチプレクサＡＭＸから供給されるロウアドレス
信号を受け、上記相補内部アドレス信号ａｘ０〜ａｘｉ
を形成し、ロウアドレスデコーダＲＤに供給する。この
実施例のデュアル・ポート・メモリは、ロウアドレスを
指定するＸアドレス信号ＡＸ０〜ＡＸｉとカラムアドレ
スを指定するＹアドレス信号ＡＹ０〜ＡＹｉが同一の外
部端子Ａ０〜Ａｉを介して時分割されて供給されるいわ
ゆるアドレスマルチプレクス方式を採っている。つま
り、外部端子Ａ０〜Ａｉには、ロウアドレスストローブ
信号ＲＡＳＢの立ち下がりに同期してＸアドレス信号Ａ
Ｘ０〜ＡＸｉが供給され、カラムアドレスストローブＣ
ＡＳＢの立ち下がりに同期してＹアドレス信号ＡＹ０〜
ＡＹｉが供給される。また、この実施例のデュアル・ポ
ート・メモリには、メモリセルの記憶データを所定の周
期内に読み出し、再書き込みするための自動リフレッシ
ュモードが設けられ、この自動リフレッシュモードにお
いてリフレッシュすべきワード線を順次指定するための
リフレッシュアドレスカウンタＲＥＦＣが設けられる。
また、上記リフレッシュアドレスカウンタＲＥＦＣによ
って形成されるリフレッシュアドレス信号ｒｘ０〜ｒｘ
ｉと上記Ｘアドレス信号ＡＸ０〜ＡＸｉを選択的にロウ
アドレスバッファＲＡＤＢに伝達するためのアドレスマ
ルチプレクサＡＭＸが設けられる。アドレスマルチプレ
クサＡＭＸは、タイミング制御回路ＴＣから供給される
内部制御信号ｒｅｆがロウレベルとされる通常のメモリ
アクセスモードにおいて、外部端子Ａ０〜Ａｉを介して
供給されるＸアドレス信号ＡＸ０〜ＡＸｉを選択し、ロ
ウアドレス信号としてロウアドレスバッファＲＡＤＢに
伝達する。また、上記内部制御信号ｒｅｆがハイレベル
とされる自動リフレッシュモードにおいて、リフレッシ
ュアドレスカウンタＲＥＦＣから出力されるリフレッシ
ュアドレス信号ｒｘ０〜ｒｘｉを選択し、ロウアドレス
信号としてロウアドレスバッファＲＡＤＢに伝達する。
前述のように、Ｘアドレス信号ＡＸ０〜ＡＸｉはロウア
ドレスストローブ信号ＲＡＳＢの立ち下がりに同期して
供給される。このため、ロウアドレスバッファＲＡＤＢ
によるロウアドレス信号の取り込みは、タイミング制御
回路ＴＣにおいてロウアドレスストローブ信号ＲＡＳＢ
の立ち下がりを検出することによって形成されるタイミ
ング信号φａｒに従って行なわれる。一方、メモリアレ
イＭ−ＡＲＹ１を構成する相補データ線Ｄ０・Ｄ０Ｂ〜
Ｄｎ・ＤｎＢは、その一方において、カラムスイッチＣ
ＳＷ１の対応するスイッチＭＯＳＦＥＴに結合され、さ
らにこれらのスイッチＭＯＳＦＥＴを介して選択的に相
補共通データ線ＣＤ１（ここで、例えば非反転信号線Ｃ
Ｄ１及び反転信号線ＣＤ１Ｂをあわせて相補共通データ
線ＣＤ１のように表す。以下同じ）に接続される。カラ
ムスイッチＣＳＷ１は、ｎ＋１対のスイッチＭＯＳＦＥ
Ｔによって構成される。これらのスイッチＭＯＳＦＥＴ
の一方の端子はそれぞれ対応する相補データ線に結合さ
れ、他方の端子は相補共通データ線を構成する非反転信
号線ＣＤ１又は反転信号線ＣＤ１Ｂにそれぞれ共通接続
される。これにより、カラムスイッチＣＳＷ１は相補デ
ータ線Ｄ０・Ｄ０Ｂ〜Ｄｎ・ＤｎＢと共通相補データ線
ＣＤ１とを選択的に接続させる。カラムスイッチＣＳＷ
１を構成する各対のスイッチＭＯＳＦＥＴのゲートはそ
れぞれ共通接続され、ランダム・アクセス・ポート用カ
ラムアドレスデコーダＲＣＤから対応するデータ線選択
信号Ｙ０〜Ｙｎがそれぞれ供給される。ランダム・アク
セス・ポート用カラムアドレスデコーダＲＣＤには、カ
ラムアドレスバッファＣＡＤＢから相補内部アドレス信
号ａｙ０〜ａｙｉが供給され、タイミング制御回路ＴＣ
からタイミング信号φｙｒ及びφａｄが供給される。こ
のうち、タイミング信号φｙｒは、デュアル・ポート・
メモリが非選択状態とされるときロウレベルとされ選択
状態とされ、デュアル・ポート・メモリがデータ線の選
択動作を開始しうる時点でハイレベルとされる。また、
タイミング信号φａｄは、デュアル・ポート・メモリが
非選択状態及び通常の動作モードとされるときロウレベ
ルとされ、デュアル・ポート・メモリがクリア動作モー
ドとされるときワード線の選択動作が開始されるまでの
間に一時的にハイレベルとされる。ランダム・アクセス
・ポート用カラムアドレスデコーダＲＣＤは、デュアル
・ポート・メモリが通常の動作モードとされるとき、カ
ラムアドレスバッファＣＡＤＢから供給される相補内部
アドレス信号ａｙ０〜ａｙｉをデコードし、上記タイミ
ング信号φｙｒに従って対応するデータ線選択信号Ｙ０
〜Ｙｎを択一的にハイレベルとする。また、デュアル・
ポート・メモリがクリア動作モードとされるとき、上記
タイミング信号φａｄに従ってすべてのデータ線選択信
号Ｙ０〜Ｙｎを一時的に一斉にハイレベルとする。これ
により、すべての相補データ線Ｄ０・Ｄ０Ｂ〜Ｄｎ・Ｄ
ｎＢは、ワード線の選択動作が開始されるまでの間に一
時的に一斉に相補共通データ線ＣＤ１に接続され、ラン
ダム入出力回路ＲＩＯの対応するライトアンプからクリ
アデータに従った所定の書き込み信号が供給される。カ
ラムアドレスバッファＣＡＤＢには、タイミング制御回
路ＴＣからタイミング信号φａｃが供給される。このタ
イミング信号φａｃは、カラムアドレスストローブ信号
ＣＡＳＢがハイレベルからロウレベルに変化されるとき
一時的にハイレベルとされる。カラムアドレスバッファ
ＣＡＤＢは、タイミング信号φａｃに従って外部端子Ａ
０〜Ａｉを介して供給されるＹアドレス信号ＡＹ０〜Ａ
Ｙｉを取り込み、保持する。また、これらのＹアドレス
ＡＹ０〜ＡＹｉをもとに上記相補内部アドレス信号ａｙ
０〜ａｙｉを形成し、上記ランダム・アクセス・ポート
用カラムアドレスデコーダＲＣＤに供給する。メモリア
レイＭ−ＡＲＹ１の相補データ線Ｄ０・Ｄ０Ｂ〜Ｄｎ・
ＤｎＢは、その他方において、センスアンプＳＡ１の対
応する単位増幅回路に結合され、さらにシリアル・アク
セス・ポートに設けられるデータレジスタＤＲ１の対応
する単位回路に結合される。センスアンプＳＡ１は、相
補データ線Ｄ０・Ｄ０Ｂ〜Ｄｎ・ＤｎＢに対応して設け
られるｎ＋１個の単位増幅回路及びプリチャージ回路を
含む。このうち、センスアンプＳＡ１の各単位増幅回路
は、後述するように、交差接続される二組のＣＭＯＳイ
ンバータ回路からなるラッチをその基本構成とする。こ
れらの単位増幅回路は、タイミング制御回路ＴＣから供
給されるタイミング信号φｐａに従って一斉に動作状態
とされ、対応する相補データ線に出力されるメモリセル
の微小読み出し信号を増幅し、ハイレベル／ロウレベル
の２値信号とする。一方、センスアンプＳＡ１のプリチ
ャージ回路は、各相補データ線Ｄ０・Ｄ０Ｂ〜Ｄｎ・Ｄ
ｎＢの非反転信号線及び反転信号線の間に設けられるＮ
チャンネル型の短絡用スイッチＭＯＳＦＥＴによって構
成される。これらのスイッチＭＯＳＦＥＴのゲートは共
通接続され、タイミング制御回路ＴＣからタイミング信
号φｐｃが供給される。このタイミング信号φｐｃは、
デュアル・ポート・メモリが非選択状態とされるときハ
イレベルとされ、デュアル・ポート・メモリが選択状態
とされることによってロウレベルとされる。センスアン
プＳＡ１の各プリチャージ回路を構成するスイッチＭＯ
ＳＦＥＴは、デュアル・ポート・メモリが非選択状態と
されタイミング信号φｐｃがハイレベルとされるとき、
一斉にオン状態とされる。これにより、相補データ線Ｄ
０・Ｄ０Ｂ〜Ｄｎ・ＤｎＢの両信号線は短絡され、その
レベルは電源電圧Ｖｃｃの約１／２のようなハーフプリ
チャージレベルとされる。デュアル・ポート・メモリが
選択状態とされタイミング信号φｐｃがロウレベルとさ
れるとき、プリチャージ回路を構成するスイッチＭＯＳ
ＦＥＴは一斉にオフ状態とされる。カラムスイッチＣＳ
Ｗによって相補データ線Ｄ０・Ｄ０Ｂ〜Ｄｎ・ＤｎＢが
選択的に接続される相補共通データ線ＣＤ１は、ランダ
ム入出力回路ＲＩＯに結合される。このランダム入出力
回路ＲＩＯには、メモリアレイＭ−ＡＲＹ２〜Ｍ−ＡＲ
Ｙ４に対応して設けられる相補共通データ線ＣＤ２〜Ｃ
Ｄ４が同様に結合される。ランダム入出力回路ＲＩＯ
は、後述するように、各相補共通データ線ＣＤ１〜ＣＤ
４に対応して設けられる４個のライトアンプＷＡ１〜Ｗ
Ａ４とリードアンプＲＡ１〜ＲＡ４及びこれらのライト
アンプ及びリードアンプに対応して設けられる入力バッ
ファＩＢ１〜ＩＢ４及び出力バッファＯＢ１〜ＯＢ４を
含む。また、ランダム入出力回路ＲＩＯは、ライトアン
プＷＡ１〜ＷＡ４を選択的に動作状態とするためのマス
クデータを保持するマスクレジスタＭＲと、相補共通デ
ータ線ＣＤ１〜ＣＤ４に対応して設けられる４個のプリ
チャージ回路を含む。ライトアンプＷＡ１〜ＷＡ４には
タイミング制御回路ＴＣからタイミング信号φｒｗがマ
スクレジスタＭＲの出力信号に従って選択的に供給さ
れ、出力バッファＯＢ１〜ＯＢ４にはタイミング信号φ
ｒｒが供給される。さらに、マスクレジスタＭＲにはタ
イミング制御回路ＴＣからタイミング信号φｍｗが供給
され、プリチャージ回路には上記タイミング信号φｐｃ
が供給される。ランダム入出力回路ＲＩＯのライトアン
プＷＡ１〜ＷＡ４は、デュアル・ポート・メモリの通常
の書き込み動作モード及びクリア動作モードにおいて、
タイミング信号φｒｗに従って選択的に動作状態とさ
れ、対応する入出力端子ＩＯ１〜ＩＯ４から入力バッフ
ァＩＢ１〜ＩＢ４を介して供給される書き込みデータを
相補書き込み信号として、対応する相補共通データ線Ｃ
Ｄ１〜ＣＤ４に供給する。同様に、出力バッファＯＢ１
〜ＯＢ４は、デュアル・ポート・メモリの読み出し動作
モードにおいて、タイミング信号φｒｒに従って選択的
に動作状態とされ、対応するリードアンプＲＡ１〜ＲＡ
４から出力される読み出しデータを対応する入出力端子
ＩＯ１〜ＩＯ４から外部の装置に送出する。また、マス
クレジスタＭＲは、デュアル・ポート・メモリのクリア
動作モードにおいて、入出力端子ＩＯ１〜ＩＯ４から入
力バッファＩＢ１〜ＩＢ４を介して供給されるマスクデ
ータをタイミング信号φｍｗに従って取り込み、保持す
る。プリチャージ回路は、相補共通データ線ＣＤ１〜Ｃ
Ｄ４の非反転信号線及び反転信号線の間に設けられるＮ
チャンネル型の短絡用スイッチＭＯＳＦＥＴによって構
成される。これらのスイッチＭＯＳＦＥＴは、デュアル
・ポート・メモリが非選択状態とされタイミング信号φ
ｐｃがハイレベルとされるとき同時にオン状態となり、
相補共通データ線ＣＤ１〜ＣＤ４の両信号線を短絡し
て、相補データ線Ｄ０・Ｄ０Ｂ〜Ｄｎ・ＤｎＢと同じハ
ーフプリチャージレベルとする。ランダム入出力回路Ｒ
ＩＯのライトアンプＷＡ１〜ＷＡ４，リードアンプＲＡ
１〜ＲＡ４，入力バッファＩＢ１〜ＩＢ４及び出力バッ
ファＯＢ１〜ＯＢ４とマスクレジスタＭＲ及びプリチャ
ージ回路については、後で詳細に説明する。デュアル・
ポート・メモリのランダム入出力回路ＲＩＯは、さらに
ラスタ演算等の各種演算機能を持つ演算論理回路を含
む。この演算論理回路によって行なわれる演算モード
は、機能制御回路ＦＣから供給される演算モード信号ａ
ｍ０〜ａｍ１５によって択一的に指定される。機能制御
回路ＦＣは、外部端子Ａ０〜Ａ３を介して供給される演
算コードを取り込み保持するレジスタと、これらの演算
コードをデコードし上記演算モード信号ａｍ０〜ａｍ１
５を択一的に形成するデコーダを含む。演算コードは、
特に制限されないが、カラムアドレスストローブ信号Ｃ
ＡＳＢがロウアドレスストローブ信号ＲＡＳＢに先立っ
てロウレベルとされ、同時にライトイネーブル信号ＷＥ
Ｂがロウレベルとされる演算モード設定サイクルにおい
て、外部端子Ａ０〜Ａ３を介してデュアル・ポート・メ
モリに供給される。一方、この実施例のデュアル・ポー
ト・メモリのシリアル・アクセス・ポートは、メモリア
レイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４に対応して設けられる
データレジスタＤＲ１〜ＤＲ４とデータセレクタＤＳＬ
１〜ＤＳＬ４及びこれらのデータレジスタとデータセレ
クタに共通に設けられるポインタＰＮＴ，アドレスラッ
チＡＬ，シリアル・アクセス・ポート用カラムアドレス
デコーダＳＣＤ及びシリアル入出力回路ＳＩＯによって
構成される。なお、ポインタＰＮＴ，アドレスラッチＡ
Ｌ及びシリアル・アクセス・ポート用カラムアドレスデ
コーダＳＣＤは、半導体基板上におけるメモリアレイの
配置の関係で複数個設けられることもある。図２には、
メモリアレイＭ−ＡＲＹ１とこれに対応するデータレジ
スタＤＲ１及びデータセレクタＤＳＬ１が例示的に示さ
れている。図２において、データレジスタＤＲ１は、メ
モリアレイＭ−ＡＲＹ１の相補データ線Ｄ０・Ｄ０Ｂ〜
Ｄｎ・ＤｎＢに対応して設けられるｎ＋１個のラッチを
含む。これらのラッチの入出力ノードと対応する相補デ
ータ線との間には、データ転送用のｎ＋１対のスイッチ
ＭＯＳＦＥＴがそれぞれ設けられる。これらのスイッチ
ＭＯＳＦＥＴは、タイミング制御回路ＴＣからのハイレ
ベルのデータ転送用タイミング信号φｔｒが供給される
ことによって、一斉にオン状態とされる。データレジス
タＤＲ１を構成する各ラッチの入出力ノードは、さらに
データセレクタＤＳＬ１の対応するスイッチＭＯＳＦＥ
Ｔを介して、シリアル入出力用相補共通データ線ＣＤＳ
１に選択的に接続される。データセレクタＤＳＬ１は、
上述のカラムスイッチＣＳＷ１と同様にｎ＋１対のスイ
ッチＭＯＳＦＥＴによって構成される。データセレクタ
ＤＳＬ１の各対のスイッチＭＯＳＦＥＴは、その一方が
上記データレジスタＤＲ１の対応するビットに結合さ
れ、その他方がシリアル入出力用相補共通データ線ＣＤ
Ｓ１に共通接続される。また、各対のスイッチＭＯＳＦ
ＥＴのゲートはそれぞれ共通接続され、ポインタＰＮＴ
から対応するデータレジスタ選択信号Ｓ０〜Ｓｎが供給
される。ポインタＰＮＴは、相補データ線Ｄ０・Ｄ０Ｂ
〜Ｄｎ・ＤｎＢにそれぞれ対応して設けられる（ｎ＋
１）ビットのシフトレジスタを基本構成とする。ポイン
タＰＮＴの最終ビットの出力信号ｓｂは、先頭ビットの
入力端子に供給される。ポインタＰＮＴには、タイミン
グ制御回路ＴＣからシフトクロック用のタイミング信号
φｃが供給される。ポインタＰＮＴは、上記タイミング
信号φｃに従ってループ状のシフト動作を行ない、上記
データレジスタ選択信号Ｓ０〜Ｓｎを順次形成する。こ
れらのデータレジスタ選択信号Ｓ０〜Ｓｎは、データセ
レクタＤＳＬ１の対応するスイッチＭＯＳＦＥＴの共通
接続されたゲートに供給される。ポインタＰＮＴの各ビ
ットは、さらに対応するスイッチＭＯＳＦＥＴを介して
アドレスラッチＡＬの対応するビットにそれぞれ結合さ
れる。これらのスイッチＭＯＳＦＥＴのゲートはすべて
共通接続され、タイミング制御回路ＴＣからタイミング
信号φｐｓが供給される。このタイミング信号φｐｓ
は、デュアル・ポート・メモリが読み出しデータ転送サ
イクル又は書き込みデータ転送サイクルで選択状態とさ
れ、シリアル・アクセス・ポート用カラムアドレスデコ
ーダＳＣＤによるカラムアドレスのデコード動作が終了
しデータ転送制御信号ＤＴＢ／ＯＥＢがハイレベルに戻
された時点で一時的にハイレベルとされる。ポインタＰ
ＮＴのこれらのスイッチＭＯＳＦＥＴは、タイミング信
号φｐｓが一時的にハイレベルとされることにより、一
斉にオン状態とされる。アドレスラッチＡＬは、上記ポ
インタＰＮＴの各ビットに対応して設けられる（ｎ＋
１）ビットのラッチによって構成される。これらのラッ
チの入出力ノードは、さらに対応するスイッチＭＯＳＦ
ＥＴを介して、シリアル・アクセス・ポート用カラムア
ドレスデコーダＳＣＤの対応する出力端子にそれぞれ接
続される。これらのスイッチＭＯＳＦＥＴのゲートはす
べて共通接続され、タイミング制御回路ＴＣからタイミ
ング信号φａｓが供給される。このタイミング信号φａ
ｓは、デュアル・ポート・メモリが読み出しデータ転送
サイクル又は書き込みデータ転送サイクルで選択状態と
され、シリアル・アクセス・ポート用カラムアドレスデ
コーダＳＣＤによるカラムアドレスのデコード動作が終
了した時点で一時的にハイレベルとされる。アドレスラ
ッチＡＬのこれらのスイッチＭＯＳＦＥＴは、タイミン
グ信号φａｓがハイレベルとされることにより、一斉に
オン状態とされる。シリアル・アクセス・ポート用カラ
ムアドレスデコーダＳＣＤには、カラムアドレスバッフ
ァＣＡＤＢから、相補内部アドレス信号ａｙ０〜ａｙｉ
が供給される。シリアル・アクセス・ポート用カラムア
ドレスデコーダＳＣＤは、これらの相補内部アドレス信
号ａｙ０〜ａｙｉをデコードし、Ｙアドレス信号ＡＹ１
〜ＡＹｉによって指定される１組の相補データ線に対応
する出力信号を択一的にハイレベルとする。このハイレ
ベルの出力信号は、上述のように、タイミング信号φａ
ｓがハイレベルとされることによってアドレスラッチＡ
Ｌの対応するビットに取り込まれ、またタイミング信号
φｐｓがハイレベルとされることによってポインタＰＮ
Ｔの対応するビットに論理”１”のシフト信号としてセ
ットされる。ポインタＰＮＴのシフトレジスタにセット
されたシフト信号は、タイミング信号φｃの立ち下がり
エッジに同期してポインタＰＮＴ内をループ状にシフト
される。つまり、デュアル・ポート・メモリのシリアル
・アクセス・ポートによるシリアル入出力動作モードに
おいては、最初に出力すべき読み出しデータのカラムア
ドレスすなわち先頭カラムアドレスがＹアドレス信号Ａ
Ｙ０〜ＡＹｉすなわち相補内部アドレス信号ａｙ０〜ａ
ｙｉによって指定される。これらの相補内部アドレス信
号ａｙ０〜ａｙｉはシリアル・アクセス・ポート用カラ
ムアドレスデコーダＳＣＤによってデコードされ、タイ
ミング信号φａｓに従ってアドレスラッチＡＬの先頭カ
ラムアドレスに対応するビットにハイレベルの選択信号
が入力される。この選択信号は、タイミング信号φｐｓ
に従って、さらにポインタＰＮＴの対応するビットに入
力され、論理”１”のシフト信号とされる。記憶データ
のシリアル入出力動作が開始されると、ポインタＰＮＴ
にはシフト用のタイミング信号φｃが供給される。ポイ
ンタＰＮＴの指定されたビットにセットされた論理”
１”のシフト信号はこのタイミング信号φｃの立ち下が
りエッジに同期してポインタＰＮＴ内をループ状にシフ
トされ、データレジスタ選択信号Ｓ０〜Ｓｎが順次形成
される。これにより、データセレクタＤＳＬ１のスイッ
チＭＯＳＦＥＴが順次オン状態とされ、データレジスタ
ＤＲ１の各ビットが先頭カラムアドレスに対応するビッ
トから順にシリアル入出力用相補共通データ線ＣＤＳ１
に択一的に接続される。したがって、この実施例のデュ
アル・ポート・メモリは、任意のカラムアドレスからシ
リアル・アクセス・ポートのシリアル入出力動作を開始
することができる。シリアル入出力用相補共通データ線
ＣＤＳ１は、シリアル入出力回路ＳＩＯに結合される。
このシリアル入出力回路ＳＩＯには、メモリアレイＭ−
ＡＲＹ２〜Ｍ−ＡＲＹ４に対応して設けられるシリアル
入出力用相補共通データ線ＣＤＳ２〜ＣＤＳ４が同様に
結合される。シリアル入出力回路ＳＩＯは、シリアル入
出力用相補共通データ線ＣＤＳ１〜ＣＤＳ４及びシリア
ル入出力端子ＳＩＯ１〜ＳＩＯ４に対応して設けられる
４組のメインアンプとデータ入力バッファ及びデータ出
力バッファを含む。このうち、データ出力バッファは、
デュアル・ポート・メモリのシリアル出力モードにおい
て、タイミング制御回路ＴＣから供給されるタイミング
信号φｓｒのハイレベルによって動作状態とされ、対応
するシリアル入出力相補共通データ線ＣＤＳ１〜ＣＤＳ
４から対応するメインアンプを介して出力される読み出
しデータを、タイミング信号φｃに従って対応するシリ
アル入出力端子ＳＩＯ１〜ＳＩＯ４に送出する。一方、
シリアル入出力回路ＳＩＯのデータ入力バッファは、デ
ュアル・ポート・メモリのシリアル入力モードにおい
て、タイミング制御回路ＴＣから供給されるタイミング
信号φｓｗのハイレベルによって動作状態とされ、対応
するシリアル入出力端子ＳＩＯ１〜ＳＩＯ４を介して外
部の装置から供給される書き込みデータを相補書き込み
信号とし、タイミング信号φｃに従って、対応するシリ
アル入出力用相補共通データ線ＣＤＳ１〜ＣＤＳ４に伝
達する。タイミング制御回路ＴＣは、外部から制御信号
として供給されるロウアドレスストローブ信号ＲＡＳ
Ｂ，カラムアドレスストローブＣＡＳＢ，ライトイネー
ブルＷＥＢ，データ転送制御信号ＤＴＢ／ＯＥＢ及びシ
リアル出力制御信号ＳＯＥＢをもとに上記各種のタイミ
ング信号及び内部制御信号を形成し、各回路に供給す
る。また、タイミング制御回路ＴＣは、外部から供給さ
れるシリアルクロック信号ＳＣをもとにタイミング信号
φｃを形成し、ポインタＰＮＴ及びシリアル入出力回路
ＳＩＯに供給する。図１には、図２のデュアル・ポート
・メモリのランダム入出力回路ＲＩＯとその周辺回路の
一実施例の回路図が示されている。同図において、チャ
ンネル（バックゲート）部に矢印が付加されるＭＯＳＦ
ＥＴはＰチャンネル型であり、矢印の付加されないＮチ
ャンネルＭＯＳＦＥＴと区別される。同図では、ランダ
ム入出力回路ＲＩＯの演算論理回路等この発明と直接関
係のない回路ブロックは省略されている。図１におい
て、メモリアレイＭ−ＡＲＹ１の各メモリセルは、情報
蓄積用キャパシタＣｓ及びアドレス選択用ＭＯＳＦＥＴ
Ｑｍによってそれぞれ構成される。メモリアレイＭ−Ａ
ＲＹ１の同一の行に配置されるｎ＋１個のメモリセルの
アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、対応する
ワード線Ｗ０〜Ｗｍにそれぞれ共通接続される。これら
のワード線Ｗ０〜Ｗｍは、さらにロウアドレスデコーダ
ＲＤに結合され、相補内部アドレス信号ａｘ０〜ａｘｉ
に従って択一的にハイレベルの選択状態とされる。一
方、メモリアレイＭ−ＡＲＹ１の同一の列に配置される
ｍ＋１個のメモリセルのアドレス選択用ＭＯＳＦＥＴＱ
ｍのドレインは、対応する相補データ線Ｄ０・Ｄ０Ｂ〜
Ｄｎ・ＤｎＢの非反転信号線又は反転信号線に所定の規
則性をもって交互に結合される。これらの相補データ線
Ｄ０・Ｄ０Ｂ〜Ｄｎ・ＤｎＢは、その一方において、セ
ンスアンプＳＡ１の対応するプリチャージ用ＭＯＳＦＥ
ＴＱ３〜Ｑ４を経て、対応する単位増幅回路ＵＳＡ１〜
ＵＳＡ２に結合される。プリチャージ用ＭＯＳＦＥＴＱ
３〜Ｑ４のゲートはすべて共通接続され、タイミング制
御回路ＴＣからタイミング制御信号φｐｃが供給され
る。プリチャージ用ＭＯＳＦＥＴＱ３〜Ｑ４は、デュア
ル・ポート・メモリが非選択状態とされタイミング信号
φｐｃがハイレベルとされることによって一斉にオン状
態となり、対応する相補データ線の非反転信号線及び反
転信号線を短絡して両信号線をハープリチャージレベル
とする。センスアンプＳＡ１は単位増幅回路ＵＳＡ１〜
ＵＳＡ２は、その入力端子と出力端子がそれぞれ交差接
続される２組のＣＭＯＳインバータ回路によって構成さ
れる。これらのＣＭＯＳインバータ回路には、Ｐチャン
ネルＭＯＳＦＥＴＱ１及びコモンソース線ＰＳを介して
回路の電源電圧Ｖｃｃが供給される。また、これらのＣ
ＭＯＳインバータ回路には、ＮチャンネルＭＯＳＦＥＴ
Ｑ２及びコモンソース線ＮＳを介して回路の接地電位が
供給される。ＭＯＳＦＥＴＱ２のゲートにはタイミング
制御回路ＴＣからタイミング信号φｐａが供給され、Ｍ
ＯＳＦＥＴＱ１のゲートには上記タイミング信号φｐａ
のインバータ回路Ｎ１による反転信号が供給される。こ
れにより、センスアンプＳＡ１の単位増幅回路ＵＳＡ１
〜ＵＳＡ２は、タイミング信号φｐａがハイレベルとさ
れることによって一斉に動作状態とされる。この動作状
態において、センスアンプＳＡ１の各単位増幅回路ＵＳ
Ａ１〜ＵＳＡ２は、選択されたワード線Ｗ０〜Ｗｍに結
合されるｎ＋１個のメモリセルから対応する相補データ
線Ｄ０・Ｄ０Ｂ〜Ｄｎ・ＤｎＢを介して出力される微小
読み出し信号を増幅し、ハイレベル／ロウレベルの２値
読み出し信号とする。相補データ線Ｄ０・Ｄ０Ｂ〜Ｄｎ
・ＤｎＢは、その他方において、カラムスイッチＣＳＷ
１の対応するスイッチＭＯＳＦＥＴＱ５・Ｑ６〜Ｑ７・
Ｑ８を介して、相補共通データ線ＣＤ１・ＣＤ１Ｂに選
択的に接続される。カラムスイッチＣＳＷ１の各対のス
イッチＭＯＳＦＥＴの共通接続されたゲートには、ラン
ダム・アクセス・ポート用カラムアドレスデコーダＲＣ
Ｄから対応するデータ線選択信号Ｙ０〜Ｙｎがそれぞれ
供給される。特に制限されないが、ランダム・アクセス
・ポート用カラムアドレスデコーダＲＣＤは、図１に例
示的に示されるように、ｎ＋１個のナンドゲートＮＡＧ
１〜ＮＡＧ２及びＮＡＧ３〜ＮＡＧ４を含む。ナンドゲ
ートＮＡＧ１〜ＮＡＧ２は、特に制限されないが、ｉ＋
２個の入力端子を持つ。このうち、第１〜第ｉ＋１番目
の入力端子には、対応する相補データ線のカラムアドレ
スに応じて、相補内部アドレス信号ａｙ０〜ａｙｉが所
定の組合せをもって供給される。また、第ｉ＋２番目の
入力端子には、タイミング制御回路ＴＣからタイミング
信号φｙｒが共通に供給される。これにより、各ナンド
ゲート回路ＮＡＧ１〜ＮＡＧ２の出力信号は通常ハイレ
ベルとされ、タイミング信号φｙｒがハイレベルとされ
相補内部アドレス信号ａｙ０〜ａｙｉが対応する組合せ
とされるとき択一的にロウレベルとされる。ナンドゲー
トＮＡＧ１〜ＮＡＧ２の出力信号は、ナンドゲートＮＡ
Ｇ３〜ＮＡＧ４の一方の入力端子に供給される。これら
のナンドゲートＮＡＧ３〜ＮＡＧ４の他方の入力端子に
は、タイミング制御回路ＴＣから供給されるタイミング
信号φａｄのインバータ回路Ｎ３による反転信号が入力
される。ナンドゲートＮＡＧ３〜ＮＡＧ４の出力信号
は、上記データ線選択信号Ｙ０〜Ｙｎとして、カラムス
イッチＣＳＷ１の対応するスイッチＭＯＳＦＥＴのゲー
トに供給される。前述のように、タイミング信号φａｄ
は、デュアル・ポート・メモリがクリア動作モードとさ
れるとき、ワード線の選択動作に先立って一時的にハイ
レベルとされる。したがって、ナンドゲート回路ＮＡＧ
３〜ＮＡＧ４の出力信号すなわちデータ線選択信号Ｙ０
〜Ｙｎは、対応するナンドゲート回路ＮＡＧ１〜ＮＡＧ
２の出力信号がロウレベルとされるとき択一的にハイレ
ベルとされ、またタイミング信号φａｄがハイレベルと
されるとき一斉にハイレベルとされる。つまり、データ
線選択信号Ｙ０〜Ｙｎは、デュアル・ポート・メモリが
通常の動作モードとされるとき、タイミング信号φｙｒ
がハイレベルとされかつＹアドレス信号ＡＹ０〜ＡＹｉ
が対応する組合せとされることによって択一的に選択状
態とされる。また、デュアル・ポート・メモリがクリア
動作モードとされるとき、ワード線の選択動作に先立っ
てタイミング信号φａｄがハイレベルとされることによ
って一斉に選択状態とされる。データ線選択信号Ｙ０〜
Ｙｎがハイレベルの選択状態とされることで、カラムス
イッチＣＳＷ１の対応するスイッチＭＯＳＦＥＴＱ５・
Ｑ６〜Ｑ７・Ｑ８はオン状態とされ、対応する相補デー
タ線と相補共通データ線ＣＤ１・ＣＤ１Ｂを選択的に接
続する。相補共通データ線ＣＤ１・ＣＤ１Ｂは、特に制
限されないが、ランダム入出力回路ＲＩＯの対応するプ
リチャージ用ＭＯＳＦＥＴＱ９を経て、対応するライト
アンプＷＡ１の出力端子及びリードアンプＲＡ１の入力
端子に結合される。同様にメモリアレイＭ−ＡＲＹ２〜
Ｍ−ＡＲＹ４に対応して設けられる相補共通データ線Ｃ
Ｄ２・ＣＤ２Ｂ〜ＣＤ４・ＣＤ４Ｂは、ランダム入出力
回路ＲＩＯの対応するプリチャージ用ＭＯＳＦＥＴＱ１
０〜Ｑ１２を経て、対応するライトアンプＷＡ２〜ＷＡ
４の出力端子及びリードアンプＲＡ２〜ＲＡ４の入力端
子にそれぞれ結合される。プリチャージ用ＭＯＳＦＥＴ
Ｑ９〜Ｑ１２のゲートは共通接続され、タイミング制御
回路ＴＣから上記タイミング信号φｐｃが供給される。
これにより、プリチャージＭＯＳＦＥＴＱ９〜Ｑ１２
は、デュアル・ポート・メモリが非選択状態とされ、タ
イミング信号φｐｃがハイレベルとされることによって
一斉にオン状態となり、対応する相補共通データ線ＣＤ
１・ＣＤ１Ｂ〜ＣＤ４・ＣＤ４Ｂの非反転信号線及び反
転信号線を短絡して所定のハーフプリチャージレベルと
する。つまり、この実施例のデュアル・ポート・メモリ
では、相補データ線Ｄ０・Ｄ０Ｂ〜Ｄｎ・ＤｎＢと相補
共通データ線ＣＤ１・ＣＤ１Ｂ〜ＣＤ４・ＣＤ４Ｂのプ
リチャージレベルは、ともに電源電圧Ｖｃｃの約１／２
のハーフプリチャージレベルとされる。このため、後述
するように、デュアル・ポート・メモリがクリア動作モ
ードとされライトアンプＷＡ１〜ＷＡ４がマスクデータ
に従ってマスカブルな書き込み動作を行なうとき、マス
クされたビットに対応するメモリアレイの相補データ線
Ｄ０・Ｄ０Ｂ〜Ｄｎ・ＤｎＢのレベルが対応する相補共
通データ線に接続されることによって変動することを防
止している。ランダム入出力回路ＲＩＯのライトアンプ
ＷＡ１〜ＷＡ４の入力端子は、対応する入力バッファＩ
Ｂ１〜ＩＢ４の出力端子にそれぞれ結合される。これら
の入力バッファＩＢ１〜ＩＢ４の入力端子は、さらに対
応する入出力端子ＩＯ１〜ＩＯ４に結合される。入力バ
ッファＩＢ１〜ＩＢ４は対応する入出力端子ＩＯ１〜Ｉ
Ｏ４を介して外部から供給される書き込みデータ等を相
補信号として、対応するライトアンプＷＡ１〜ＷＡ４に
伝達する。入力バッファＩＢ１〜ＩＢ４の非反転出力信
号は、さらにマスクレジスタＭＲの対応するビットの入
力端子に供給される。このマスクレジスタＭＲには、タ
イミング制御回路ＴＣからタイミング信号φｍｗが供給
される。この実施例のデュアル・ポート・メモリは、後
述するように、ロウアドレスストローブ信号ＲＡＳＢが
ハイレベルからロウレベルに変化されることによって起
動される。このロウアドレスストローブＲＡＳＢの立ち
下がり変化に先立ってライトイネーブル信号ＷＥＢ及び
データ転送制御信号ＤＴＢ／ＯＥＢがロウレベルとされ
るとき、デュアル・ポート・メモリはクリア動作モード
とされる。このクリア動作モードでは、特に制限されな
いが、ロウアドレスストローブ信号ＲＡＳＢの立ち下が
りエッジに同期してワード線を指定するＸアドレス信号
ＡＸ０〜ＡＸｉが外部端子Ａ０〜Ａｉに供給され、同時
にマスクレジスタＭＲに取り込むべきマスクデータが入
出力端子ＩＯ１〜ＩＯ４を介して供給される。また、カ
ラムアドレスストローブ信号ＣＡＳＢの立ち下がりエッ
ジに同期して書き込みデータが入出力端子ＩＯ１〜ＩＯ
４に供給される。上記タイミング信号φｍｗは、デュア
ル・ポート・メモリのクリア動作モードにおいてロウア
ドレスストローブ信号ＲＡＳＢの立ち下がりエッジを検
出した時点で一時的にハイレベルとされる。タイミング
信号φｍｗが一時的にハイレベルとされることで、マス
クレジスタＭＲは、入出力端子ＩＯ１〜ＩＯ４から対応
する入力バッファＩＢ１〜ＩＢ４を介して供給される４
ビットのマスクデータを取り込み、保持する。特に制限
されないが、これらのマスクデータは、対応するビット
の書き込み動作をマスクせず実行するときロウレベルと
され、対応するビットの書き込み動作をマスクするとき
選択的にハイレベルとされる。マスクレジスタＭＲの各
ビットの出力信号は、対応するノアゲート回路ＮＯＧ１
〜ＮＯＧ４の一方の入力端子に供給される。これらのノ
アゲート回路ＮＯＧ１〜ＮＯＧ４の他方の入力端子に
は、タイミング制御回路ＴＣから供給されるタイミング
信号φｒｗのインバータ回路Ｎ２による反転信号が入力
される。これにより、ノアゲート回路ＮＯＧ１〜ＮＯＧ
４の出力信号は、対応する二つの入力信号がともにロウ
レベルとされるとき、すなわちタイミング信号φｒｗが
ハイレベルとされかつマスクレジスタＭＲの対応する非
反転出力信号がロウレベルとされるとき選択的にハイレ
ベルとされる。つまり、ライトアンプＷＡ１〜ＷＡ４を
動作状態とするためのタイミング信号φｒｗは、マスク
レジスタＭＲの対応するビットに保持されるマスクデー
タがロウレベルとされるときすなわち対応するビットの
書き込み動作がマスクされないときに、選択的に対応す
るライトアンプＷＡ１〜ＷＡ４に伝達される。ノアゲー
ト回路ＮＯＧ１〜ＮＯＧ４の出力信号は、対応するライ
トアンプＷＡ１〜ＷＡ４の動作制御端子にそれぞれ供給
される。ライトアンプＷＡ１〜ＷＡ４のレベル制御端子
には、タイミング制御回路ＴＣから上述のタイミング信
号φａｄが供給される。ライトアンプＷＡ１〜ＷＡ４
は、対応するノアゲート回路ＮＯＧ１〜ＮＯＧ４を介し
て供給されるタイミング信号φｒｗに従って選択的に動
作状態とされる。この動作状態において、ライトアンプ
ＷＡ１〜ＷＡ４は、対応する入出力端子ＩＯ１〜ＩＯ４
から対応する入力バッファＩＢ１〜ＩＢ４を介して供給
される書き込みデータに従った相補書き込み信号を、対
応する相補共通データＣＤ１・ＣＤ１Ｂ〜ＣＤ４・ＣＤ
４Ｂを介して、選択されたメモリセルに供給する。この
とき、これらのライトアンプから出力される相補書き込
み信号のレベルは、レベル制御信号として供給されるタ
イミング信号φａｄに従って制御される。すなわち、タ
イミング信号φａｄがロウレベルとされる通常の書き込
み動作モードにおいて、ライトアンプＷＡ１〜ＷＡ４か
ら出力される相補書き込み信号は、電源電圧Ｖｃｃのよ
うなハイレベルと回路の接地電位のようなロウレベルと
の間をフルスィングされる。また、タイミング信号φａ
ｄがハイレベルとされるクリア動作モードの場合、ライ
トアンプＷＡ１〜ＷＡ４から出力される相補書き込み信
号のレベルは、メモリセルから出力される読み出し信号
と同等以上の微小レベルとされる。つまり、前述のよう
に、メモリアレイＭ−ＡＲＹ１のメモリセルの入出力ノ
ードは、対応する相補データ線Ｄ０・Ｄ０Ｂ〜Ｄｎ・Ｄ
ｎＢの非反転信号線又は反転信号線に所定の規則性をも
って交互に結合される。各メモリセルの記憶データは、
その情報蓄積用キャパシタＣｓに蓄積される電荷の有無
に従って、論理”０”又は論理”１”とされる。すなわ
ち、例えばその入出力ノードが相補データ線の非反転信
号線に結合されるメモリセルの場合、対応するワード線
がハイレベルの選択状態とされることでアドレス選択用
ＭＯＳＦＥＴＱｍがオン状態とされる。このとき、対応
する相補データ線の非反転信号線に論理”０”すなわち
ロウレベルの書き込み信号が供給されると、情報蓄積用
キャパシタＣｓの電荷は放電される。また、対応する相
補データ線の非反転信号線に論理”１”すなわちハイレ
ベルの書き込み信号が供給されると、情報蓄積用キャパ
シタＣｓには電荷が注入され、そのアドレス選択用ＭＯ
ＳＦＥＴＱｍ側の電極の電位はほぼ電源電圧Ｖｃｃとな
る。読み出し動作モードにおいてこのメモリセルが選択
されると、対応する相補データ線の非反転信号線には情
報蓄積用キャパシタＣｓの蓄積電荷に応じた例えば約２
００ｍＶの微小読み出し信号が出力され、そのレベルは
プリチャージレベルより約２００ｍＶと高いレベルとな
る。このとき、対応する相補データ線の反転信号線は、
プリチャージレベルのままとされる。相補データ線のレ
ベル差は、センスアンプＳＡ１の対応する単位増幅回路
によって増幅され、ハイレベル又はロウレベルの２値読
み出し信号とされる。デュアル・ポート・メモリが通常
の書き込み動作モードとされるとき、ライトアンプＷＡ
１〜ＷＡ４は、ワード線の選択動作が終了し、選択され
たワード線に結合されるｎ＋１個のメモリセルの読み出
し信号が対応するセンスアンプによって確立された時点
で動作状態とされる。したがって、選択されたメモリセ
ルの記憶データを書き換えるためには、確立された読み
出し信号を反転しうるだけのレベルの書き込み信号を必
要とする。このため、通常の書き込み動作モードにおい
てライトアンプＷＡ１〜ＷＡ４から出力される相補書き
込み信号は、ハイレベル及びロウレベルの間をフルスィ
ングされる。一方、デュアル・ポート・メモリがクリア
動作モードとされるとき、ライトアンプＷＡ１〜ＷＡ４
はワード線の選択動作に先立って一時的に動作状態とさ
れ、このときライトアンプＷＡ１〜ＷＡ４から出力され
る書き込み信号はハーフプリチャージレベルを中心とす
る相補信号とされ、その正及び負の信号振幅はそれぞれ
例えばメモリセルの読み出し信号と同じ約２００ｍＶの
微小レベルとされる。書き込み動作が終了しさらにワー
ド線の選択動作が終了してメモリセルが選択状態とされ
ることによって、それまでメモリセルに保持されている
記憶データに従った微小読み出し信号が出力されると、
対応する相補データ線の非反転信号線のレベルが変化さ
れる。すなわち、それまでメモリセルに保持されていた
記憶データが論理”０”であり、さらに新しい書き込み
データが論理”０”である場合、非反転信号線のレベル
にはメモリセルの読み出し信号のレベルが重畳され、ハ
ーフプリチャージレベルが例えば約４００ｍＶ低下した
レベルとなる。また、反転信号線のレベルは、読み出し
信号に影響されることなく、ハーフプリチャージレベル
から例えば約２００ｍＶ上昇したレベルとなる。このと
き、新しい書き込みデータが論理”１”である場合、非
反転信号線のレベルはメモリセルの読み出し信号によっ
て相殺され、ハーフプリチャージレベルに戻される。ま
た、反転信号線のレベルは、同様に読み出し信号に影響
されることなく、ハーフプリチャージレベルから例えば
約２００ｍＶ低下したレベルとなる。一方、それまでメ
モリセルに論理”１”の記憶データが保持され、これに
新しく論理”０”の記憶データの書き込み動作が行なわ
れる場合、非反転信号線のレベルはメモリセルの読み出
し信号によって相殺されてハーフプリチャージレベルに
戻される。また、反転信号線のレベルは、読み出し信号
に影響されることなく、ハーフプリチャージレベルから
例えば約２００ｍＶ上昇したレベルとなる。このとき、
新しい書き込みデータが論理”１”である場合、非反転
信号線のレベルにはメモリセルの読み出し信号が重畳さ
れ、ハーフプリチャージレベルから例えば４００ｍＶ上
昇したレベルとなる。また、反転信号線のレベルは、同
様に読み出し信号の影響を受けることなく、ハーフプリ
チャージレベルから例えば約２００ｍＶ低下したレベル
となる。つまり、デュアル・ポート・メモリのクリア動
作モードでは、ライトアンプＷＡ１〜ＷＡ４から出力さ
れる相補書き込み信号がメモリセルから出力される読み
出し信号と同じ程度の微小レベルとされるにもかかわら
ず、相補データ線には書き込み終了後メモリセルから出
力される読み出し信号と同程度以上のレベル差が残され
る。この相補データ線のレベル差は、対応するセンスア
ンプによって拡大されハイレベル又はロウレベルの２値
信号とされる。これにより、選択されたメモリセルの情
報蓄積用キャパシタＣｓには、フルスィング書き込み信
号による書き込み動作と同等の蓄積電荷が注入される。
図３には、図２のデュアル・ポート・メモリのクリア動
作モードの一実施例のタイミング図が示されている。同
図の実施例において、入出力端子ＩＯ１及びＩＯ２に対
応するビットのクリア動作がマスクされることなく行な
われ、入出力端子ＩＯ３及びＩＯ４に対応するビットの
クリア動作がマスクされる。また、選択されたメモリセ
ルは対応する相補データ線の非反転信号線に結合されて
おり、そのメモリセルがそれまでに論理”０”の記憶デ
ータを保持している場合を実線でで、また論理”１”の
記憶データを保持している場合を点線でそれぞれ示して
いる。クリア動作モードにおいて書き込まれる書き込み
データｄ１及びｄ２は、ともに論理”１”とされる。書
き込みデータ及び保持記憶データの他の組合せについて
は、この実施例により推察されたい。以下図３により、
この実施例のデュアル・ポート・メモリのクリア動作モ
ードの概要を説明する。図３において、デュアル・ポー
ト・メモリは、ロウアドレスストローブ信号ＲＡＳＢが
ハイレベルからロウレベルに変化されることによって起
動される。このロウアドレスストローブ信号ＲＡＳＢの
立ち下がり変化に先立って、ライトイネーブル信号ＷＥ
Ｂ及びデータ転送制御信号ＤＴＢ／ＯＥＢがロウレベル
とされる。これにより、デュアル・ポート・メモリは、
このメモリサイクルがクリア動作モードであることを判
定する。ロウアドレスストローブ信号ＲＡＳＢの立ち下
がり変化に先立って、外部端子Ａ０〜Ａｉには選択する
ワード線のロウアドレスｒａが供給される。また、入出
力端子ＩＯ１及びＩＯ２には論理”０”すなわちロウレ
ベルのマスクデータが供給され、入出力端子ＩＯ３及び
ＩＯ４には論理”１”すなわちハイレベルのマスクデー
タが供給される。デュアル・ポート・メモリでは、ロウ
アドレスストローブ信号ＲＡＳＢがロウレベルとされる
ことで、タイミング信号φｐｃがロウレベルとされ、同
時にタイミング信号φａｒ及びφｍｗが一時的にハイレ
ベルとされる。タイミング信号φｐｃがロウレベルとさ
れることで、相補データ線Ｄ０・Ｄ０Ｂ〜Ｄｎ・ＤｎＢ
及び相補共通データ線ＣＤ１・ＣＤ１Ｂ〜ＣＤ４・ＣＤ
４Ｂのプリチャージ動作が停止される。また、タイミン
グ信号φａｒが一時的にハイレベルとされることで、ロ
ウアドレスｒａがロウアドレスバッファＲＡＤＢに取り
込まれ、タイミング信号φｍｗが一時的にハイレベルと
されることで、４ビットのマスクデータがランダム入出
力回路ＲＩＯのマスクレジスタＭＲに取り込まれる。次
に、所定時間経過後にデータ転送制御信号ＤＴＢ／ＯＥ
Ｂがハイレベルに戻され、カラムアドレスストローブ信
号ＣＡＳＢがロウレベルとされる。このカラムアドレス
ストローブ信号ＣＡＳＢの立ち下がり変化に先立って、
入出力端子ＩＯ１及びＩＯ２はともに論理”１”の書き
込みデータｄ１及びｄ２が供給される。このとき、入出
力端子ＩＯ３及びＩＯ４は、ドント・ケアとされる。書
き込みデータｄ１及びｄ２は、ランダム入出力回路ＲＩ
Ｏの入力バッファＩＢ１及びＩＢ２によって相補信号と
され、さらに対応するライトアンプＷＡ１及びＷＡ２に
供給される。デュアル・ポート・メモリでは、カラムア
ドレスストローブＣＡＳＢがロウレベルとされることに
よってタイミング信号φａｄが一時的にハイレベルとさ
れ、このタイミング信号φａｄに包含されるようにタイ
ミング信号φｒｗが一時的にハイレベルとされる。ま
た、タイミング信号φａｄ及びφｒｗがともにロウレベ
ルに戻された時点でタイミング信号φｘがハイレベルと
され、やや遅れてタイミング信号φｐａがハイレベルと
される。タイミング信号φａｄが一時的にハイレベルと
されることで、ランダム・アクセス・ポート用カラムア
ドレスデコーダＲＣＤが動作状態とされ、すべてのデー
タ線選択信号Ｙ０〜Ｙｎがタイミング信号φａｄに同期
して一時的にハイレベルの選択状態とされる。これによ
り、カラムスイッチＣＳＷ１〜ＣＳＷ４のすべてのスイ
ッチＭＯＳＦＥＴＱ５・Ｑ６〜Ｑ７・Ｑ８がオン状態と
され、各メモリアレイのすべての相補データ線Ｄ０・Ｄ
０Ｂ〜Ｄｎ・ＤｎＢが対応する相補共通データＣＤ１・
ＣＤ１Ｂ〜ＣＤ４・ＣＤ４Ｂを介してランダム入出力回
路ＲＩＯの対応するライトアンプＷＡ１〜ＷＡ４に接続
される。タイミング信号φａｄにやや遅れて一時的にハ
イレベルとされるタイミング信号φｒｗは、マスクレジ
スタＭＲに取り込まれたマスクデータに従ってライトア
ンプＷＡ１及びＷＡ２に選択的に伝達される。これによ
り、ライトアンプＷＡ１及びＷＡ２が動作状態とされ、
相補共通データ線ＣＤ１・ＣＤ１Ｂ及びＣＤ２・ＣＤ２
Ｂには書き込みデータｄ１及びｄ２に従った論理”１”
の相補書き込み信号が供給される。このとき、ライトア
ンプＷＡ１及びＷＡ２には同時にハイレベルのタイミン
グ信号φａｄが供給されるため、ライトアンプＷＡ１及
びＷＡ２から出力される相補書き込み信号はメモリセル
の読み出し信号と同程度の微小レベルとされる。すなわ
ち、非反転信号線ＣＤ１及びＣＤ２のレベルはハーフプ
リチャージレベルより例えば約２００ｍＶ高いレベルと
され、反転信号線ＣＤ１Ｂ及びＣＤ２Ｂのレベルはハー
フプリチャージレベルより例えば約２００ｍＶ低いレベ
ルとされる。ライトアンプＷＡ３及びＷＡ４は、対応す
るマスクデータが論理”０”のロウレベルとされること
から、動作状態とされない。ライトアンプＷＡ１及びＷ
Ａ２から微小レベルの相補書き込み信号が供給されるこ
とによって、メモリアレイＭ−ＡＲＹ１及びＭ−ＡＲＹ
２のすべての相補データ線Ｄ０・Ｄ０Ｂ〜Ｄｎ・ＤｎＢ
のレベルは、それぞれ対応する相補共通データ線ＣＤ１
・ＣＤ１Ｂ及びＣＤ２・ＣＤ２Ｂを介して供給される相
補書き込み信号のレベルとされる。これにより、メモリ
アレイＭ−ＡＲＹ１及びＭ−ＡＲＹ２のすべての相補デ
ータ線の非反転信号線のレベルは、ハーフプリチャージ
レベルより例えば約２００ｍＶ高いレベルとされ、反転
信号線のレベルはハーフプリチャージレベルより例えば
約２００ｍＶ低いレベルとされる。このとき、マスクさ
れたビットに対応する相補共通データ線ＣＤ３・ＣＤ３
Ｂ及びＣＤ４・ＣＤ４ＢとメモリアレイＭ−ＡＲＹ３及
びメモリアレイＭ−ＡＲＹ４のすべての相補データ線Ｄ
０・Ｄ０Ｂ〜Ｄｎ・ＤｎＢのレベルは、ハーフプリチャ
ージレベルのままとされる。タイミング信号φａｄ及び
φｒｗがともにロウレベルに戻され代わってタイミング
信号φｘがハイレベルとされることで、ロウアドレスデ
コーダＲＤによるワード線選択動作が開始され、メモリ
アレイＭ−ＡＲＹ１〜Ｍ−ＡＲＹ４のロウアドレスｒａ
に対応する１本のワード線がそれぞれ択一的にハイレベ
ルの選択状態とされる。これにより、各メモリアレイの
相補データ線Ｄ０・Ｄ０Ｂ〜Ｄｎ・ＤｎＢには、このワ
ード線に結合されるｎ＋１個のメモリセルからそれまで
の保持記憶データに従った例えば約２００ｍＶの信号振
幅を持つ微小読み出し信号がそれぞれ出力される。この
とき、図３に実線で示されるように、相補データ線の非
反転信号線に結合されるメモリセルから論理”０”の読
み出し信号が出力される場合、相補データ線の非反転信
号線のレベルは相殺され、ほぼハーフプリチャージレベ
ルＶｃｃ／２に戻される。これに対して、相補データ線
の対応する反転信号線のレベルは、読み出し信号に影響
されることなくハーフプリチャージレベルよりも例えば
約２００ｍＶ低いレベルのままとされる。一方、このと
き、図３に点線で示されるように、相補データ線の非反
転信号線に結合されるメモリセルから論理”１”の読み
出し信号が出力される場合、相補データ線の非反転信号
線のレベルには読み出し信号のレベルが重畳され、ハー
フプリチャージレベルよりも約４００ｍＶ高いレベルと
される。相補データ線の対応する反転信号線のレベル
は、同様に読み出し信号に影響されることなくハーフプ
リチャージレベルよりも約２００ｍＶ低いレベルのまま
とされる。つまり、ワード線の選択動作が終了した後に
おいて、各相補データ線の非反転信号線及び反転信号線
には、対応する書き込みデータに応じたレベル差が残さ
れる。このレベル差は、例えばその最大値が約６００ｍ
Ｖとされ、その最小値が約２００ｍＶとされる。タイミ
ング信号φｘにやや遅れてタイミング信号φｐａがハイ
レベルとされると、センスアンプＳＡ１〜ＳＡ４のすべ
ての単位増幅回路が一斉に動作状態とされる。これによ
り、ワード線選択動作にともなって各メモリアレイの各
相補データ線に生じたレベル差は急速に拡大され、ハイ
レベル又はロウレベルの２値信号とされる。相補データ
線の非反転信号線及び反転信号線のレベル差がフルスィ
ングの振幅に拡大されることで、メモリアレイＭ−ＡＲ
Ｙ１及びＭ−ＡＲＹ２の選択されたｎ＋１個のメモリセ
ルの記憶データは、新しい書き込みデータｄ１及びｄ２
に従って一斉に書き換えられる。ところで、クリア動作
がマスクされるメモリアレイＭ−ＡＲＹ３及びＭ−ＡＲ
Ｙ４の各相補データ線では、各メモリセルから出力され
る微小読み出し信号に従ってレベル差が生じる。これら
のレベル差は、対応するセンスアンプＳＡ３及びＳＡ４
の各単位増幅回路によって急速に拡大されるため、各メ
モリセルの保持記憶データはリフレッシュされる。以上
のように、この実施例のデュアル・ポート・メモリは、
メモリセルの記憶データをワード線単位で一斉に書き換
えるクリア機能を持つ。このクリア動作モードにおい
て、各メモリアレイの相補データ線Ｄ０・Ｄ０Ｂ〜Ｄｎ
・ＤｎＢはワード線の選択動作に先立って一時的に全選
択状態とされ、またライトアンプＷＡ１〜ＷＡ４から出
力される相補書き込み信号のレベルはメモリセルから出
力される読み出し信号と同等以上の微小レベルとされ
る。ライトアンプＷＡ１〜ＷＡ４は、予め供給されるマ
スクデータに従って選択的に動作状態とされるため、所
望のカラー表示に従ったマスカブルなクリア処理を行な
うことができる。また、このとき、マスクされたメモリ
アレイの相補データ線のレベル変動を防止するため、各
相補データ線及び相補共通データ線のプリチャージレベ
ルはともに電源電圧Ｖｃｃ／２のようなハーフプリチャ
ージレベルとされる。これにより、この実施例のデュア
ル・ポート・メモリでは例えば画像用フレームバッファ
メモリの機能に即した高速かつ安定なクリア機能を実現
できるものである。言うまでもなく、これらの機能はク
リア以外の一斉書き込み動作にも利用することができ
る。以上の本実施例に示されるように、この発明をデュ
アル・ポート・メモリ等の半導体記憶装置に適用した場
合、次のような効果が得られる。すなわち、 （１）クリア動作モードを、データ線を全選択状態とし
てワード線単位で実行し、このときライトアンプをデー
タ線が全選択状態とされてからワード線の選択状態が開
始されるまでの間に一時的に動作状態とすることで、デ
ュアル・ポート・メモリ等の半導体記憶装置のクリア動
作モードを高速化できるとともに、書き込み信号のレベ
ルを任意に設定できるという効果が得られる。 （２）上記クリア動作モードにおいて、ライトアンプか
ら出力される相補書き込み信号のレベルをメモリセルの
読み出し信号と同等以上の微小レベルとすることで、デ
ュアル・ポート・メモリ等の半導体記憶装置のクリア動
作モードにおける書き込み電流を大幅に削減し、その低
消費電力化を図ることができるという効果が得られる。 （３）上記クリア動作モードにおいて、複数の入力端子
に対応して設けられる複数のライトアンプを予め供給さ
れるマスクデータに従って選択的に動作状態とすること
で、例えばカラーファクタに対応してマスカブルなクリ
ア動作を実行することができるという効果が得られる。 （４）上記クリア動作モードをデュアル・ポート・メモ
リのランダム・アクセス・ポートを介して行なうこと
で、デュアル・ポート・メモリのシリアル・アクセス・
ポートによるシリアル入出力動作と並行してすなわち例
えば画像表示を行ないつつメモリセルのクリア動作すな
わち例えば表示画像の背景色の変更等を同時に行なうこ
とができるという効果が得られる。 （５）上記クリア動作モードにおいて、各メモリアレイ
のデータ線と共通データ線のプリチャージレベルを同一
のレベルとすることで、マスクされるビットに対応する
メモリアレイのデータ線のレベル変動を防止し、安定し
たクリア動作モードを実現できるという効果が得られ
る。 （６）上記（１）項〜（５）項により、画像用フレーム
バッファメモリ等に適合し、高速かつ安定なクリア機能
を有するデュアル・ポート・メモリ等の半導体記憶装置
を実現できるという効果が得られる。 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更で
あることはいうまでもない。例えば、この実施例のデュ
アル・ポート・メモリでは、ライトイネーブル信号ＷＥ
Ｂ及びデータ転送制御信号ＤＴＢ／ＯＥＢがロウレベル
とされた後ロウアドレスストローブ信号ＲＡＳＢがロウ
レベルとされることでクリア動作モードを識別している
が、例えばクリア動作モードを指定するための特別の制
御信号を設けても良いし、制御信号を任意の組合せとす
ることができる。また、クリア動作モードにおいて各ラ
イトアンプから出力される相補書き込み信号のレベル
は、メモリセルの読み出し信号のレベルと同じである必
要はなく、メモリセルの読み出し信号を相殺しかつ必要
なレベル差を残せるような任意のレベルであってよい。
この実施例では、マスクデータに従ってライトアンプＷ
Ａ１〜ＷＡ４を選択的に動作状態としているが、例えば
図１のランダム・アクセス・ポート用カラムアドレスデ
コーダＲＣＤのナンドゲート回路ＮＡＧ３〜ＮＡＧ４を
メモリアレイごとに設け、これらのナンドゲート回路の
他方の入力端子にタイミング信号φａｄをマスクデータ
に従って選択的に供給することで、各メモリアレイの相
補データ線をマスクデータに従って選択的に全選択状態
にすることも良い。また、これらのマスクデータは、マ
スクデータを供給するための独立したメモリサイクルに
よってデュアル・ポート・メモリに供給されるものであ
ってもよいし、入出力端子ＩＯ１〜ＩＯ４以外の外部端
子から供給されるものであってもよい。さらに、入出力
端子、共通データ線、ライトアンプ及びメモリアレイ等
は８組以上設けられるものであっても良いし、図１に示
されるランダム入出力回路ＲＩＯ及びその周辺回路の具
体的な回路構成や図２に示されるデュアル・ポート・メ
モリのブロック構成及び図３に示される制御信号等の組
合せなど、種々の実施形態を採りうる。以上の説明では
主として本発明者によってなされた発明をその背景とな
った利用分野であるデュアル・ポート・メモリに適用し
た場合について説明したが、それに限定されるものでは
なく、例えば通常のダイナミック型ＲＡＭ等の各種半導
体記憶装置にも適用できる。本発明は、少なくとも各デ
ータ線に対応してセンスアンプが設けられる半導体記憶
装置及びこのような半導体記憶装置を内蔵するディジタ
ル装置に広く適用できる。 【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、次
のとおりである。すなわち、クリア動作モードを、メモ
リアレイのデータ線を全選択状態としてワード線単位で
実行し、このときライトアンプをデータ線が全選択状態
とされてからワード線の選択動作が開始されるまでの間
に一時的に動作状態とするとともに、ライトアンプから
出力される書き込み信号を相補信号としそのレベルをメ
モリセルの読み出し信号と同等以上の微小レベルとする
ことで、デュアル・ポート・メモリ等の半導体記憶装置
のクリア動作モードを高速化しかつ低消費電力化するこ
とができるものである。

【図面の簡単な説明】 【図１】この発明が適用されたデュアル・ポート・メモ
リのランダム入出力回路及びその周辺回路の一実施例を
示す回路図。 【図２】図１のランダム入出力回路を含むデュアル・ポ
ート・メモリの一実施例を示すブロック図。 【図３】図２のデュアル・ポート・メモリのクリア動作
モードの一実施例を示すタイミング図。 【符号の説明】 ＲＩＯ・・・ランダム入出力回路、Ｍ−ＡＲＹ１〜Ｍ−Ａ
ＲＹ４・・・メモリアレイ、ＳＡ１〜ＳＡ４・・・センスアン
プ、ＣＳＷ１〜ＣＳＷ４・・・カラムスイッチ、ＲＣＤ・・・
ランダム・アクセス・ポート用カラムアドレスデコー
ダ、ＲＤ・・・ロウアドレスデコーダ、ＷＡ１〜ＷＡ４・・・
ライトアンプ、ＲＡ１〜ＲＡ４・・・リードアンプ、ＩＢ
１〜ＩＢ４・・・入力バッファ、ＯＢ１〜ＯＢ４・・・出力バ
ッファ、ＭＲ・・・マスクレジスタ、ＵＳＡ１〜ＵＳＡ２・
・・センスアンプ単位増幅回路、Ｃｓ・・・情報蓄積用キャ
パシタ、Ｑｍ・・・アドレス選択用ＭＯＳＦＥＴ、Ｑ１・・・
ＰチャンネルＭＯＳＦＥＴ，Ｑ２〜Ｑ１２・・・Ｎチャン
ネルＭＯＳＦＥＴ，Ｎ１〜Ｎ３・・・インバータ回路、Ｎ
ＡＧ１〜ＮＡＧ４・・・ナンドゲート回路、ＮＯＧ１〜Ｎ
ＯＧ４・・・ノアゲート回路、ＤＲ１〜ＤＲ４・・・データレ
ジスタ、ＤＳＬ１〜ＤＳＬ４・・・データセレクタ、ＰＮ
Ｔ・・・ポインタ、ＡＬ・・・アドレスラッチ、ＳＣＤ・・・シ
リアル・アクセス・ポート用カラムアドレスデコーダ、
ＳＩＯ・・・シリアル入出力回路、ＦＣ・・・機能制御回路、
ＣＡＤＢ・・・カラムアドレスバッファ、ＲＡＤＢ・・・ロウ
アドレスバッファ、ＡＭＸ・・・アドレスマルチプレク
サ、ＲＥＦＣ・・・リフレッシュアドレスカウンタ、ＴＣ・
・・タイミング制御回路。

Claims (1)

1. (57)【特許請求の範囲】 １．複数のデータ線対と、複数のワード線と、各複数の
   ワード線と複数のデータ線対の交点に設けられた複数の
   ダイナミック型のメモリセルと、 上記各データ線対の電位差を増幅し、論理ハイレベルま
   たは論理ロウレベルを得るための複数のセンスアンプ
   と、 各メモリアレイに対応して設けられる複数の共通データ
   線対と、 上記各メモリアレイと対応して設けられるとともに上記
   共通データ線対と上記データ線対との間を選択的に結合
   するための複数のスイッチ手段と、 各共通データ線対に対応して設けられる複数のライトア
   ンプと、 上記複数のライトアンプのいずれかを選択的に動作させ
   るための制御手段とを含み、 上記制御手段によって動作状態に選択されたライトアン
   プにより外部から入力された書き込み信号を、該ライト
   アンプに対応する共通データ線対とオン状態の上記スイ
   ッチ手段とを介して上記データ線対に供給せしめ、その
   後動作状態とされる上記センスアンプにより上記書き込
   み信号を増幅せしめることによって書き込み動作が行わ
   れるようにされてなり、上記センスアンプは、上記書き込み動作において上記デ
   ータ線対に上記論理ハイレベルと上記論理ロウレベルの
   振幅より小さい信号振幅にされた書き込み信号が供給さ
   れたタイミングで信号増幅を開始するようにその動作が
   制御されるものである ことを特徴とする半導体記憶装
   置。 ２．上記半導体記憶装置は、上記メモリセルが非選択状
   態である場合において、上記複数のデータ線対と上記共
   通データ線対とはプリチャージ回路によってほぼ同一の
   電位レベルに設定されることを特徴とする特許請求の範
   囲第１項記載の半導体記憶装置。 ３．上記同一の電位レベルは、上記論理ハイレベルと上
   記論理ロウレベルとの略中間の電位レベルであることを
   特徴とする特許請求の範囲第２項記載の半導体記憶装
   置。 ４．上記スイッチ手段の動作は、上記ワード線の選択動
   作に先立って行われるものであることを特徴とする特許
   請求の範囲第１項記載の半導体記憶装置。 ５．上記ワード線が選択状態にされた後に上記センスア
   ンプを動作せしめることを特徴とする特許請求の範囲第
   ４項記載の半導体記憶装置。 ６．上記制御手段により非動作状態にされたライトアン
   プに対応するメモリアレイにおいて選択されたワード線
   に結合されるダイナミック型メモリセルの記憶情報がリ
   フレッシュされることを特徴とする特許請求の範囲第１
   項記載の半導体記憶装置。 ７．上記制御手段により動作状態にされたライトアンプ
   に対応するメモリアレイ内のワード線と、非動作状態に
   されたライトアンプに対応するメモリアレイ内のワード
   線とをほぼ同一タイミングで選択状態とせしめることを
   特徴とする特許請求の範囲第１項記載の半導体記憶装
   置。 ８．上記制御手段により動作状態にされたライトアンプ
   に対応するメモリアレイにおいて、上記スイッチ手段が
   オン状態とされ、複数のセンスアンプにより増幅された
   上記書き込み信号を選択されたワード線に結合された複
   数の上記メモリセルの書き込むものであることを特徴と
   する特許請求の範囲第１項記載の半導体記憶装置。 ９．上記制御手段は、記憶手段によって上記複数のライ
   トアンプの動作状態又は非選択状態を指示する情報を保
   持することを特徴とする特許請求の範囲第１項記載の半
   導体記憶装置。 １０．上記半導体記憶装置は、シリアルアクセスポート
   とランダムアクセスポートとを備えてなるものであるこ
   とを特徴とする特許請求の範囲第１項記載の半導体記憶
   装置。 １１．上記半導体記憶装置は、ロウアドレスストローブ
   信号を受ける第１の外部端子と、カラムアドレスストロ
   ーブ信号を受ける第２の外部端子と、入力データ又は出
   力データを受ける第３の外部端子とを有し、 上記第１の外部端子に供給される信号の立ち下がりに応
   答して、上記ライトアンプの動作を制御するデータを上
   記第３の外部端子から受けることによって、上記複数の
   ライトアンプのいずれかを選択的に動作させることを特
   徴とする特許請求の範囲第１項乃至第１０項のいずれか
   １に記載の半導体記憶装置。