JP2728395B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、１ビット又は数ビット単位でランダム入出力を行う
ランダム・アクセス・ポートとワード線単位でシリアル
入出力を行うシリアル・アクセス・ポートをあわせ持つ
デュアル・ポート・メモリ等に利用して特に有効な技術
に関するものである。 〔従来の技術〕 文字や図形等をCRT（陰極線管）の画面上に表示させ
るための画像用フレームバッファメモリ等として用いら
れるデュアル・ポート・メモリについては、例えば、日
経マグロウヒル社発行の1986年３月24日付『日経エレク
トロニクス』の243頁〜264頁に記載されている。 〔発明が解決しようとする問題点〕 上記に記載されるデュアル・ポート・メモリのシリア
ル・アクセス・ポートには、メモリアレイを構成する複
数のデータ線に対応してデータレジスタが設けられ、デ
ータレジスタのそれぞれのビットを順次シリアル入出力
用相補共通データ線に接続するためのデータセレクタが
設けられる。データセレクタを構成する各スイッチMOSF
ET対のゲートには、ポインタにおいて外部から供給され
たＹアドレス信号で指定される先頭ビットにセットされ
る論理“1"の信号をループ状にシフトすることで形成さ
れるデータレジスタ選択信号が供給される。これによ
り、データを固定した位置で保持するデータレジスタに
対し、任意のビットから任意のビット長のデータを入出
力できるようにするものである。 ところが、画像システムが高品質化され、CRTの画素
が高精彩化されていく中で、１ワード線すなわち１水平
走査線に対応するビット長が増大し、大容量のシリアル
メモリが必要とされるようになりつつなる。このような
シリアルメモリを比較的小容量のデュアル・ポート・メ
モリによって構成しようとすると、複数のデュアル・ポ
ート・メモリを論理的に直列形態に接続しなくてはなら
ない。しかし、上記のような従来のデュアル・ポート・
メモリは、そのままで直列形態にカスケード接続しうる
機能を持っていない。すなわち、複数のデユアル・ポー
ト・メモリをカスケード接続しようとするときには、各
デユアル・ポート・メモリは、その前段側に配置された
デユアル・ポート・メモリからのデータを受けつつ、そ
の後段に配置されたデユアル・ポート・メモリへデータ
を出力する新たな機能を持つことが必要となるものであ
る。しかるに、従来のデユアル・ポート・メモリは、デ
ータの入力又は出力機能を持つが、カスケード接続の際
に必要となる上述のような入出力機能を持っていなく、
そのためカスケード接続ができなかった。したがって、
アドレスバス及びデータバスに対して複数のデュアル・
ポート・メモリを並列形態に接続し、これらのデュアル
・ポート・メモリを見掛け上カスケード接続形態とする
方法を採らざるをえない。この場合、メモリチップの外
部に、複数のデュアル・ポート・メモリに対し順次チッ
プ選択信号を供給するためのカウンタ回路やタイミング
制御回路を設けなくてはならず、シリアルメモリのコス
ト上昇を招くととも、その制御処理を複雑化してしま
う。 この発明の目的は、新しい機能を有するデュアル・ポ
ート・メモリ等の半導体記憶装置を提供することにあ
る。 この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述および添付図面から明らかになる
であろう。 〔問題点を解決するための手段〕 本願において開示される実施例のうち代表的なものの
概要を簡単に説明すれば、下記の通りである。すなわ
ち、シリアルデータ入力用外部端子からシリアルクロッ
ク信号に同期して入力される入力データをデータレジス
タの対応するビットに入力する前にそのビットにそれま
で保持されるデータを読み出しシリアルデータ出力用外
部端子に出力するものである。 〔作用〕 上記手段によれば、複数の半導体記憶装置を直列形態
に接続することによって論理的に連続したアドレスを割
り当て、上記シリアルデータ出力用外部端子を論理的に
連続する次のアドレスが割り当てられる半導体記憶装置
のシリアルデータ入力用外部端子に結合することで、複
数の半導体記憶装置の複数のデータレジスタを連続する
大きなビット長のシフトレジスタとして用いることがで
き、それぞれの半導体記憶装置の記憶容量の個数倍に相
当する任意の記憶容量を持つシリアルメモリを実現する
ことができるものである。 〔実施例〕 第３図には、この発明が適用されたデュアル・ポート
・メモリの一実施例のブロック図が示されている。同図
の各回路ブロックは、公知の半導体集積回路の製造技術
によって、特に制限されないが、単結晶シリコンのよう
な１個の半導体基板上において形成される。 この実施例のデュアル・ポート・メモリには、ダイナ
ミック型RAMを基本構成とし４ビット単位でアクセスさ
れるランダム・アクセス・ポートと、ワード線単位で記
憶データのシリアル入出力動作を行うシリアル・アクセ
ス・ポートが設けられる。これにより、デュアル・ポー
ト・メモリは、一連のシリアル入出力動作を実行しなが
ら同時にランダム・アクセス・ポートのアクセスを行う
ことを可能にしている。ランダム・アクセス・ポートに
含まれるランダム入出力回路RIOにはラスタ演算等を行
うための論理演算回路が設けられ、この論理演算回路を
制御するための機能制御回路FCが設けられる。シリアル
・アクセス・ポートにはシリアル入出力回路SIOが設け
られ、通常４つのシリアル入出力端子SIO1〜SIO4を介し
て、４つのメモリアレイに対応する記憶データが同時に
シリアルに入出力される。しかし、デュアル・ポート・
メモリの特定の動作モードにおいては、シリアル入出力
端子SIO1がシリアルデータ出力外部端子またシリアル入
出力端子SIO2がシリアルデータ入力用外部端子として専
用化され、４つのメモリアレイに対応する記憶データは
シリアルデータ入力用外部端子とシリアルデータ出力用
外部端子を介して時系列的に入出力され、いわゆる×１
ビット構成とされる。 デュアル・ポート・メモリには、外部の装置から、通
常のダイナミック型RAMで用いられるロウアドレススト
ローブ信号▲▼，カラムアドレスストローブ信号
▲▼及びライトイネーブル信号▲▼等の制御
信号の他、ランダム・アクセス・ポートとシリアル・ア
クセス・ポートとの間のデータ転送制御に用いられるデ
ータ転送制御信号▲▼／▲▼と、シリアル・ア
クセス・ポートの入出力切り換え制御に用いられるシリ
アル出力制御信号▲▼及びシリアル入出力時にお
いて同期信号として用いられるシリアルクロック信号SC
が入力される。 この実施例のデュアル・ポート・メモリのランダム・
アクセス・ポートには、特に制限されないが、４つのメ
モリアレイＭ−ARY1〜Ｍ−ARY4が設けられ、それぞれの
メモリアレイに対応してセンスアップSA1〜SA4,カラム
スイッチCSW1〜CSW4が設けられる。また、メモリアレイ
Ｍ−ARY1〜Ｍ−ARY4に共通に、ランダム・アクセス・ポ
ート用カラムアドレスデコーダRCD及びロウアドレスデ
コーダRDが設けられる。これらのアドレスデコーダは、
半導体基板上のメモリアレイの配置に応じて、複数個設
けられることもある。第２図には、メモリアレイＭ−AR
Y1とその周辺回路が例示的に示されている。 第３図において、メモリアレイＭ−ARY1は、同図の垂
直方向と配置されるｍ＋１本のワード線W0〜Wmと、同図
の水平方向に配置されるｎ＋１組の相補データ線D0・▲
▼〜Dn・▲▼及びこれらのワード線と相補デー
タ線の交点に配置される（ｍ＋１）×（ｎ＋１）個のメ
モリセルにより構成される。 各ワード線は、ロウアドレスデコーダRDに結合され、
Ｘアドレス信号AX0〜AXiに指定される一本のワード線が
選択・指定される。 ロウアドレスデコーダRDは、ロウアドレスバッファRA
DBから供給される相補内部アドレス信号ａx0〜ａxi（こ
こで、例えば外部から供給されるＸアドレス信号AX0と
同相の内部アドレス信号ax0と逆相の内部アドレス信号
▲▼をあわせて相補内部アドレス信号ａx0のよう
に表す。以下同じ）をデコードし、Ｘアドレス信号AX0
〜AXiに指定される一本のワード線を選択し、ハイレベ
ルの選択状態とする。ロウアドレスデコーダRDによるワ
ード線の選択動作は、タイミング制御回路TCから供給さ
れるワード線選択タイミング信号φｘに従って行われ
る。 ロウアドレスバッファRADBは、アドレスマルチプレク
サAMXから供給されるロウアドレス信号を受け、相補内
部アドレス信号ａx0〜ａxiを形成して、ロウアドレスデ
コーダRDに供給する。この実施例のデュアル・ポート・
メモリでは、ロウアドレスを指定するためのＸアドレス
信号AX0〜AXiとカラムアドレスを指定するためのＹアド
レス信号AY0〜AYiは、同一の外部端子A0〜Aiを介して時
分割されて供給されるいわゆるアドレスマルチプレクス
方式を採っている。したがって、ロウアドレスストロー
ブ信号▲▼の立ち下がりに同期してＸアドレス信
号AX0〜AXiが、またカラムアドレスストローブ信号▲
▼の立ち下がりに同期してＹアドレス信号AY0〜AYi
がそれぞれ外部端子A0〜Aiに供給される。さらに、この
実施例のデュアル・ポート・メモリには、メモリセルの
記憶データを所定の周期内に読み出し・再書き込みする
ための自動リフレッシュモードが設けられ、この自動リ
フレッシュモードにおいてリフレッシュすべきワード線
を順次指定するためのリフレッシュアドレスカウンタRE
FCが設けられる。 アドレスマルチプレクサAMXは、タイミング制御回路T
Cから供給されるタイミング信号φrefに従って、外部端
子A0〜Aiを介して供給されるＸアドレス信号AX0〜AXiと
リフレッシュアドレスカウンタREFCから供給されるリフ
レッシュアドレス信号cx0〜cxiを選択し、ロウアドレス
信号としてロウアドレスバッファRADBに伝達する。すな
わち、タイミング信号φrefがロウレベルとされる通常
のメモリアクセスモードにおいて、外部端子A0〜Aiを介
して外部の装置から供給されるＸアドレス信号AX0〜AXi
を選択し、タイミング信号φrefがハイレベルとされる
自動リフレッシュモードにおいて、リフレッシュアドレ
スカウンタREFCから出力されるリフレッシュアドレス信
号cx0〜cxiを選択する。 前述のように、Ｘアドレス信号AX0〜AXiはロウアドレ
スストローブ信号▲▼の立ち下がりに同期して外
部端子A0〜Aiに供給されるため、ロウアドレスバッファ
RADBによるロウアドレス信号の取り込みは、タイミング
制御回路TCにおいてロウアドレスストローブ信号▲
▼の立ち下がりを検出して形成されるタイミング信号
φarに従って行われる。 一方、メモリアレイＭ−ARY1の相補データ線D0・▲
▼〜Dn・▲▼は、その一方において、カラムスイ
ッチCSW1の対応するスイッチMOSFETに結合され、さらに
これらのスイッチMOSFETを介して選択的に相補共通デー
タ線ＣD1（ここで、相補共通データ線を構成する非反転
信号線CD1及び反転信号線▲▼をあわせて相補共
通データ線ＣD0のように表す。以下同じ）に接続され
る。 カラムスイッチCSW1は、それぞれ対応する相補データ
線に結合されるｎ＋１対のスイッチMOSFETによって構成
される。これらのスイッチMOSFET対の他方の端子は、相
補共通データ線を構成する非反転信号線CD1又は反転信
号線▲▼に共通に結合される。これにより、カラ
ムスイッチCSW1は相補データ線D0・▲▼〜Dn・▲
▼と共通相補データ線ＣD1とを選択的に接続させる。
カラムスイッチCSW1を構成する各対の二つのスイッチMO
SFETのゲートはそれぞれ共通接続され、ランダム・アク
セス・ポート用カラムアドレスデコーダRCDによって形
成されるデータ線選択信号が供給される。 ランダム・アクセス・ポート用カラムアドレスデコー
ダRCDは、カラムアドレスバッファCADBから供給される
相補内部アドレス信号ａy0〜ａyiをデコードし、タイミ
ング制御回路TCから供給されるデータ線選択タイミング
信号φyrに従って、上記データ線選択信号を形成し、カ
ラムスイッチCSW1〜CSW4に供給する。 カラムアドレスバッファCADBは、タイミング制御回路
TCにおいてカラムアドレスストローブ信号▲▼の
立ち下がりを検出して形成されるタイミング信号φacに
従って、外部端子A0〜Aiを介して供給されるＹアドレス
信号AY0〜AYiを入力し、保持するとともに、相補内部ア
ドレス信号ａy0〜ａyiを形成してランダム・アクセス・
ポート用カラムアドレスデコーダRCDに供給する。 メモリアレイＭ−ARY1の相補データ線D0・▲▼〜
Dn・▲▼は、その他方において、センスアンプSA1
の対応する単位回路に結合され、さらにシリアル・アク
セス・ポートのデータレジスタDR1の対応する単位回路
に結合される。 センスアンプSA0の各単位回路は、交差接続される二
つのCMOSインバータ回路からなるラッチをその基本構成
とする。これらのセンスアンプの単位回路は、タイミン
グ制御回路TCから供給されるタイミング信号φpaによっ
て動作状態とされ、対応する相補データ線に出力される
メモリセルの微小読み出し信号を増幅し、ハイレベル／
ロウレベルの２値信号とする。 Ｙアドレス信号AY0〜AYiにより指定される相補データ
線が選択的に接続される相補共通データ線ＣD1は、ラン
ダム・アクセス・ポート用入出力回路RIOに結合され
る。このランダム・アクセス・ポート用入出力回路RIO
には、メモリアレイＭ−ARY2〜Ｍ−ARY4に対応して設け
られる相補共通データ線ＣD2〜ＣD4が同様に結合され
る。 ランダム入出力回路RIOは、デュアル・ポート・メモ
リのランダム・アクセス・ポート書き込み動作モードに
おいて、タイミング制御回路TCから供給されるタイミン
グ信号φrwによって動作状態とされ、入出力端子IO1〜I
O4を介して外部の装置から供給される書き込みデータを
相補書き込み信号とし、相補共通データ線ＣD1〜ＣD4に
伝達する。また、デュアル・ポート・メモリのランダム
・アクセス・ポート読み出し動作モードにおいて、タイ
ミング制御回路TCから供給されるタイミング信号φrrに
よって動作状態とされ、相補共通データ線ＣD1〜ＣD4を
介して伝達されるメモリセルの読み出し２値信号をさら
に増幅し、入出力端子IO1〜IO4から送出する。さらに、
このランダム入出力回路RIOには、特に制限されない
が、リード・モディファイ・ライト機能と類似した演算
書き込みサイクルによって、メモリセルから読み出した
データと入力データとの間で種々の演算を行い再度書き
込みを行うための論理演算回路が設けられる。この論理
演算回路には、ラスタ演算等を行うための各種の演算モ
ードが用意される。 論理演算回路の演算モードは、機能制御回路FCによっ
て選択・指定される。機能制御回路FCは、外部端子A0〜
A3を介して供給される演算コードを保持するコードレジ
スタと、その演算コードをデコードし論理演算回路の演
算モードを選択・指定するためのデコーダを含む。演算
コードは、カラムアドレスストローブ信号▲▼が
ロウアドレスストローブ信号▲▼に先立ってロウ
レベルとされ、同時にライトイネーブル信号▲▼が
ロウレベルとされる演算モード設定サイクルにおいて、
外部端子A0〜A3を介してデュアル・ポート・メモリに供
給される。また、特に制限されないが、演算コードの特
定の組み合わせは、後述するように、シリアル入出力端
子SIO1をシリアルデータ出力用外部端子としまたシリア
ル入出力端子SIO2をシリアルデータ入力用外部端子とし
て専用化してシリアルメモリモードとするための内部制
御信号smとして用いられる。 一方、この実施例のデュアル・ポート・メモリのシリ
アル・アクセス・ポートは、各メモリアレイの相補デー
タ線に対応して設けられるｎ＋１ビットのデータレジス
タDR1〜DR4と、データセレクタDSL1〜DSL4及びこれらの
データレジスタとデータセレクタに共通に設けられるポ
インタPNT,シリアル・アクセス・ポート用カラムアドレ
スデコーダSCD及びシリアル入出力回路SIOによって構成
される。なお、ポインタPNT及びシリアル・アクセス・
ポート用カラムアドレスデコーダSCDは、半導体基板上
におけるメモリアレイの配置の関係で複数個設けられる
こともある。 データレジスタDR1は、後述するように、メモリアレ
イＭ−ARY1の各相補データ線に対応して設けられ交差接
続される二つのCMOSインバータ回路からなるフリップフ
ロップと、これらのフリップフロップの入出力ノードと
対応する相補データ線の非反転信号線及び反転信号線の
間に設けられるデータ転送用のｎ＋１対のスイッチMOSF
ETにより構成される。データ転送用スイッチMOSFETは、
タイミング制御回路TCから供給されるデータ転送用のタ
イミング信号φdtにより、一斉にオン状態とされる。 データレジスタDR1の各ビットは、さらにデータセレ
クタDSL1の対応するスイッチMOSFET対に結合される。デ
ータセレクタDSL1は、データレジスタDR1の各ビットと
シリアル入出力用相補共通データ線_ＣDS1を選択的に接
続する。データセレクタDSL1を構成する各対のスイッチ
MOSFETは、ポインタPNTから供給されるデータレジスタ
選択信号に従ってオン状態とされる。データセレクタDS
L1は、デュアル・ポート・メモリがシリアルメモリモー
ドとされる場合において、外部の装置から供給されるシ
リアルクロック信号SCの各サイクルに応じてデータレジ
スタDR1の対応するビットを選択しそのビットにそれま
で保持されているデータをシリアルデータ出力用外部端
子を介して出力し、またシリアルデータ入力用外部端子
を介して供給される入力データをシリアルクロック信号
SCの各サイクルに対応するデータレジスタDR1のビット
の一つ前のビットに入力するために、ポインタPNTから
送られるデータレジスタ選択信号を選択的にシフトする
機能を持つ。 ポインタPNTは、ｎ＋１ビットのシフトレジスタによ
り構成され、その最終ビットの出力端子psはその先頭ビ
ットの入力端子に結合される。ポインタPNTは、デュア
ル・ポート・メモリの各種のシリアル入出力動作モード
において、タイミング制御回路TCから供給されるシフト
クロック用タイミング信号φｃに従って、ループ状のシ
フト動作を行う。ポインタPNTの各ビットは、さらにシ
リアル・アクセス・ポート用カラムアドレスデコーダSC
Dの対応する出力端子に結合される。 シリアル・アクセス・ポート用カラムアドレスデコー
ダSCDは、カラムアドレスバッファCADBから供給される
相補内部アドレス信号ａy0〜ａyiをデコードし、Ｙアド
レス信号AY0〜AYiによって指定されるシリアル入出力の
先頭ビットに対応するポインタPNTのビットのみを論理
“1"とする。すなわち、シリアル入出力モードにおいて
は、Ｘアドレス信号AX0〜AXiによってワード線が選択さ
れ、Ｙアドレス信号AY0〜AYiによってシリアル入出力す
るべき先頭のカラムアドレスが指定される。シリアル・
アクセス・ポート用カラムアドレスデコーダSCDによっ
てポインタPNTの指定されたビットに書き込まれた論理
“1"の信号は、タイミング信号φｃに従ってポインタPN
T内をループ状にシフトされる。この論理“1"の信号が
シフトされることによって、データセレクタDSL1には順
次ハイレベルのデータレジスタ選択信号が供給され、デ
ータレジスタDR1の各ビットが次々にシリアル入出力用
相補共通データ線ＣDS1に接続される。これにより、こ
の実施例のデュアル・ポート・メモリは、記憶データの
シリアル入出力を任意のカラムアドレスから開始し、ま
た任意のビットで終了することができる。 シリアル入出力回路SIOは、後述するように、各シリ
アル入出力用相補共通データ線ＣDS1〜ＣDS4に対応して
設けられるメインアンプMA1〜MA4及びライトアンプWA1
〜WA4とシリアル入出力端子SIO1〜SIO4に対応して設け
られるデータ入力バッファDIB1〜DIB4,データ出力バッ
ファDOB1〜DOB4及びシリアルメモリモードにおいて入力
データを保持するための二つの書き込みデータレジスタ
WRA,WRBと出力データを保持するための二つの読み出し
データレジスタRRA,RRB等を含む。データ出力バッファD
OB1〜DOB4は、デュアル・ポート・メモリの読み出しデ
ータ転送サイクルにおいて、タイミング制御回路TCから
供給されるタイミング信号φsrのハイレベルによって動
作状態とされ、対応するシリアル入出力用相補共通デー
タ線ＣDS1〜ＣDS4を介して出力され対応するメインアン
プによって増幅される読み出しデータを、シリアル入出
力端子SIO1〜SIO4から外部の装置に出力する。また、シ
リアル入出力回路SIOのライトアンプWA1〜WA4は、デュ
アル・ポート・メモリのシリアルデータ書き込みサイク
ルにおいて、タイミング制御回路TCから供給されるタイ
ミング信号φswのハイレベルによって動作状態とされ、
対応するシリアル入出力端子SIO1〜SIO4を介して外部の
装置から供給される書き込みデータを相補書き込み信号
とし、対応するシリアル入出力用相補共通データ線ＣDS
1〜ＣDS4に伝達する。 この実施例のデュアル・ポート・メモリでは、通常シ
リアル入出力回路SIOのシリアル出力信号は、上記のよ
うに４つのシリアル入出力端子SIO1〜SIO4を介して４ビ
ット同時に出力される。しかし、複数のデュアル・ポー
ト・メモリを直列形態に接続し、論理的に連続したアド
レスを割り当てることで大容量のシリアルメモリを構成
するシリアルメモリモードの場合、シリアル入出力端子
SIO1がシリアルデータ出力用外部端子として、またシリ
アル入出力端子SIO2がシリアルデータ入力用外部端子と
してそれぞれ専用化される。このようなシリアルメモリ
モードにおけるシリアル入出力回路SIOの動作について
は、後で詳細に説明する。また、このシリアルメモリモ
ードは、ランダム入出力回路RIOの特定の演算コードの
組み合わせにおいてハイレベルとされる内部制御信号sm
によって指定される。 タイミング制御回路TCは、外部から制御信号として供
給されるロウアドレスストローブ信号▲▼，カラ
ムアドレスストローブ信号▲▼，ライトイネーブ
ル信号▲▼，データ転送制御信号▲▼／▲
▼及びシリアル出力制御信号▲▼によって、上記
各種のタイミング信号を形成し各回路に供給する。ま
た、外部から供給されるシリアルクロック信号SCによ
り、シリアル入出力動作を同期化するためのタイミング
信号φｃ等の形成し、ポインタPNT及びシリアル入出力
回路SIOに供給する。 各制御信号が適当な組み合わせとされることで、デュ
アル・ポート・メモリの動作モードが指定される。例え
ば、まずロウアドレスストローブ信号▲▼がロウ
レベルとなり、続いてカラムアドレスストローブ信号▲
▼がロウレベルとなった時点でライトイネーブル
信号▲▼がハイレベルであると、通常のランダム・
アクセス・ポートの読み出し動作モードとされる。ロウ
アドレスストローブ信号▲▼及びカラムアドレス
ストローブ信号▲▼の両方の立ち下がり時点でラ
イトイネーブル信号▲▼がロウレベルである場合、
通常のランダム・アクセス・ポートの書き込み動作モー
ドとされる。また、ロウアドレスストローブ信号▲
▼の立ち下がり時点でライトイネーブル信号▲▼
がハイレベルであり、カラムアドレスストローブ信号▲
▼の立ち下がり時点でロウレベルである場合、論
理演算回路の各種の演算モードを用いる演算書き込みサ
イクルとされる。さらに、ロウアドレスストローブ信号
▲▼の立ち下がり時点でライトイネーブル信号▲
▼がハイレベルでありデータ転送制御信号▲▼
／▲▼がロウレベルの場合、メモリアレイの読み出
しデータをデータレジスタDR1〜DR4に転送しシリアルク
ロック信号SCに同期してシリアルに出力するための読み
出しデータ転送サイクルとされる。この読み出しデータ
転送サイクルにおいて、選択されたワード線に結合され
るメモリセルからのデータ読み出しが終了しデータ転送
制御信号▲▼／▲▼がロウレベルからハイレベ
ルに戻された後、データ転送用のタイミング信号φdtが
形成され、読み出しデータをデータレジスタDR1〜DR4に
転送するとともにシリアルクロック信号SCに同期したシ
リアル出力動作が開始される。 次に、ロウアドレスストローブ信号▲▼の立ち
下がり時点でデータ転送制御信号▲▼／▲▼と
ともにライトイネーブル信号▲▼がロウレベルであ
りかつシリアル入出力制御信号▲▼がハイレベル
の場合は、シリアルデータ書き込みサイクルとされ、シ
リアル入出力端子SIO1〜SIO4を介して供給されるシリア
ル書き込みデータがデータレジスタDR1〜DR4に順次入力
される。また、ロウアドレスストローブ信号▲▼
の立ち下がり時点でデータ転送制御信号▲▼／▲
▼ととともにライトイネーブル信号▲▼がロウレ
ベルでありかつシリアル入出力制御信号▲▼がロ
ウレベルの場合、書き込みデータ転送サイクルとされ、
転送用タイミング信号φdtがデータレジスタDR1〜DR4に
供給される。これにより、データ転送用スイッチMOSFET
が一斉にオン状態とされ、上記シリアルデータ書き込み
サイクルによってデータレジスタDR1〜DR4にセットされ
た書き込みデータがメモリアレイの選択されたワード線
に結合されるｎ＋１ビットのメモリセルに一斉に入力さ
れる。シリアル・アクセス・ポートを用いたシリアル書
き込み動作は、上記のシリアルデータ書き込みサイクル
を実行した後、書き込みデータ転送サイクルを引き続き
組み合わせて実行することによって、実現される。 一方、ロウアドレスストローブ信号▲▼の立ち
下がりに先立って、カラムアドレスストローブ信号▲
▼がハイレベルからロウレベルに変化される場合、
いわゆる▲▼ビフォア▲▼リフレッシュモ
ードとされる。また、このときロウアドレスストローブ
信号▲▼の立ち下がり時点でライトイネーブル信
号▲▼がロウレベルであると、演算モード設定サイ
クルとされ、外部端子A0〜A3を介して供給される演算コ
ードが機能制御回路FC内のレジスタに取り込まれる。 第１図には、第３図のデュアル・ポート・メモリのシ
リアル入出力回路SIOの一実施例の回路ブロック図が示
されている。 前述のように、この実施例のデュアル・ポート・メモ
リには４つのメモリアレイＭ−ARY1〜Ｍ−ARY4が設けら
れ、それぞれのメモリアレイに対応してシリアル入出力
用相補共通データ線CDS1・▲▼〜CDS4・▲
▼が設けられる。シリアル入出力回路SIOにおい
て、これらの相補共通データ線は対応するメインアンプ
MA1〜MA4の入力端子に結合されるとともに、対応するラ
イトアンプWA1〜WA4の出力端子に結合される。メインア
ンプMA1〜MA4は、対応するシリアル入出力用相補共通デ
ータ線を介してシリアルに出力される読み出し信号をさ
らに増幅する。メインアンプMA2〜MA4の出力端子は、対
応するデータ出力バッファDOB2〜DOB4の入力端子に結合
されるとともに、二つの読み出しデータレジスタRRA及
びRRBの対応するビットの入力端子に結合される。ま
た、メインアンプMA1の出力端子は、読み出しデータ選
択回路RDSの第１の入力端子に結合されるとともに、二
つの読み出しデータレジスタRRA及びRRBの第１ビット目
の入力端子に結合される。読み出しデータレジスタRRA
は、デュアル・ポート・メモリのシリアルメモリモード
において、タイミング制御回路TCから供給されるタイミ
ング信号φraのハイレベルによって、メインアンプMA1
〜MA4の出力信号をそれぞれ対応するビットにパラレル
に取り込み、タイミング制御回路TCから供給されるタイ
ミング信号φrsaに従ってシリアルに出力する。同様
に、読み出しデータレジスタRRBは、デュアル・ポート
・メモリのシリアルメモリモードにおいて、タイミング
制御回路TCから供給されるタイミング信号φrbのハイレ
ベルによって、メインアンプMA1〜MA4の出力信号をそれ
ぞれ対応するビットにパラレルに取り込み、タイミング
制御回路TCから供給されるタイミング信号φrsbに従っ
てシリアルに出力する。これらの読み出しデータレジス
タの出力端子は、上記読み出しデータ選択回路RDSの第
２及び第３の入力端子にそれぞれ結合される。読み出し
データレジスタRRA及びRRBは、デュアル・ポート・メモ
リのシリアルメモリモードにおいて、シリアルクロック
信号SCの４サイクルごとに交互に相補的に動作状態とさ
れる。 読み出しデータ選択回路RDSは、機能制御回路FCから
供給される内部制御信号smと、シリアル入出力回路SIO
内の図示されない回路によって形成される内部選択信号
sa及びsbに従って、メインアンプMA1,読み出しデータレ
ジスタRRA及び読み出しデータレジスタRRBの出力信号の
いずれかを選択し、データ出力バッファDOB1に伝達す
る。すなわち、内部制御信号smがロウレベルとされる通
常の各動作モードにおいて、メインアンプMA1の出力信
号をそのままデータ出力バッファDOB1に伝達する。ま
た、内部制御信号smがハイレベルとされるシリアルメモ
リモードにおいて、内部選択信号sa及びsbに従って、読
み出しデータレジスタRRA又はRRBの出力信号を選択し、
データ出力バッファDOB1に伝達する。 データ出力バッファDOB1〜DOB4は、タイミング制御回
路TCから供給されるタイミング信号φsrのハイレベルに
よって動作状態とされ、読み出しデータ選択回路RDS又
はメインアンプMA1〜MA4の出力信号として得られる読み
出しデータを、シリアル入出力端子TSIO1〜SIO4を介し
て外部の装置に出力する。タイミング信号φsrのロウレ
ベルにおいて、データ出力バッファDOB1〜DOB4の出力は
ハイインピーダンス状態とされる。また、デュアル・ポ
ート・メモリのシリアルメモリモードにおいて、データ
出力バッファDOB1のみが動作状態とされ、データ出力バ
ッファDOB2〜DOB4の出力は常時ハイインピーダンス状態
とされる。 一方、シリアル入出力端子SIO1〜SIO4は、対応するデ
ータ入力バッファDIB1〜DIB4の入力端子に結合される。
データ入力バッファDIB1及びDIB3,DIB4の出力端子は、
対応する書き込みデータ選択回路WDS1及びWDS3,WDS4の
第１の入力端子に結合される。また、データ入力バッフ
ァDIB2の出力端子は、書き込みデータ選択回路WDS2の第
１の入力端子に結合されるとともに、二つの書き込みデ
ータレジスタWRA及びWRBの入力端子に結合される。書き
込みデータレジスタWRAの第１〜第４ビットの出力端子
は、対応する書き込みデータ選択回路WDS1〜WDS4の第２
の入力端子にそれぞれ結合される。同様に、書き込みデ
ータレジスタWRBの第１〜第４ビットの出力端子は、対
応する書き込みデータ選択回路WDS1〜WDS4の第３の入力
端子にそれぞれ結合される。書き込みデータ選択回路WD
S1〜WDS4の出力端子は、対応するライトアンプWA1〜WA4
の入力端子にそれぞれ結合される。 書き込みデータレジスタWRA及びWRBは、タイミング制
御回路TCから供給されるタイミング信号φwsa又はφwsb
に従って交互に相補的に動作状態とされ、シリアル入出
力端子SIO2からデータ入力バッファDIB2を経て供給され
る入力データをシリアルに取り込む。 書き込みデータ選択回路WDS1〜WDS4は、機能制御回路
FCから供給される内部制御信号smとシリアル入出力回路
SIO内の図示されない回路によって形成される内部選択
信号sa及びsbに従って、データ入力バッファDIB1〜DIB
4、書き込みデータレジスタWRA又はWRBの出力信号を選
択し、対応するライトアンプWA1〜WA4に伝達する。すな
わち、内部制御信号smがロウレベルとされる通常の各種
の動作モードにおいて、シリアル入出力端子SIO1〜SIO4
からデータ入力バッファDIB1〜DIB4を経て供給される書
き込みデータをライトアンプWA1〜WA4に伝達する。ま
た、内部制御信号smがハイレベルとされるシリアルメモ
リモードにおいて、内部選択信号sa及びsbに従って書き
込みデータレジスタWRA又はWRBの出力信号を選択し、ラ
イトアンプWA1〜WA4に伝達する。 ライトアンプWA1〜WA4は、タイミング制御回路TCから
供給されるタイミング信号φswのハイレベルによって動
作状態とされ、対応する書き込みデータ選択回路WDS1〜
WDS4を介して供給される書き込みデータを相補書き込み
信号とし、対応するシリアル入出力用相補共通データ線
CDS1・▲▼〜CDS4・▲▼に伝達する。
タイミング信号φswのロウレベルにおいて、ライトアン
プWA1〜WA4の出力はハイインピーダンス状態とされる。 第２には、第３図のデュアル・ポート・メモリにおけ
るデータセレクタDSL1の一実施例の回路図が示されてい
る。データセレクタDSL2〜DSL4も、第２図と同じ回路構
成とされる。なお、同図に記載されるMOSFETは、すべて
Ｎチャンネル型である。 第２図において、メモリアレイＭ−ARY1を構成するｎ
＋１組の相補データ線D0・D0〜Dn・Dnは、データ転送用
のスイッチMOSFET対Q1・Q2〜Q5・Q6を介してデータレジ
スタDR1の対応する単位回路UDR0〜UDRnに結合される。
データレジスタDR1の各単位回路は、さらにデータセレ
クタDSL1の対応するスイッチMOSFET対Q7・Q8〜Q11・Q12
を介して、シリアル入出力用相補共通データ線CDS1・▲
▼に選択的に接続される。これらのスイッチMO
SFET対のゲートはそれぞれ共通接続され、さらに対応す
るナンドゲート回路NAG7〜NAG9の出力端子に結合され
る。これらのナンドゲート回路NAG7〜NAG9の一方の入力
端子は、対応するナンドゲート回路NAG1〜NAG3の出力端
子に結合され、その他方の入力端子は、対応するナンド
ゲート回路NAG4〜NAG6の出力端子にそれぞれ結合され
る。ナンドゲート回路NAG1〜NAG3の一方の入力端子に
は、ポインタPNTから対応するデータレジスタ選択信号S
0〜Snが供給される。ナンドゲート回路NAG1〜NAG3の他
方の入力端子はすべて共通接続され、タイミング制御回
路TCからタイミング信号φｒが供給される。一方、ナン
ドゲート回路NAG4〜NAG6の一方の入力端子には、ポイン
タPNTから対応するデータレジスタ選択信号の一つ次の
データレジスタ選択信号S1〜Sn及びS0が供給される。ま
た、ナンドゲート回路NAG4〜NAG6の他方の入力端子は共
通接続され、タイミング制御回路TCからタイミング信号
φｗが供給される。 タイミング制御回路TCから供給されるタイミング信号
φｒ及びφｗは、後述するように、デュアル・ポート・
メモリのシリアルメモリモードにおいて相補的に形成さ
れる。すなわち、デュアル・ポート・メモリのシリアル
メモリモードにおいて、メモリアレイＭ−ARY1〜Ｍ−AR
Y4との間で入出力されるデータは、シリアルデータ入力
用外部端子（シリアル入出力端子SIO2）及びシリアルデ
ータ出力用外部端子（シリアル入出力端子SIO1）を介し
てシリアルに入出力される。このため、ポインタPNTを
シフトさせるためのタイミング信号φｃは、シリアルク
ロック信号SCの４サイクルに１回ずつ形成される。ま
た、この４サイクル分のうち前半の２サイクル分がデー
タレジスタDR1〜DR4への書き込みサイクルとされ、タイ
ミング信号φｗがハイレベルとされる。同様に、４サイ
クル分うち後半の２サイクル分がデータレジスタDR1〜D
R4からの読み出しサイクルとされ、タイミング信号φｒ
がハイレベルとされる。タイミング信号φｃは、書き込
みサイクルから読み出しサイクルへ変化するタイミング
に同期して形成される。 シリアルクロック信号SCに同期して供給される入力デ
ータは一旦その４ビットずつが書き込みデータレジスタ
WRA又はWRBにシリアルに入力された後、その後の書き込
みサイクルにおいてデータレジスタDR1〜DR4にパラレル
に入力される。一方、データレジスタDR1〜DR4の対応す
るビットに保持されているデータは、４ビット同時に読
み出され読み出しデータレジスタRRAにパラレル入力さ
れた後、シリアルクロック信号SCの次の４サイクルにお
いてシリアルに出力される。したがって、上記のよう
に、書き込みサイクルから読み出しサイクルへ変化する
タイミングでシフトされるポインタPNTの出力信号すな
わちデータレジスタ選択信号を基点にして見た場合、デ
ータレジスタの読み出しアドレスとは同期しているもの
の、書き込みデータレジスタWRA〜WRBに保持される入力
データをデータレジスタに入力する書き込みアドレスと
は一つずれてしまう。このため、データセレクタDSL1〜
DSL4では、タイミング信号φｗがハイレベルとされる書
き込みサイクルにおいて、ポインタPNTから出力される
データレジスタ選択信号S0〜Snを、それぞれ一つ前のア
ドレスに対応するスイッチMOSFET対にシフトして供給す
る。 すなわち、第２図において、タイミング信号φｗがハ
イレベルになるとそれぞれ対応するデータレジスタ選択
信号S1〜Sn及びS0がハイレベルとされるナンドゲート回
路NAG4〜NAG6の出力信号がロウレベルとなる。これによ
り、データレジスタ選択信号の次のアドレスに対応する
ナンドゲート回路NAG7〜NAG9の出力信号がハイレベルと
なり、そのナンドゲート回路に対応するスイッチMOSFET
対Q7・Q8〜Q11・Q12がオン状態なる。したがって、書き
込みデータレジスタWRA又はWRBに保持される入力データ
は、それぞれその時点のデータレジスタ選択信号が指定
するアドレスよりも一つ前のアドレスに対応するデータ
レジスタ単位回路に入力される。タイミング信号φｒが
ハイレベルとされる読み出しサイクルにおいては、ポイ
ンタPNTから送られるデータレジスタ選択信号S0〜Snの
ハイレベルに応じて、それぞれ対応するナンドゲート回
路NAG1〜NAG3の出力信号がロウレベルとなり、さらに対
応するナンドゲート回路NGA7〜NGA9の出力信号がハイレ
ベルとなる。したがって、読み出しデータレジスタRRA
又はRRBに出力されるデータレジスタ単位回路のアドレ
スは、データレジスタ選択信号によって指定されるアド
レスと同一のものとなる。 第５図には、この実施例のデュアル・ポート・メモリ
を複数個直列形態に接続し、論理的に連続するアドレス
が割り当てられる大容量のシリアルメモリを構成する場
合の一実施例のブロック図が示されている。 前述のように、ｓ個のデュアル・ポート・メモリMEM1
〜MEMsは、その演算コードが所定の組み合わせとされる
ことによってすべてシリアルメモリモードとされ、その
シリアル入出力端子SIO1がシリアルデータ出力用外部端
子、またそのシリアル入出力端子SIO2がシリアルデータ
入力用外部端子として専用化される。したがって、メモ
リ駆動装置から供給されるシリアル入力データSinは、
まず先頭のデュアル・ポート・メモリMEM1のシリアル入
出力端子SIO2に入力される。デュアル・ポート・メモリ
MEM1のシリアル入出力端子SIO1は、論理的に連続する次
のアドレスが割り当てられるデュアル・ポート・メモリ
MEM2のシリアル入出力端子SIO2に結合される。以下、同
様にデュアル・ポート・メモリMEM2シリアル入出力端子
SIO1がデュアル・ポート・メモリMEM3のシリアル入出力
端子SIO2に結合され、デュアル・ポート・メモリMEMsの
シリアル入出力端子SIO2は、デュアル・ポート・メモリ
MEMs−１のシリアル入出力端子SIO1に結合される。末尾
のデュアル・ポート・メモリMEMsのシリアル入出力端子
SIO1の出力信号は、これらのデュアル・ポート・メモリ
によって構成されるシリアルメモリのシリアル出力信号
Soutとして、メモリ駆動装置に出力される。 デュアル・ポート・メモリMEM1〜MEM−Ｓの外部端子R
AS,CAS,WE,DT/OE,SOE及びSCには、メモリ駆動装置から
ロウアドレスストローブ信号▲▼，カラムアドレ
スストローブ信号▲▼，ライトイネーブル信号▲
▼，データ転送制御信号▲▼／▲▼，シリ
アル出力制御信号▲▼及びシリアルクロック信号
SCが共通に供給される。また、デュアル・ポート・メモ
リMAM1〜MAMsの外部端子A0〜Aiには、Ｘアドレス信号AX
0〜AXi及びＹアドレス信号AY0〜AYiがそれぞれアドレス
マルチプレクス方式によって共通に供給される。 第４図には、この実施例のデュアル・ポート・メモリ
のシリアルメモリモードにおいて、外部のメモリ駆動装
置からシリアルに供給される書き込みデータをデータレ
ジスタDR1〜DR4に入力するためのシリアルデータ書き込
みサイクルの一実施例のタイミング図が示されている。 第４図において、デュアル・ポート・メモリは外部か
ら制御信号として供給されるロウアドレスストローブ信
号▲▼のハイレベルからロウレベルへの立ち下が
りによって起動された。ロウアドレスストローブ信号▲
▼の立ち下がりに先立って、ライトイネーブル信
号▲▼及びデータ転送制御信号▲▼／▲▼
がロウレベルとされ、カラムアドレスストローブ信号▲
▼及びシリアル出力制御信号▲▼はハイレ
ベルとされる。また、外部端子A0〜Aiには、前回のシリ
アルデータ書き込みサイクルにおいてデータレジスタDR
1〜DR4に入力された書き込みデータを転送するべきワー
ド線のロウアドレスｒが入力される。デュアル・ポート
・メモリのシリアルメモリモードを指定する内部制御信
号smは、起動前に実行される演算モード設定サークルに
よって、所定の演算コードが機能制御回路FCに入力され
たことによって、すでにハイレベルとされる。 次に、ロウアドレスストローブ信号▲▼の立ち
下がりにやや遅れて、カラムアドレスストローブ信号▲
▼がハイレベルからロウレベルに変化される。ま
た、このカラムアドレスストローブ信号CASの立ち下が
りに先立って、外部端子A0〜Aiには書き込みデータを最
初に入力するべきデータレジスタDR1〜DR4の先頭カラム
アドレスｃが入力される。 さらに、デュアル・ポート・メモリの選択動作が終了
したタイミングで、ロウアドレスストローブ信号▲
▼，カラムアドレスストローブ信号▲▼，ライ
トイネーブル信号▲▼及びデータ転送制御信号▲
▼／▲▼がハイレベルに戻され、シリアルクロッ
ク信号SCが入力されるとともに、このシリアルクロック
信号SCの立ち下がりに同期してシリアル入力データSin
がシリアル入出力端子SIO2に入力される。 デュアル・ポート・メモリ内では、ロウアドレススト
ローブ信号▲▼の立ち下がり時点で、カラムアド
レスストローブ信号▲▼及びシリアル出力制御信
号▲▼がハイレベルでありライトイネーブル信号
▲▼及びデータ転送制御信号▲▼／▲▼が
ロウレベルであることから、シリアルデータ書き込みサ
イクルであることが識別される。また、ロウアドレスス
トローブ信号▲▼の立ち下がりに同期してタイミ
ング信号φarが形成され、ロウアドレスｒがロウアドレ
スバッファRADBに取り込まれ、ワード線の選択動作が開
始される。また、このワード線の選択動作が終了する時
点で、タイミング信号φdtが形成され、前回のシリアル
データ書き込みサイクルによって入力された書き込みデ
ータがロウアドレスｒによって指定されたワード線にパ
ラレルに入力される。 次に、カラムアドレスストローブ信号▲▼の立
ち下がりに同期してタイミング信号φacが形成され、カ
ラムアドレスｃがカラムアドレスバッファCADBに取り囲
まれ、ポインタPNTの対応するビットに論理“1"の信号
が書き込まれる。また、データセレクタDSL1〜DSL4の選
択動作を制御するためのタイミング信号φｒ及びφｗ
は、このシリアルデータ書き込みサイクルの当初からタ
イミング信号φｒがハイレベルにされることによって読
み出しサイクルとされ、ポインタPNTによって指定され
るデータレジスタDR1〜DR4のビットがそのまま選択され
る。ポインタPNTの対応するビットに論理“1"の信号が
書き込まれることによって、データレジスタDR1〜DR4の
カラムアドレスｃに対応するビットがシリアル入出力用
相補共通データ線ＣDS1〜ＣDS4に接続される。各シリア
ル入出力用相補共通データ線に対応するデータレジスタ
の保持データが確立される時点でタイミング信号φraが
まず形成され、これらのデータが読み出しデータレジス
タRRAの対応するビットに入力される。 ロウアドレスストローブ信号▲▼，カラムアド
レスストローブ信号▲▼等がハイレベルに戻さ
れ、シリアルクロック信号SCが入力されることによっ
て、シリアル入出力端子SIO1に供給されるシリアル入力
データSinがまず書き込みデータレジスタWRBに入力され
る。すなわち、シリアルクロック信号SCに同期して、４
サイクル分のタイミング信号φwsbが形成され、その立
ち上がりでシリアル入力データSinがストローブされ、
書き込みデータレジスタWRBにシフトされながら順次入
力される。一方、内部選択信号saがハイレベルとされ、
シリアルクロック信号SCに同期して４サイクル分のタイ
ミング信号φrsaが形成されることによって、読み出し
データレジスタRRAに保持されたデータレジスタDR1〜DR
4の読み出しデータが、データ出力バッファDOB1及びシ
リアル入出力端子SIO1を介して、論理的に連続する次の
アドレスが割り当てられるデュアル・ポート・メモリに
出力される。なお、シリアルメモリを構成するデュアル
・ポート・メモリのシリアルデータ書き込みサイクルに
おいて、当初シリアル入出力端子に出力されるこれらの
読み出しデータは実質的に無意味なデータであるが、デ
ュアル・ポート・メモリの１ロウアドレスあたりの記憶
容量４×（ｎ＋１）ビットを超える４×（ｎ＋１）＋１
番目以降の入力データがシリアル入出力端子SIO2に入力
される時点においては、このシリアルデータ書き込みサ
イクルの最初に入力されたデータd1以降の入力データが
順次出力される。すなわち、デュアル・ポート・メモリ
の記憶容量を超える入力データがあたかもデータレジス
タDR1〜DR4からなるシフトレジスタによって押し出され
たような状態で出力される。 最初の４ビットのデータの入出力が行われる中間の時
点において、シリアルクロック信号SCに同期して、最初
のタイミング信号φｃが形成され、ポインタPNTに保持
された論理“1"の信号は１ビット分シフトする。前述の
ように、データセレクタDSL1〜DSL4の選択動作を切り換
えるためのタイミング信号φｒ及びφｗは、当初タイミ
ング信号φｒがハイレベルとされ、最初の４サイクル分
が終了した時点でタイミング信号φｒがロウレベルとな
り、タイミング信号φｗがハイレベルとなる。 タイミング信号φｃが形成されるシリアルクロック信
号SCの次のサイクルで、今度はタイミング信号φrbが形
成され、ロウアドレスｃ＋１に対応するデータレジスタ
DR1〜DR4の保持データが、読み出しデータレジスタRRB
に入力される。このとき、まだタイミング信号φｒがハ
イレベルであるため、データセレクタDSL1〜DSL4ではポ
インタPNTから供給されるデータレジスタ選択信号Sc＋
１にそのまま対応して、データレジスタDR1〜DR4のｃ＋
１ビット目が選択される。また、これらのデータレジス
タDR1〜DR4のｃ＋１ビット目の読み出しデータは、次の
４サイクル分において、シリアル入出力端子SIO1から出
力される。 最初の４サイクルが終了すると、シリアルクロック信
号SCの立ち下がりに同期して、内部選択信号saがロウレ
ベルとなり、内部選択信号sbがハイレベルとなる。ま
た、これとほぼ同時に、タイミング信号φｒがロウレベ
ルとなり、タイミング信号φｗがハイレベルとなって、
データセレクタDSL1〜DSL4を書き込みサイクルとする。
シリアル入出力回路SIOには、タイミング信号φrsb及び
φwsaがそれぞれ４サイクル分ずつ形成され、出力入出
力端子SIO2を介して供給される入力データが書き込みデ
ータレジスタWRAにシリアルに入力されるとともに、前
回の４サイクルにおいて読み出しデータレジスタRRBに
入力されたデータレジスタDR1〜DR4の読み出しデータが
シリアル入出力端子SIO1を介してシリアルに出力され
る。タイミング信号φwsaの１ビット目に同期して、タ
イミング信号φswが形成され、前回の４サイクルにおい
て書き込みデータレジスタWRBに入力された入力データ
が、書き込みデータ選択回路WDS1〜WDS4,ライトアンプW
A1〜WA4及びシリアル入出力用相補共通データ線ＣDS1〜
ＣDS4を介して、データレジスタDR1〜DR4に入力され
る。このとき、タイミング信号φｗがハイレベルとされ
ているため、データセレクタDSL1〜DSL4は書き込みサイ
クルとされる。したがって、ポインタPNTはカラムアド
レスｃ＋１を指定しているにもかかわらず、これらの入
力データはデータレジスタDR1〜DR4のカラムアドレスｃ
に対応するビットにそれぞれ入力されるものとなる。 すなわち、シリアルクロック信号SCのそれぞれの４サ
イクルにおいて、シリアルに入力される入力データは書
き込みデータレジスタWRA及びWRBに交互にシリアルに入
力され、シリアルクロック信号SCの次の４サイクルにお
いて、データレジスタDR1〜DR4の対応するビットに入力
される。また、シリアルクロック信号SCのそれぞれの４
サイクルにおいて出力されるべきデータレジスタDR1〜D
R4のデータは、シリアルクロック信号SCの前の４サイク
ルにおいて、読み出しデータレジスタRRA又はRRBに読み
出される。このため、データセレクタDSL1〜DSL4におい
ては、書き込みデータレジスタWRA又はWRBに保持される
入力データがデータレジスタDR1〜DR4に入力される書き
込みサイクルにおいて、ポインタPNTから供給されるデ
ータレジスタ選択信号S0〜Snを一つ前のデータレジスタ
選択信号としてシフトさせる。 以下、シリアルクロック信号SCの４サイクル分ごとに
同様な動作が繰り返され、また論理的に連続する次のア
ドレスが割り当てられるデュアル・ポート・メモリ及び
それ以降のデュアル・ポート・メモリにおいても、同様
な動作が行われる。これにより、直列形態に接続される
ｓ個のデュアル・ポート・メモリのデータレジスタDR1
〜DR4が、あたかも直列形態に接続されたシフトレジス
タであるかのように機能する。すなわち、これらの直列
形態に接続されたｓ個のデュアル・ポート・メモリは、
デュアル・ポート・メモリ個々の１ロウアドレスにおけ
る記憶容量を４×（ｎ＋１）ビットするとき、１ロウア
ドレスあたりｓ×４×（ｎ＋１）ビットの記憶容量を持
つシリアルメモリとして作用することができる。以上の
動作により、直列形態に接続されたｓ個のデュアル・ポ
ート・メモリに順次押し込まれたシリアル入力データ
は、これらのデュアル・ポート・メモリを一斉に書き込
みデータ転送モードとすることで、その書き込みデータ
転送サイクルにおいて指定されるワード線に結合される
合計ｓ×４×（ｎ＋１）ビットのメモリセルに一斉に入
力される。 第４図に示されるデュアル・ポート・メモリのシリア
ルデータ書き込みサイクル動作は、そのまま読み出しデ
ータ転送サイクル動作に対照することができる。すなわ
ち、ロウアドレスストローブ信号▲▼の立ち下が
りにおいて指定されるロウアドレスのワード線に結合さ
れるｓ×４×（ｎ＋１）個のメモリセルから出力される
読み出しデータは、データ転送制御信号▲▼／▲
▼がハイレベルに戻されることによって形成されるタ
イミング信号φdtに従ってそれぞれ対応するデータレジ
スタDR1〜DR4に入力される。その後、タイミング信号φ
ｃに同期して４ビットずつが読み出しデータレジスタRR
A又はRRBに出力され、シリアルクロック信号SCの４サイ
クルに対応されてシリアルに出力される。また、これら
の出力データは、論理的に連続する次のアドレスが割り
当てられるデュアル・ポート・メモリのシリアル入力デ
ータSinとして入力される。このような読み出しデータ
転送サイクルにおいて、シリアルメモリとして末尾に接
続されるデュアル・ポート・メモリのシリアル入出力端
子SIO1に出力されるデータは、最初のビットから意味の
あるデータとなる。 以上のように、この実施例のデュアル・ポート・メモ
リは、シリアル入力端子を介して供給される入力データ
をデータレジスタの対応するビットに入力する前に、そ
のビットに保持されているデータを読み出しシリアル出
力端子を介して外部に出力する機能を有し、またこれら
の機能を実現するために、入力データ及びデータレジス
タから読み出される出力データをシリアルクロック信号
に同期して入出力するまでの間保持するための複数組の
レジスタが設けられる。このため、複数のデュアル・ポ
ート・メモリをカスケード接続することで、それらのデ
ュアル・ポート・メモリのデータレジスタをシフトレジ
スタとして機能させることができ、外付け部品を設ける
ことなく、任意の記憶容量を持つシリアルメモリを実現
することができるものである。 以上の本実施例に示されるように、この発明を画像処
理用メモリなどに用いられるデュアル・ポート・メモリ
等の半導体記憶装置に適用した場合、次のような効果が
得られる。すなわち、 （１）シリアルデータ入力用外部端子からシリアルクロ
ック信号に同期して入力される入力データをデータレジ
スタの対応するビットに入力する前にそのビットにそれ
まで保持されるデータを読み出しシリアルデータ出力用
外部端子に出力することで、複数の半導体記憶装置を直
列形態に接続することによって論理的に連続したアドレ
スを割り当て、上記シリアルデータ出力用外部端子を論
理的に連続する次のアドレスが割り当てられる半導体記
憶装置のシリアルデータ入力用外部端子に結合すること
で、複数の半導体記憶装置の複数のデータレジスタを連
続する大きなビット長のシフトレジスタとして作用させ
ることができるという効果が得られる。 （２）上記（１）項において、シリアルに入力される入
力データと、データレジスタから読み出される出力デー
タを、それらのデータがシリアルクロック信号に同期し
て入出力されるまでの間保持するため、それぞれ二組の
レジスタを設けることによって、直列形態に接続される
複数の半導体記憶装置のシリアル入出力動作をシリアル
クロック信号に同期化することができるという効果が得
られる。 （３）上記（１）項及び（２）項により、半導体記憶装
置のチップ以外に外付け部品を設けることなく、シリア
ル入出力機能を有する複数の半導体記憶装置をカスケー
ド接続することができ、用途に応じた記憶容量を持つシ
リアルメモリを構成できるという効果が得られる。 （４）上記（１）項〜（３）項により、制御の簡略化と
低コスト化及び大容量化を図ったシリアルメモリを実現
することができるという効果が得られる。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図のシ
リアル入出力回路SIOは、シリアル入出力端子SIO1及びS
IO2をシリアルデータ出力用外部端子とし、シリアル入
出力端子SIO3及びSIO4をシリアルデータ入力用外部端子
とするものであってもよいし、当初からそれぞれシリア
ル入出力専用の外部端子を設けるものであってもよい。
また、読み出しデータレジスタRRA,RRB及び書き込みデ
ータレジスタWRA,WRBは通常のレジスタとし、カウンタ
回路とデコーダ及びデータマルチプレクサを併設するこ
とでシフトレジスタと同等の機能を持たせるものであっ
てもよい。第２図のデータセレクタDSL1に設けられるナ
ンドゲート回路NAG1〜NGA9からなる選択回路は、ポイン
タPNT側に設け、データセレクタDSL1〜DSL4で共用して
もよい。また、第３図のランダム・アクセス・ポートを
構成するメモリアレイＭ−ARY1〜Ｍ−ARY4は、スタティ
ック型RAMをその基本構成とするものであってもよい。
さらに、第３図のデュアル・ポート・メモリは、そのメ
モリアレイを８つのメモリマットにより構成したり、ポ
インタPNTを外部から供給されるＹアドレス信号AY0〜AY
iによって初期設定可能なカラムアドレスカウンタ回路
とカラムアドレスデコーダによって構成するなど、その
ブロック構成や制御信号の組み合わせ等は種々の実施形
態を採りうるものである。 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるデュアル・ポート
・メモリに適用した場合について説明したが、それに限
定されるものではなく、例えばその他のマルチ・ポート
・メモリなど各種の半導体記憶装置にも適用できる。本
発明は、少なくともデータレジスタとそれを用いた直並
列変換回路を有する半導体記憶装置には適用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、次のとおりであ
る。すなわち、シリアルデータ入力用外部端子からシリ
アルクロック信号に同期して入力される入力データをデ
ータレジスタの対応するビットに入力する前にそのビッ
トにそれまで保持されるデータを読み出しシリアルデー
タ出力用外部端子に出力することで、複数の半導体記憶
装置を直列形態に接続することによって論理的に連続し
たアドレスを割り当て、上記シリアルデータ出力用外部
端子を論理的に連続する次のアドレスが割り当てられる
半導体記憶装置のシリアルデータ入力用外部端子に結合
することで、複数の半導体記憶装置の複数のデータレジ
スタを連続する大きなビット長とされるシフトレジスタ
として作用させることができ、半導体記憶装置のチップ
以外に外付け部品を設けることなく、用途に応じた記憶
容量を持つシリアルメモリを比較的容易に実現できるも
のである。

【図面の簡単な説明】 第１図は、この発明が適用されたデュアル・ポート・メ
モリのシリアル入出力回路の一実施例を示す回路ブロッ
ク図、 第２図は、この発明が適用されたデュアル・ポート・メ
モリのデータセレクタの一実施例を示す回路図、 第３図は、第１図及び第２図のシリアル入出力回路及び
データセレクタを含むデュアル・ポート・メモリの一実
施例を示すブロック図、 第４図は、この発明が適用されたデュアル・ポート・メ
モリのカスケード接続時におけるシリアルデータ書き込
みサイクルの一実施例を示すタイミング図、 第５図は、この発明が適用されたデュアル・ポート・メ
モリをカスケード接続することによって構成されるシリ
アルメモリの一実施例を示す接続図である。 SIO……シリアル入出力回路、MA1〜MA4……メインアン
プ、WA1〜WA4……ライトアンプ、RRA,RRB……読み出し
データレジスタ、WRA,WRB……書き込みデータレジス
タ、RDS……読み出しデータ選択回路、WDS1〜WDS4……
書き込みデータ選択回路、DIB1〜DIB4……データ入力バ
ッファ、DOB1〜DOB4……データ出力バッファ。 DR1……データレジスタ、DSL1……データセレクタ、Ｍ
−ARY1……メモリアレイ、PNT……ポインタ、TC……タ
イミング制御回路、UDR1〜UDRn……データレジスタ単位
回路、Q1〜Q12……ＮチャンネルMOSFET、NAG1〜NAG9…
…ナンドゲート回路。 SA1……センスアンプ、CSW1……カラムスイッチ、RCD…
…ランダム・アクセス・ポート用カラムアドレスデコー
ダ、SCD……シリアル・アクセス・ポート用カラムアド
レスデコーダ、RD……ロウアドレスデコーダ、RIO……
ランダム入出力回路、FC……機能制御回路、CADB……カ
ラムアドレスバッファ、RADB……ロウアドレスバッフ
ァ、AMX……アドレスマルチプレクサ、REFC……リフレ
ッシュアドレスカウンタ。 MEM1〜MEMs……デュアル・ポート・メモリ。

Claims (1)

1. (57)【特許請求の範囲】 １．それぞれのビットがメモリアレイを構成する複数の
   データ線に対応して設けられるデータレジスタ（DR1、D
   R2、DR3、DR4）と、 シリアルデータ入力用外部端子（SIO2）を介してシリア
   ルに入力される入力データを上記データレジスタに順次
   入力し、かつ上記データレジスタからの読み出しデータ
   をシリアル出力用外部端子（SIOl）を介して外部の装置
   にシリアルに出力するシリアル入出力回路（SIO）とを
   具備し、 上記入力データのシリアル入力及び上記読み出しデータ
   のシリアル出力がシリアルクロック信号に同期して行わ
   れる半導体記憶装置であって、 上記シリアル入出力回路（SIO）は、上記シリアルデー
   タ入力用外部端子（SIO2）を介して上記シリアルクロッ
   ク信号に同期して入力される上記入力データが上記シリ
   アルクロック信号の次のサイクルで上記データレジスタ
   の対応するビットに入力されるまでの間保持するための
   入力データ保持回路（WRA、WRB）と、上記データレジス
   タ（DR1、DR2、DR3、DR4）の対応するビットにそれまで
   保持されているデータが上記シリアルクロック信号の一
   つ前のサイクルにおいて読み出されかつ上記シリアルク
   ロック信号の対応するサイクルで上記シリアルデータ出
   力用外部端子（SIO1）から出力されるまでの間保持する
   ための出力データ保持回路（RRA、RRB）を含むことを特
   徴とする半導体記憶装置。 ２．上記シリアル入出力回路（SIO）は、上記シリアル
   クロックのそれぞれのサイクルにおいて上記データレジ
   スタ（DR1、DR2、DR3、DR4）の対応するビットを選択し
   そのビットにそれまで保持されているデータを上記出力
   データ保持回路（RRA、RRB）に出力させるとともに、上
   記シリアルクロック信号のそれぞれのサイクルにおいて
   上記データレジスタ（DR1、DR2、DR3、DR4）の対応する
   ビットの一つ前のビットを選択し上記入力データ保持回
   路（WRA、WRB）に保持される入力データを入力させるた
   めの選択回路（DSL1）を含むものであることを特徴とす
   る特許請求の範囲第１項記載の半導体記憶装置。 ３．上記シリアルデータ出力用外部端子（SIO1）は、直
   列形態に接続されることによってシリアルメモリを構成
   し論理的に連続したアドレスが割り当てられる同様な半
   導体記憶装置の上記シリアルデータ入力用外部端子（SI
   O2）に順次接続されるものであることを特徴とする特許
   請求の範囲第１項又は第２項記載の半導体記憶装置。 ４．上記シリアルデータ入力用外部端子（SIO2）及びシ
   リアルデータ出力用外部端子（SIO1）は、通常複数のシ
   リアルデータ入出力教養の外部端子として用いられ、上
   記シリアルメモリを構成される場合において、シリアル
   入力用外部端子及びシリアル出力用外部端子とし専用化
   されるものであることを特徴とする特許請求の範囲第１
   項、第２項又は第３項記載の半導体記憶装置。