JPS59180871A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、半導体メモリ装置に関し、例えばビデオディ
スプレイ装置等において画像データを記憶するために用
いられるビデオ用ランダムアクセスメモリ（以下単にビ
デオＲＡＭと称する）として使用される半導体メモリ装
置の改良に関する。

（２）技術の背景 一般に、ビデオＲＡＭにおいては、ビデオディスグレイ
装置の表示画面に対応する画像データを記憶するが、こ
の画像データは画面表示のためにシリアルに肌み出され
ると共に、プロセッサ等からのランダムアクセスによっ
て適宜書換えが行なわれる。したがって、ビデオＲＡＭ
においては、プロセッサ等からのランダムなアクセス動
作とビデオディスプレイ装置へのシリアルな読み出し動
作とは独立のタイミングで行なわれ、これらの各アクセ
ス動作は互いに影響を与えることなく独立的に行なわれ
るようにすることが望ましい。

（３）従来技術と問題点 第１図は、従来形のシリアル出力機能付きのランダムア
クセスメモリの１つとしてのビデオＲＡＭの１例を示す
。同図のビデオＲＡＭは、メモリ回路１−１．１−２．
・・・１−ｎ１マルチプレクサ２、シフトレノスタ３、
ビデオ制御回路４、トライステートバッファ５、および
オアゲート６等によって構成される。各メモリ回路１−
１．１−２．・・・。

１−ｎは、アドレスバス７からのアドレス入力によりモ
ード指定信号Ｒ／Ｗに応じて対応するメモリセルにデー
タバス８からのデータをそれぞれ１ビツトずつ書き込み
あるいは該メモリセルからデータバス８にデータをそれ
ぞれ１ビツトずつ読み出す機能を有する。トライステー
トバッファ５は、セレクト信号Ｓに応じてイネーブルさ
れ、ディレクション信号りに応じてデータ・ぐス８から
出カッ々ス９に、あるいは出力バス９からデータｉＲス
８にバス接続を行なうものである。

第１図のビデオＲＡＭにおいて、図示しないプロセッサ
（ＣＰＵ　）等からマルチプレクサ２に対してセレクト
信号が印加さｎていない場合は、ビデオ制御回路４から
のビデオアドレス信号がマルチプレクサ２およびアドレ
スバスフを介してメモリ回路１−１　、１−２　、＝・
、　１−ｎに入力され、複数ビットのデータが読み出さ
れてデータ・々ス８を介してシフトレヅスタ３に転送さ
れビデオ制御回路４からのロード信号に応じて並列にロ
ードされる。

そして、ビデオ制御回路４からのビデオクロックに基づ
きシフトレヅスタ３のデータが１ビツトずつ順次シフト
されてドツト信号として出力され両面表示等に用いられ
る。一方、ＣＰＵ側からマルチプレクサ２にセレクト信
号が印加されるとＣＰＵからのアドレス信号がマルチプ
レクサ２およびアドレスバス７を介してメモリ回路１−
１　、１−２　。

・・・、１−ｎに供給され、モード指定信号に応じてデ
ータの読み書きが行なわれる。例えばモード指定信号が
低レベルの時はデータ書込みが行なわれるが、この場合
はトライステートバッファ５のディレクション信号りも
低レベルとなり、ＣＰＵからのデータは入出力バス９か
らトライステートバッファ５を介してデータバス８に転
送され各メ・１、モリ回路に入力される。逆に、モード
指定信号が高レベルの場合はトライステートバッファ５
のディレクション信号りが高レベルとな９、各メモリ回
路から読出されたデータはデータバス８、トライステー
トバッファ５および入出力バス９を介して出力される。

第１図のビデオＲＡＭにおいては、ＣＰＵからのアクセ
スは任意の時間に行なうことができるが、ＣＰＵがアク
セスした時にはビデオ制御回路４からのアクセスができ
ないためビデオデータすなわちドツト信号が欠除し、画
面にノイズが出るという不都合があった。

第２図は、他の従来形のビデオＲＡＭの構成を示す。同
図のビデオ化因は、第１図のビデオＲＡＭがＣＰＵ優先
型であるのに対してビデオ信号優先型の構成とされてい
る。すなわち、第２図のビデオＲＡＭにおいては第１図
のビデオ調にさらにオアケ”−）１０、インバータ１１
．ノアグー）１２が追加され、ビデオ制御回路４′から
の帰線期間信号によって帰線期間すなわちブランキング
期間のみＣＰＵからのアクセスかできるようにされてい
る。

すなわち、帰線期間以外の期間すなわち表示期間におい
ては、ビデオ制御回路４′からの帰線期間信号が低レベ
ルとなり、ＣＰＵからのセレクト信号が高レベルとなり
、シたがって反転セレクト信号が低レベルになると、ノ
アグー）１２の出力すなわちアクセス禁止信号ＷＡＩＴ
が高レベルとなしてＣＰＵからのアクセスを禁止する。

この時、インバータ１１の出力が高レベルとなるだめオ
アゲート１０の出力が高レベルとなり、マルチプレクサ
２はビデオアドレス側に切換えられている。また、トラ
イステートバッファ５の選択信号Ｓが高レベルとなり、
データバス８と入出力バス９とが切り離された状態とな
る。これに対して、帰線期間においては、ビデオ制御回
路４′からの帰線期間信号が高レベルとなシ、アクセス
禁止信号ＷＡＩＴが低レベルトなってＣＰＵからのアク
セスが可能となる。

捷だ、マルチプレクサ２は、オアゲート１０の出力が高
レベルとなるためＣＰＵからのアドレスをメモリ回路１
−１　、１−２　、・・・、１−ｎのアドレスバス７に
接続するように切換えられ、トライステートバッファ５
も選択状態となる。

第２図のビデオＲＡＭにおいては、ＣＰＵからのアクセ
スがビデオ信号の帰線期間のみしか行なわれないから表
示画面中にノイズが発生することはない。しかしながら
、ＣＰＵからのアクセスは帰線期間においてのみ可能で
あるためＣＰＵからのアクセスが制限されるという不都
合があった。

第３図は、いわゆるサイクルスチール式と称せられる従
来形のビデオＲＡＭの構成を示す。同図のビデオＲＡＭ
においては、ビデオ側からすなわチヒデオ制御回路４”
からＣＰＵ側にクロック信号を供給し、このクロック信
号が例えば低レベルの場合にのみＣＰＵからのアクセス
を可能とするものである。

すなわち、第４図に示すようにビデオ制御回路４“から
のＣＰＵクロック（ａ）が低レベルの時には、マルチプ
レクサ２はＣＰＵ　Ｔドレス側に切換えられてＣＰＵか
らのアドレスがメモリ回路１−１．１−２゜・・・、１
−ｎに入力される。この状態で、ＣＰＵからセレクト信
号が入力されるとオアゲート１３の一方の入力端子に印
加される反転セレクト信号が低レベルとなり、したがっ
てトライステートバッファ５の選択信号Ｓが低レベルと
なってデータバス８と入出力パス９との間の接続が行な
われる。この時、モード切換え信号が高レベルであれば
各メモリ回路１−１　、１−２　、・・・、１−ｎから
各々１ビツト計ｎビツトのデータが並列に読み出されて
データバス８、トライステートバッファ５および入出力
パス９を介してＣＰＵ側に出力される。１し、モード切
換え信号が低レベルであれば入出力パス９からのデータ
がトライステートバッファ５およびデータバス８を介し
て各メモリ回路に入力され書込みが行なわれる。これに
対して、ビデオ制御回路４からのＣＰＵクロックが高レ
ベルの場合は、マルチプレクサ２がビデオアドレス側に
切換えられて、ビデオ制御回路４′からビデオアドレス
が各メモリ回路に入力される。この場合、オアダート１
３の出力およびオアケ゛−トロの出力は共に高レベルと
なるから、ドライステートノぐツファ５はデータバス８
と入出力パス９とを切り離すと共に各メモリ回路が読出
しモードにされる。したがって、ビデオアドレスに対応
する記憶データが読出されてシフトレジスタ３にロード
され、ビデオクロックに応じてドツト信号（ｄ）として
シリアルに出力される。

第３図のビデオ肋Ｍにおいては、表示画面にノイズが生
ずることもなく甘たＣＰＵからのアクセスが制限される
こともない。しかしながら、ＣＰＵクロックの周波数を
ビデオ側のクロ、りに合わせる必要があるため、ＣＰＵ
クロックの周波数を高くすることができずｃｐｕの能力
を充分活用できないという不都合があった。

（４）発明の目的 本発明の目的は、前述の従来形における問題点に鑑み、
ビデオＲＡＭ等の高速シリアル出力機能を要求される半
導体メモリ装置において、ＣＰＵからランダムアクセス
の行なわれない時間にビデオアドレスに対応するメモリ
セルブロックからの複数ビットの肌出しデータを並列的
にロードシあるいは該メモリセルブロックに並列市に書
込むだめの、複数ビットのデータを格納するシフトレジ
スタを用いるという構想にもとづき、シリアルアクセス
用りロック情号を与えることによってデータをシリアル
に高速度で読出しかつ書込むことができるようにすると
ともに、シリアル読出しまたは書込みと独立のタイミン
グでＣＰＵ等から任意のアドレスにランダムアクセスが
できるようにすることにある。

（５）発明の構成 そしてこの目的は、本発明によればメモリチップ内に複
数ビット分のメモリセルを同時に選択する内部アドレス
信号を発生する内部アドレス発生回路、該内部アドレス
発生回路からのアドレス信号と外部アドレス信号とを切
換えるアドレス切換回路、および該内部アドレス信号に
よって並列的に読出された複数ビットのデータを一時記
憶するシフトレジスタを具備し、該外部アドレスによる
アクセスが行なわれない期間に該内部アドレス信号で指
定される複数のメモリセルのデータを該シフトレジスタ
に並列的に転送できるようにし、かつ該データを該シフ
トレジスタから直列的に出力できるようにしたことを特
徴とする半導体メモリ装置を提供することによって達成
される。

（６）発明の実施例 以下図匍により本発明の詳細な説明する。第５図は、本
発明の１実施例に係わるメモリ装置としてのメモリ回路
を含むビデオＲＡＭシステムの概略の構成を示す。同図
のメモリシステムは、複数のメモリ回路１５−１．１５
−２．・・・、１５−ｎ。

ｎビットのシフトレジスタ１６、ビデオ制御回路１７、
およびオアゲート１８等によって構成される。シフトレ
ジスタ１６の段数ｎは例えばメモ１ノ回路の数と等しく
８ビツトに選択される。

第５図のメモリシステムにおいては、ＣＰＵ伯１１７５
＞らランダムアクセス、およびビデオ制御回路１７側か
らシリアル入出力が可能となっている。９ｕえは、ＣＰ
Ｕ側からランダムアクセスを行なう場合はセレクト信号
を高レベルに、したがって反転セレクト信号を低しづル
にする。反転セレクト信号は各メモリ回路にランダムア
クセス信号ＲＡＣとして印加されており、低レベルにす
ることによって各メモリ回路のランダムアクセスを可能
にする。すなわち、ＣＰＵ側からアクセスする場合は、
反転セレクト信号を低レベルにするとともに、アドレス
信号としてローアドレスＲＡおよびコラムアドレスＣＡ
を印加し、さらにモード指定信号を読み書きに応じてそ
れぞれ高レベルまたは低レベルとする。モード指定信号
を高レベルとした場合は、アドレス信号で指定される番
地の記憶データが各メモリ回路１５−１．１５−２．・
・・、１５−ｎからそれぞれ１ビツトずつ並列にデータ
ノ々ス１９に出力される。また、モード指定信号を低レ
ベルにした場合は、データバス１９からのｎビットの並
列データが１ビツトずつ各メモリ回路１５−１　。

１５−２．　、・・・、１５−ｎの指定アドレスに書き
込まれる。

一方、ビデオ制御回路１７から各メモリ回路１５−１．
１５−２．・・・、１５−ｎにシリアルクロックＳＣＬ
およびシリアルモード指定信号Ｓ　−ＲＡＷ　　を印加
し、かつシフトレジスタ１６にＰ）′Ｔ’４Ｊのタイミ
ングでビデオクロック、ロード信号およびセーブ信号を
印加することによりシリアルアクセスを行なうことがで
き、直列ドツトａ号の耽み書きを行なうことが可能とな
る。

シリアル読出しを行なう場合は、第６図に示すように、
シリアルクロックＳＣＬの例えば立上がり時点で各メモ
リ回路１５−１．１５−２．・・・。

１５−ｎから各々１ビツトずつ例えば８ビツトのデータ
が読出されてシフトレジスタ１６にロードされる。そし
て、シフトレジスタ１６にロードされたデータはビデオ
クロックに応じて順次１ビツトずつドツト信号として出
力される。なお、ロード信号は各メモリ回路からシフト
レジ＼りに読出しデータをロードする場合に例えば高レ
ベルとされる信号である。また、セーブ信号は、シフト
レジスタ１６内のデータのシフト方向を指定する信号で
ろって、例えばシリアル出力の場合は高レベルとされ、
シリアル入力すなわち書込みの場合は低レベルとされる
。また、ビデオクロックの周波数はシリアルクロックの
周波数の例えば８倍の周波数に選択される。このように
して、シフトレジスタ１６内のデータがほぼ出力された
時点でロード信号が高レベルとなり各メモリ回路１５−
１　。

１５−２．・・・＋　１５−　ｎから次のシリアルデー
タがシフトレジスタ１６に並列的にロードされる。

このようにしてロードされたデータは前述と同様にして
ビデオクロックに応じてドツト信号としてシリアルに出
力される。なお、第６図に示すように帰線期間において
はドツト信号が不要であるからビデオ制御回路１７はシ
リアルクロックＳＣＬを各メモリ回路に印加しないよう
に構成されている。

第５図のシステムにおいては、各メモリ回路１５−１　
、１５−２　、−　、１５−　ｎに印加されるランダム
アクセス信号ＲＡＣとシリアルクロックＳＣＬのタイミ
ングは全く独立に規定することが可能であり、相互に影
響を与えることな（ＣＰＵ側からのランダムアクセスと
ビデオ系側からのシリアル入出力とを行なうことが可能
である。その理由は、各メモリ回路１５−１．１５−２
．・・・、１５−ｎ内にはそれぞれＣＰＵからのア、ク
セスが行なわれておらず、すなわちランダムアクセス信
号が低レベルでない期間に、複数ビットのデータを並列
的に読出す内部レジスタがバッファとして設けられてお
り、この内部レジスタに読出された複数ビットのデータ
がシリアルクロックＳＣＬに応じて１ビツトずつ順次出
力されるようになっているからである。

第７図は、第５図のメモリシステムにおいてシリアル入
力、すなわち直列的にデータ書込みを行なう場合のタイ
ミング関係を示す。シリアル入力を行なう場合は、シフ
トレジスタ１６にビデオクロックを印加すると共にセー
ブ信号を低レベルとした状態で、書込むべきドツトデー
タを直列的に入力する。これにより、書込みドツト信号
がシフトレジスタ１６に順次シフトされて格納されるが
、シフトレジスタ１６の各段にドツト信号が入力された
時点で例えば８ビツト分を書きこみ、外部シフトレジス
タ１６が満杯すなわちフルとなった時点でシリアルクロ
ックＳＣＬが立上がる。これによシ、シフトレジスタ１
６の各段のデータがｎビット並列に各メモリ回路１５−
１．１５−２．−．１５−ｎに各１ビツトずつ入力され
て各メモリ回路に内蔵されたシフトレジスタに格納され
る。同様にして、シフトレジスタ１６に次のｎコのドツ
ト信号がセットされた時点で再びシリアルクロックＳＣ
Ｌが立上がシ、各メモリ回路内のシフトレジスタが１段
シフトされると共にシフトレジスタ１６からのデータが
各メモリ回路１５−１．１５−２．−．１５−ｎ内のシ
フトレジスタに書込まれる。このようにして、各メモリ
回路内のシフトレジスタに順次ドツト信号が格納され、
内部シフトレジスタがフルとなると次にランダムアクセ
ス信号ＲＡＣが低レベルでなくなった時点で該内部レジ
スタのデータがアドレスカウンタによって指定される複
数ビットのメモリセルからなるメモリセルブロック、例
えば１行分のメモリセルに並列的に書込まれる。

第８図は、第５図のメモリシステムに用いられている各
メモリ回路１５−１．１５−２．・・・。

１５−ｎの内部構成を示す。同図のメモリ回路は、例え
ばマトリックス状にメモリセルが配置されたメモリセル
アレイ２０、ローデコーダ２１、センスアンプ２２、コ
ラムデコーダ２３、ローアトレスバッファ２４、コラム
アドレスバッファ２５、ランダムアクセスデータの読出
しおよび書込みを行なう読出しおよび書込み回路２６．
２つの内部シフトレジスタ２７．２８（以後それぞれシ
フトレジスタＡ、Ｂと称する）、ローアドレスカウンタ
２９、シリアル制御回路３０、およびシリアルデータの
大田力を行なうための選択回路３１を具備する。メモリ
セルアレイ２０は例えば１２８×１２８ピット分のメモ
リセルを有し、したがってセンスアンｆ２２は例えば１
２８個のセンスアンプユニットを具備する。そして、セ
ンスアンプ２２とコラムデコーダ２３およびシフトレジ
スタＡ、Ｂとは例えば１２８ビツトのデータの並列伝送
が可能な並列データバス３２によって接続されている。

第８図のメモリ回路の動作を説明する。例えばＣＰＵか
らランダムアクセスを行なう場合は、ランダムアクセス
信号ＲＡＣを低レベルとする、これは通常のＲＡＭでの
チップセレクト信号と同様の信号であるローアドレスバ
ッファ２４はＣＰＵからのローアドレスＲＡをローデコ
ーダ２１に転送し、コラムアドレスバッファ２５はＣＰ
ＵからのコラムアドレスＣＡをコラムデコーダ２３に転
送する。また、ＣＰＵからのモード指定信号ＲＡＷが読
出しおよび書込み回路２６に印加されデータの読出しま
たは書込みが行なわれる。データの読出しが行なわれる
場合は、モード指定信号ＲＡＷが高レベルにされ、ロー
デコーダ２１で指定される行の１２８ビツト分のデータ
が読出されてセンスアンプ２２で増幅された後、並列デ
ータノ々ス３２を“介してコラムデコーダ２３に転送さ
れる。そして、コラムアドレスバッファ２３で指定され
るコラムの１ビツト分のデータが読出しおよび書込み回
路２６を介して読出しデータＤＯＵＴとして出力される
。これに対して、データの書込みが行なわれる場合はモ
ード指定信号Ｒ／Ｗが低レベルとされ、入力データＤＩ
Ｎが欣出しおよび書込み回路２６を介してコラムデコー
ダ２３に入力される。コラムデコーダ２３は入力された
データを並列データバス３２を介してコラムアドレスＣ
Ａで指定される列およびローアドレスＲＡで指定される
行にあるメモリセルに転送して書込みを行なう。

これに対して、シリアルデータＳＤの書込みまたは読出
しは次のようにして行なわれる。シリアル制御回路３０
は、シリアルクロックＳＣＬを計数して例えばシリアル
クロックＳＣＬの１２８パルスごとに１回インクリメン
）ｚｆルスを出力しローアドレスカウンタ２９に入力す
る。ローアドレスカウンタ２９は、このインクリメント
パルスを計数してシリアルアクセス用のローアドレスデ
ータを作成シテローアドレスパッファ２４に入力する。

ＣＰＵからのアクセスが行なわれない期間にはランダム
アクセス信号ＲＡＣが高レベルとなっており、これによ
ってローアドレスバッファ２４はローアドレスカウンタ
２９からのローアドレスデータをローデコーダ２１に転
送する。このようにして、ローアドレスカウンタ２９に
よって順次メモリセルアレイ２００行が選択される。そ
して、例えば、シリアル読出しが行なわれる場合はシリ
アルモード指定信号Ｓ−Ｒ／Ｗが高レベルとされ、メモ
リセルアレイ２０の選択された行からの１行分のデータ
（例えば１２８ビット分）がセンスアンプ２２および並
列データバス３２を介してシフトレジスタＡまたはＢに
転送される。シフトレジスタＡおよびＢは交互に使用さ
れ、シリアル制御回路３０からロードＡ信号またはロー
ドＢ信号が各シフトレジスタに印加されることによって
読出しデータの並列ロードが交互に行なわれる。２本の
内部シフトレジスタを用い、シフトレジスタＡにロード
Ａ信号が印加されて並列ロードが行なわれている場合に
は、シフトレジスタＢ内のデータがシリアルに読出され
て選択回路３１を介してシリアルデータＳＤとして出力
される。シフトレジスタＢ内のデータの出力が終了する
時点ではすでにシフトレジスタＡの並列ロードが終了し
ておシ、したがってシフトレジスタＢからのデータ読出
しが終了すると直ちにシフトレジスタＡからのデータＢ
Ｃ出しが行なわれるように制御され、シリアルデータＳ
Ｄの出力が途切れないようにされている。

そして、例えばシフトレジスタＢからシリアルデータが
出力される場合は、該シフトレジスタＢにシフ）Ｂパル
スが印加されかつセーブＢ信号が低レベルとされること
によってシフト１／スタＢ内のデータが順次シリアル出
力側にシフトされる。

この場合、シリアル制御回路３０から選択回路３１に人
力されるＡ／Ｂセレクト信号が高レベルにされ、シフト
レジスタＢからの出力データが選択回路３１を通過して
シリアルデータＳＤとして出力される。シフトレジスタ
Ａからの出力を通過させる場合はＡ／Ｂセレクト信号は
低レベルとされる。また、読出しの場合は、入出力セレ
クト信号が高レベルとされシフト１／ジスタＡまたはＢ
側から外部にデータ出力が行なわれる。

シリアル入力すなわちシリアル書込みを行なう場合は、
シリアルモード指定信号Ｓ　−Ｒ／Ｗが低レベルとされ
、これによって入出力セレン）（Ｍ号が低レベルとされ
て外部からのシリアルデータＳＤが選択回路３１を通過
してＡ／Ｂセレクト信号によって指定されるシフトレジ
スタＡまたはＢのいずれか一方に外部からのシリアルク
ロックに従ってシリアル転送される。例えば、シフトレ
ジスタＡに転送される場合はシリアル制御回路３０から
シフトレジスタＡに印加されるセーブＡ信号が高レベル
とされる。そして、例えばシフトレジスタＡの前段にデ
ータが格納されると、該シフトレジスタＡの前段のデー
タが並列データバス３２およびセンスアンプ２２を介し
てメモリセルアレイ２０の選択された行に並列的に書込
まれる。ただし、この書込みは前述のシリアル読出しの
場合と同様にランダムアクセス信号ＲＡＣが高レベルの
期間すなわちＣＰＵからのアクセスが行なわれない期間
に行なわれる。並列書込みが行なわれる行は、ローアド
レスカウンタ２９からローアドレスバッファ２４を介し
てローデコーダ２１にローアドレスデータを入力するこ
とによって選択される。

第９図は、上述のシリアル読出しまたはシリアル書込み
動作とＣＰＵからのランダムアクセス動作との時間関係
を示すものである。同図に示されるように、ＣＰＵから
のアクセスはランダムアクセス信号ＲＡＣが低レベルの
期間に行なわれる。そして、シリアル読出しまたはシリ
アル書込みのためのシフトレジスタＡまたはＢとメモリ
セルアレイの選択行、すなわちメモリセルブロックとの
間のデータの入出力はランダムアクセス信号ＲＡＣが低
レベルでない期間、例えばランダムアクセス信号ＲＡＣ
の立上が９時点以後の期間に行なわれる。例えば、シフ
トレジスタＢからＯないしｍビットのデータがシリアル
クロックＳＣＬに応じて順次読出されている間にシフト
レジスタＡにｐ＋１行目のｍ＋１ビツト（例えばｍ＝１
２７）のデータが並列ロードされる。シフトレジスタＢ
からすべてのデータが出力されると、次にシフトレジス
タＡから０ないしｍピットのデータが順次出力される。

この間に、シフトレジスタＢにｐ＋２行目のデータが読
出されてロードされる。このようにして、２つのシフト
レジスタＡおよびＢを用いることによ勺シリアル出力デ
ータの途切れをなくすることが可能となる。

また、シリアル書込みを行なう場合は、シリアルクロッ
クＳＣＬに応じて外部からシフトレジスタＢにシリアル
データを読込んでいる間に、ランダムアクセス信号ＲＡ
Ｃが低レベルでない期間すなわちＣＰＵからのランダム
アクセスが行なわれない期間を利用してシフトレジスタ
Ａにすでに格納されているｍ　＋　１ビツトのデータが
ｐ行目のアドレスに並列的に書込まれる。そして、シフ
トレジスタＢのすべての段にシリアルデータの読込みが
終了すると、選択回路の切換えに上シフトレジスタＡに
シリアルデータが引続き読込まれる。そして、シフトレ
ジスタＡにシリアルデータの読込みが行なわれている間
に、ランダムアクセス信号ＲＡＣが低レベルでない期間
を利用してシフトレジスタＢのデータがｐ＋１行目に書
込まれる。このようにして、入力シリアルデータを途切
れなく順次各行に書込むことができる。

（７）発明の効果 このように、本発明によれば、枚数ビットのメモリセル
を含むメモリブロック、例えばメモリセルアレイの１つ
の行、に対応するデータを並列的に格納するシフトレジ
スタを設け、ＣＰＵ等からのランダムアクセスが行なわ
れない期間にこのシフトレジスタとメモリセルブロック
との間のデータ転送を並列的に行なうと共に、シリアル
クロックに応じてこのレジスタのデータの入出力を行な
うから、ＣＰＵ等から任意のアドレスに任意のタイミン
グでランダムアクセスを行なうことができると共に、こ
のランダムアクセス動作と全く独立のタイミングでシリ
アル読出しおよび書込みを高速度で行なうことができ、
かつランダムアクセス動作とシリアルアクセス動作とが
相互に影響を受けることがほとんどなくなる。また、前
記シフトレジスタを２個または複数個設けることによシ
、シリアルデータの入出力を全く途切れなく行なうこと
が可能となる。

【図面の簡単な説明】

第１図、第２図および第３図は、従来形のビデオＲＡＭ
の構成を示すブロック図、 第４図は、第３図のビデオＲＡＭの動作タイミングを示
す説明図、 第５図は、本発明の１実施例に係わるメモリ装置の構成
を示す概略的ブロック回路図、第６図および第７図は、
第５図の装置の動作タイミングを示す概略的説明図、 第８図は、第５図のメモリ装置に用いられているメモリ
回路の内部構成を示すブロック回路図、そして 第９図は、第８図の回路の動作を説明するだめのタイム
チャートである。 １−１　、１−２　、−　、１−　ｎ　：メモリ回路、
２：マルチプレクサ、３：シフトレジスタ、４１４′。 ４〃：ビデオ制御回路、５ニドライステートバツフア、
６：オアブート、７：アドレスバス、８：データパス、
９：出力パス、１０ニオアゲート、工１：インパーク、
１２：ノアブート、１３：オアケ”−ト、１　５−１　
　、　１　５−２　　、・・・、１５−ｎ：メモリ回路
、１６：シフトレジスタ、１７：ビデオ制御回路、１８
ニオアゲート、２０：メモリセル７１／’ｆ、２１　：
ローデコーダ、２２：センスアンプ、２３：コラムデコ
ーダ、２４：ローアトレスバッファ、２５：コラムアド
レスバッファ、２６：耽出しおよび書込み回路、２７．
２８：シフトレノスタＡ、Ｂ、２９：ローアドレスカウ
ンタ、３０ニジリアル制御回路、３１：選択回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　　　朗 弁理士西舘和之 弁理士　内　１）幸　男 手続補正書 昭和５９年ｑ月：ｉ日 特許庁長官　若杉和　夫　殿 １、事件の表示 昭和５８年　特許願　　第０５３６３２号２、発明の名
称 半導体メモリ装置 ３、補正をする者 事件との関係　　特許出願人 名称　（５２２）富士通株式会社 ４、代理人 ５、補正の対象 （１）明細書の１−特許請求の範囲」の欄（２）明細書
の「発明の詳細な説明」の欄６、補正の内容 （１）明細書の「特許請求の範囲」を別紙のとおり補正
する。 （２）明細書第１０頁第１３行から第１１頁第６行に「
そしてこの目的は、・・・・・・達成さｎる。」とある
のを「そしてこの目的は、本発明によれば、メモリセル
アレイと、外部アドレスに応じて１ビット単位で該メモ
リセルアレイに対するアクセスを行な９アドレス回路と
、ローアドレス金順次発生する内部アドレス発生回路と
、該内部アドレス発生回路より出力さｎるローアドレス
と外部アドレスとを切換えるアドレス切換回路と、該ロ
ーアドレスによって該メモリセルアレイから並列的に読
出さｔ″した複数ビットのデータをロード可能な複数系
統のシフトレジスタと、該シフトレジスタの制御を行な
うシリアル出力制御回路とを具備し、該シリアル出力制
御は、データが中断なくシリアル出力される様に各シフ
トレジスタに順次シフト動作をさせ、シリアルデータ全
出方させる制御を行ない、且つ一つの系統のシフトレジ
スタからあるローアドレスに対応する複数ビットのデー
タをシリアル出力して−る最中に、外部からのアクセス
がないことを検知すると、次のローアドレスに対応する
複数ビットのデータを該メモリセルアレイから並列的に
読出させ、読出さ扛たデータを他の系統のシフトレジス
タヘロードさせる制御を行なう様に構成されていること
全特徴とする半導体メモリ装置全提供することによって
達成される。」と補正する。 ７、添付書類の目録 補正特許請求の範囲　　　　　　】通 ２、特許請求の範囲 備し、 該シリアル出力制御は、 データを出力させる制御を行ない、且つ一つの系統のシ
フトレジスタからあるローアドレスに対応する複数ビッ
トのデータをシリアル出力している最中に、外部からの
アクセスがないことを検知すると、次のローアドレスに
対応する複数ビットのデータを該メモリセルアレイから
並列２．該シフトレジスタに対して外部から直列的にデ
ータ全人力し、該外部アドレスによるアクセスが行なわ
ｎない期間に、該内部アドレスで指定さｎた複数のメモ
リセルへ該シフトレジスタ内のデータ全並列的に書込め
る様にしｆ′ｃ特許請求の範囲第１項に記載の半導体メ
モリ装置。

Claims (1)

1. 【特許請求の範囲】 １　複数ビット分のメモリセルを同時に選択する内部ア
   ドレス信号を順次発生する内部アドレス発生回路、該内
   部アドレス発生回路からのアドレス信号と外部アドレス
   信号とを切換えるアドレス切換回路、および該内部アド
   レス信号によって並列的に読出された複数ビットのデー
   タを一時記憶するシフトレジスタを具備し、該外部アド
   レスによるアクセスが行なわれない期間に該内部アドレ
   ス信号で指定される複数のメモリセルのデータを該シフ
   トレジスタに並列的に転送できるようにし、かつ該デー
   タを該シフトレジスタから直列的に出力できるようにし
   たことを特徴とする半導体メモリ装置。 ２　該シフトレジスタに対して外部から直列的にデータ
   を入力し、該外部アドレスによるアクセスが行なわれな
   い期間に、該内部アドレスで指定された複数のメモリセ
   ルへ該シフトレジスタ内のデータを並列的に書込める様
   にした特許請求の範囲第１項に記載の半導体メモリ装置
   。