JPS59180871A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS59180871A JPS59180871A JP58053632A JP5363283A JPS59180871A JP S59180871 A JPS59180871 A JP S59180871A JP 58053632 A JP58053632 A JP 58053632A JP 5363283 A JP5363283 A JP 5363283A JP S59180871 A JPS59180871 A JP S59180871A
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/001—Arbitration of resources in a display system, e.g. control of access to frame buffer by video controller and/or main processor
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- Controls And Circuits For Display Device (AREA)
- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明は、半導体メモリ装置に関し、例えばビデオディ
スプレイ装置等において画像データを記憶するために用
いられるビデオ用ランダムアクセスメモリ(以下単にビ
デオRAMと称する)として使用される半導体メモリ装
置の改良に関する。
スプレイ装置等において画像データを記憶するために用
いられるビデオ用ランダムアクセスメモリ(以下単にビ
デオRAMと称する)として使用される半導体メモリ装
置の改良に関する。
(2)技術の背景
一般に、ビデオRAMにおいては、ビデオディスグレイ
装置の表示画面に対応する画像データを記憶するが、こ
の画像データは画面表示のためにシリアルに肌み出され
ると共に、プロセッサ等からのランダムアクセスによっ
て適宜書換えが行なわれる。したがって、ビデオRAM
においては、プロセッサ等からのランダムなアクセス動
作とビデオディスプレイ装置へのシリアルな読み出し動
作とは独立のタイミングで行なわれ、これらの各アクセ
ス動作は互いに影響を与えることなく独立的に行なわれ
るようにすることが望ましい。
装置の表示画面に対応する画像データを記憶するが、こ
の画像データは画面表示のためにシリアルに肌み出され
ると共に、プロセッサ等からのランダムアクセスによっ
て適宜書換えが行なわれる。したがって、ビデオRAM
においては、プロセッサ等からのランダムなアクセス動
作とビデオディスプレイ装置へのシリアルな読み出し動
作とは独立のタイミングで行なわれ、これらの各アクセ
ス動作は互いに影響を与えることなく独立的に行なわれ
るようにすることが望ましい。
(3)従来技術と問題点
第1図は、従来形のシリアル出力機能付きのランダムア
クセスメモリの1つとしてのビデオRAMの1例を示す
。同図のビデオRAMは、メモリ回路1−1.1−2.
・・・1−n1マルチプレクサ2、シフトレノスタ3、
ビデオ制御回路4、トライステートバッファ5、および
オアゲート6等によって構成される。各メモリ回路1−
1.1−2.・・・。
クセスメモリの1つとしてのビデオRAMの1例を示す
。同図のビデオRAMは、メモリ回路1−1.1−2.
・・・1−n1マルチプレクサ2、シフトレノスタ3、
ビデオ制御回路4、トライステートバッファ5、および
オアゲート6等によって構成される。各メモリ回路1−
1.1−2.・・・。
1−nは、アドレスバス7からのアドレス入力によりモ
ード指定信号R/Wに応じて対応するメモリセルにデー
タバス8からのデータをそれぞれ1ビツトずつ書き込み
あるいは該メモリセルからデータバス8にデータをそれ
ぞれ1ビツトずつ読み出す機能を有する。トライステー
トバッファ5は、セレクト信号Sに応じてイネーブルさ
れ、ディレクション信号りに応じてデータ・ぐス8から
出カッ々ス9に、あるいは出力バス9からデータiRス
8にバス接続を行なうものである。
ード指定信号R/Wに応じて対応するメモリセルにデー
タバス8からのデータをそれぞれ1ビツトずつ書き込み
あるいは該メモリセルからデータバス8にデータをそれ
ぞれ1ビツトずつ読み出す機能を有する。トライステー
トバッファ5は、セレクト信号Sに応じてイネーブルさ
れ、ディレクション信号りに応じてデータ・ぐス8から
出カッ々ス9に、あるいは出力バス9からデータiRス
8にバス接続を行なうものである。
第1図のビデオRAMにおいて、図示しないプロセッサ
(CPU )等からマルチプレクサ2に対してセレクト
信号が印加さnていない場合は、ビデオ制御回路4から
のビデオアドレス信号がマルチプレクサ2およびアドレ
スバスフを介してメモリ回路1−1 、1−2 、=・
、 1−nに入力され、複数ビットのデータが読み出さ
れてデータ・々ス8を介してシフトレヅスタ3に転送さ
れビデオ制御回路4からのロード信号に応じて並列にロ
ードされる。
(CPU )等からマルチプレクサ2に対してセレクト
信号が印加さnていない場合は、ビデオ制御回路4から
のビデオアドレス信号がマルチプレクサ2およびアドレ
スバスフを介してメモリ回路1−1 、1−2 、=・
、 1−nに入力され、複数ビットのデータが読み出さ
れてデータ・々ス8を介してシフトレヅスタ3に転送さ
れビデオ制御回路4からのロード信号に応じて並列にロ
ードされる。
そして、ビデオ制御回路4からのビデオクロックに基づ
きシフトレヅスタ3のデータが1ビツトずつ順次シフト
されてドツト信号として出力され両面表示等に用いられ
る。一方、CPU側からマルチプレクサ2にセレクト信
号が印加されるとCPUからのアドレス信号がマルチプ
レクサ2およびアドレスバス7を介してメモリ回路1−
1 、1−2 。
きシフトレヅスタ3のデータが1ビツトずつ順次シフト
されてドツト信号として出力され両面表示等に用いられ
る。一方、CPU側からマルチプレクサ2にセレクト信
号が印加されるとCPUからのアドレス信号がマルチプ
レクサ2およびアドレスバス7を介してメモリ回路1−
1 、1−2 。
・・・、1−nに供給され、モード指定信号に応じてデ
ータの読み書きが行なわれる。例えばモード指定信号が
低レベルの時はデータ書込みが行なわれるが、この場合
はトライステートバッファ5のディレクション信号りも
低レベルとなり、CPUからのデータは入出力バス9か
らトライステートバッファ5を介してデータバス8に転
送され各メ・1、モリ回路に入力される。逆に、モード
指定信号が高レベルの場合はトライステートバッファ5
のディレクション信号りが高レベルとな9、各メモリ回
路から読出されたデータはデータバス8、トライステー
トバッファ5および入出力バス9を介して出力される。
ータの読み書きが行なわれる。例えばモード指定信号が
低レベルの時はデータ書込みが行なわれるが、この場合
はトライステートバッファ5のディレクション信号りも
低レベルとなり、CPUからのデータは入出力バス9か
らトライステートバッファ5を介してデータバス8に転
送され各メ・1、モリ回路に入力される。逆に、モード
指定信号が高レベルの場合はトライステートバッファ5
のディレクション信号りが高レベルとな9、各メモリ回
路から読出されたデータはデータバス8、トライステー
トバッファ5および入出力バス9を介して出力される。
第1図のビデオRAMにおいては、CPUからのアクセ
スは任意の時間に行なうことができるが、CPUがアク
セスした時にはビデオ制御回路4からのアクセスができ
ないためビデオデータすなわちドツト信号が欠除し、画
面にノイズが出るという不都合があった。
スは任意の時間に行なうことができるが、CPUがアク
セスした時にはビデオ制御回路4からのアクセスができ
ないためビデオデータすなわちドツト信号が欠除し、画
面にノイズが出るという不都合があった。
第2図は、他の従来形のビデオRAMの構成を示す。同
図のビデオ化因は、第1図のビデオRAMがCPU優先
型であるのに対してビデオ信号優先型の構成とされてい
る。すなわち、第2図のビデオRAMにおいては第1図
のビデオ調にさらにオアケ”−)10、インバータ11
.ノアグー)12が追加され、ビデオ制御回路4′から
の帰線期間信号によって帰線期間すなわちブランキング
期間のみCPUからのアクセスかできるようにされてい
る。
図のビデオ化因は、第1図のビデオRAMがCPU優先
型であるのに対してビデオ信号優先型の構成とされてい
る。すなわち、第2図のビデオRAMにおいては第1図
のビデオ調にさらにオアケ”−)10、インバータ11
.ノアグー)12が追加され、ビデオ制御回路4′から
の帰線期間信号によって帰線期間すなわちブランキング
期間のみCPUからのアクセスかできるようにされてい
る。
すなわち、帰線期間以外の期間すなわち表示期間におい
ては、ビデオ制御回路4′からの帰線期間信号が低レベ
ルとなり、CPUからのセレクト信号が高レベルとなり
、シたがって反転セレクト信号が低レベルになると、ノ
アグー)12の出力すなわちアクセス禁止信号WAIT
が高レベルとなしてCPUからのアクセスを禁止する。
ては、ビデオ制御回路4′からの帰線期間信号が低レベ
ルとなり、CPUからのセレクト信号が高レベルとなり
、シたがって反転セレクト信号が低レベルになると、ノ
アグー)12の出力すなわちアクセス禁止信号WAIT
が高レベルとなしてCPUからのアクセスを禁止する。
この時、インバータ11の出力が高レベルとなるだめオ
アゲート10の出力が高レベルとなり、マルチプレクサ
2はビデオアドレス側に切換えられている。また、トラ
イステートバッファ5の選択信号Sが高レベルとなり、
データバス8と入出力バス9とが切り離された状態とな
る。これに対して、帰線期間においては、ビデオ制御回
路4′からの帰線期間信号が高レベルとなシ、アクセス
禁止信号WAITが低レベルトなってCPUからのアク
セスが可能となる。
アゲート10の出力が高レベルとなり、マルチプレクサ
2はビデオアドレス側に切換えられている。また、トラ
イステートバッファ5の選択信号Sが高レベルとなり、
データバス8と入出力バス9とが切り離された状態とな
る。これに対して、帰線期間においては、ビデオ制御回
路4′からの帰線期間信号が高レベルとなシ、アクセス
禁止信号WAITが低レベルトなってCPUからのアク
セスが可能となる。
捷だ、マルチプレクサ2は、オアゲート10の出力が高
レベルとなるためCPUからのアドレスをメモリ回路1
−1 、1−2 、・・・、1−nのアドレスバス7に
接続するように切換えられ、トライステートバッファ5
も選択状態となる。
レベルとなるためCPUからのアドレスをメモリ回路1
−1 、1−2 、・・・、1−nのアドレスバス7に
接続するように切換えられ、トライステートバッファ5
も選択状態となる。
第2図のビデオRAMにおいては、CPUからのアクセ
スがビデオ信号の帰線期間のみしか行なわれないから表
示画面中にノイズが発生することはない。しかしながら
、CPUからのアクセスは帰線期間においてのみ可能で
あるためCPUからのアクセスが制限されるという不都
合があった。
スがビデオ信号の帰線期間のみしか行なわれないから表
示画面中にノイズが発生することはない。しかしながら
、CPUからのアクセスは帰線期間においてのみ可能で
あるためCPUからのアクセスが制限されるという不都
合があった。
第3図は、いわゆるサイクルスチール式と称せられる従
来形のビデオRAMの構成を示す。同図のビデオRAM
においては、ビデオ側からすなわチヒデオ制御回路4”
からCPU側にクロック信号を供給し、このクロック信
号が例えば低レベルの場合にのみCPUからのアクセス
を可能とするものである。
来形のビデオRAMの構成を示す。同図のビデオRAM
においては、ビデオ側からすなわチヒデオ制御回路4”
からCPU側にクロック信号を供給し、このクロック信
号が例えば低レベルの場合にのみCPUからのアクセス
を可能とするものである。
すなわち、第4図に示すようにビデオ制御回路4“から
のCPUクロック(a)が低レベルの時には、マルチプ
レクサ2はCPU Tドレス側に切換えられてCPUか
らのアドレスがメモリ回路1−1.1−2゜・・・、1
−nに入力される。この状態で、CPUからセレクト信
号が入力されるとオアゲート13の一方の入力端子に印
加される反転セレクト信号が低レベルとなり、したがっ
てトライステートバッファ5の選択信号Sが低レベルと
なってデータバス8と入出力パス9との間の接続が行な
われる。この時、モード切換え信号が高レベルであれば
各メモリ回路1−1 、1−2 、・・・、1−nから
各々1ビツト計nビツトのデータが並列に読み出されて
データバス8、トライステートバッファ5および入出力
パス9を介してCPU側に出力される。1し、モード切
換え信号が低レベルであれば入出力パス9からのデータ
がトライステートバッファ5およびデータバス8を介し
て各メモリ回路に入力され書込みが行なわれる。これに
対して、ビデオ制御回路4からのCPUクロックが高レ
ベルの場合は、マルチプレクサ2がビデオアドレス側に
切換えられて、ビデオ制御回路4′からビデオアドレス
が各メモリ回路に入力される。この場合、オアダート1
3の出力およびオアケ゛−トロの出力は共に高レベルと
なるから、ドライステートノぐツファ5はデータバス8
と入出力パス9とを切り離すと共に各メモリ回路が読出
しモードにされる。したがって、ビデオアドレスに対応
する記憶データが読出されてシフトレジスタ3にロード
され、ビデオクロックに応じてドツト信号(d)として
シリアルに出力される。
のCPUクロック(a)が低レベルの時には、マルチプ
レクサ2はCPU Tドレス側に切換えられてCPUか
らのアドレスがメモリ回路1−1.1−2゜・・・、1
−nに入力される。この状態で、CPUからセレクト信
号が入力されるとオアゲート13の一方の入力端子に印
加される反転セレクト信号が低レベルとなり、したがっ
てトライステートバッファ5の選択信号Sが低レベルと
なってデータバス8と入出力パス9との間の接続が行な
われる。この時、モード切換え信号が高レベルであれば
各メモリ回路1−1 、1−2 、・・・、1−nから
各々1ビツト計nビツトのデータが並列に読み出されて
データバス8、トライステートバッファ5および入出力
パス9を介してCPU側に出力される。1し、モード切
換え信号が低レベルであれば入出力パス9からのデータ
がトライステートバッファ5およびデータバス8を介し
て各メモリ回路に入力され書込みが行なわれる。これに
対して、ビデオ制御回路4からのCPUクロックが高レ
ベルの場合は、マルチプレクサ2がビデオアドレス側に
切換えられて、ビデオ制御回路4′からビデオアドレス
が各メモリ回路に入力される。この場合、オアダート1
3の出力およびオアケ゛−トロの出力は共に高レベルと
なるから、ドライステートノぐツファ5はデータバス8
と入出力パス9とを切り離すと共に各メモリ回路が読出
しモードにされる。したがって、ビデオアドレスに対応
する記憶データが読出されてシフトレジスタ3にロード
され、ビデオクロックに応じてドツト信号(d)として
シリアルに出力される。
第3図のビデオ肋Mにおいては、表示画面にノイズが生
ずることもなく甘たCPUからのアクセスが制限される
こともない。しかしながら、CPUクロックの周波数を
ビデオ側のクロ、りに合わせる必要があるため、CPU
クロックの周波数を高くすることができずcpuの能力
を充分活用できないという不都合があった。
ずることもなく甘たCPUからのアクセスが制限される
こともない。しかしながら、CPUクロックの周波数を
ビデオ側のクロ、りに合わせる必要があるため、CPU
クロックの周波数を高くすることができずcpuの能力
を充分活用できないという不都合があった。
(4)発明の目的
本発明の目的は、前述の従来形における問題点に鑑み、
ビデオRAM等の高速シリアル出力機能を要求される半
導体メモリ装置において、CPUからランダムアクセス
の行なわれない時間にビデオアドレスに対応するメモリ
セルブロックからの複数ビットの肌出しデータを並列的
にロードシあるいは該メモリセルブロックに並列市に書
込むだめの、複数ビットのデータを格納するシフトレジ
スタを用いるという構想にもとづき、シリアルアクセス
用りロック情号を与えることによってデータをシリアル
に高速度で読出しかつ書込むことができるようにすると
ともに、シリアル読出しまたは書込みと独立のタイミン
グでCPU等から任意のアドレスにランダムアクセスが
できるようにすることにある。
ビデオRAM等の高速シリアル出力機能を要求される半
導体メモリ装置において、CPUからランダムアクセス
の行なわれない時間にビデオアドレスに対応するメモリ
セルブロックからの複数ビットの肌出しデータを並列的
にロードシあるいは該メモリセルブロックに並列市に書
込むだめの、複数ビットのデータを格納するシフトレジ
スタを用いるという構想にもとづき、シリアルアクセス
用りロック情号を与えることによってデータをシリアル
に高速度で読出しかつ書込むことができるようにすると
ともに、シリアル読出しまたは書込みと独立のタイミン
グでCPU等から任意のアドレスにランダムアクセスが
できるようにすることにある。
(5)発明の構成
そしてこの目的は、本発明によればメモリチップ内に複
数ビット分のメモリセルを同時に選択する内部アドレス
信号を発生する内部アドレス発生回路、該内部アドレス
発生回路からのアドレス信号と外部アドレス信号とを切
換えるアドレス切換回路、および該内部アドレス信号に
よって並列的に読出された複数ビットのデータを一時記
憶するシフトレジスタを具備し、該外部アドレスによる
アクセスが行なわれない期間に該内部アドレス信号で指
定される複数のメモリセルのデータを該シフトレジスタ
に並列的に転送できるようにし、かつ該データを該シフ
トレジスタから直列的に出力できるようにしたことを特
徴とする半導体メモリ装置を提供することによって達成
される。
数ビット分のメモリセルを同時に選択する内部アドレス
信号を発生する内部アドレス発生回路、該内部アドレス
発生回路からのアドレス信号と外部アドレス信号とを切
換えるアドレス切換回路、および該内部アドレス信号に
よって並列的に読出された複数ビットのデータを一時記
憶するシフトレジスタを具備し、該外部アドレスによる
アクセスが行なわれない期間に該内部アドレス信号で指
定される複数のメモリセルのデータを該シフトレジスタ
に並列的に転送できるようにし、かつ該データを該シフ
トレジスタから直列的に出力できるようにしたことを特
徴とする半導体メモリ装置を提供することによって達成
される。
(6)発明の実施例
以下図匍により本発明の詳細な説明する。第5図は、本
発明の1実施例に係わるメモリ装置としてのメモリ回路
を含むビデオRAMシステムの概略の構成を示す。同図
のメモリシステムは、複数のメモリ回路15−1.15
−2.・・・、15−n。
発明の1実施例に係わるメモリ装置としてのメモリ回路
を含むビデオRAMシステムの概略の構成を示す。同図
のメモリシステムは、複数のメモリ回路15−1.15
−2.・・・、15−n。
nビットのシフトレジスタ16、ビデオ制御回路17、
およびオアゲート18等によって構成される。シフトレ
ジスタ16の段数nは例えばメモ1ノ回路の数と等しく
8ビツトに選択される。
およびオアゲート18等によって構成される。シフトレ
ジスタ16の段数nは例えばメモ1ノ回路の数と等しく
8ビツトに選択される。
第5図のメモリシステムにおいては、CPU伯1175
>らランダムアクセス、およびビデオ制御回路17側か
らシリアル入出力が可能となっている。9uえは、CP
U側からランダムアクセスを行なう場合はセレクト信号
を高レベルに、したがって反転セレクト信号を低しづル
にする。反転セレクト信号は各メモリ回路にランダムア
クセス信号RACとして印加されており、低レベルにす
ることによって各メモリ回路のランダムアクセスを可能
にする。すなわち、CPU側からアクセスする場合は、
反転セレクト信号を低レベルにするとともに、アドレス
信号としてローアドレスRAおよびコラムアドレスCA
を印加し、さらにモード指定信号を読み書きに応じてそ
れぞれ高レベルまたは低レベルとする。モード指定信号
を高レベルとした場合は、アドレス信号で指定される番
地の記憶データが各メモリ回路15−1.15−2.・
・・、15−nからそれぞれ1ビツトずつ並列にデータ
ノ々ス19に出力される。また、モード指定信号を低レ
ベルにした場合は、データバス19からのnビットの並
列データが1ビツトずつ各メモリ回路15−1 。
>らランダムアクセス、およびビデオ制御回路17側か
らシリアル入出力が可能となっている。9uえは、CP
U側からランダムアクセスを行なう場合はセレクト信号
を高レベルに、したがって反転セレクト信号を低しづル
にする。反転セレクト信号は各メモリ回路にランダムア
クセス信号RACとして印加されており、低レベルにす
ることによって各メモリ回路のランダムアクセスを可能
にする。すなわち、CPU側からアクセスする場合は、
反転セレクト信号を低レベルにするとともに、アドレス
信号としてローアドレスRAおよびコラムアドレスCA
を印加し、さらにモード指定信号を読み書きに応じてそ
れぞれ高レベルまたは低レベルとする。モード指定信号
を高レベルとした場合は、アドレス信号で指定される番
地の記憶データが各メモリ回路15−1.15−2.・
・・、15−nからそれぞれ1ビツトずつ並列にデータ
ノ々ス19に出力される。また、モード指定信号を低レ
ベルにした場合は、データバス19からのnビットの並
列データが1ビツトずつ各メモリ回路15−1 。
15−2. 、・・・、15−nの指定アドレスに書き
込まれる。
込まれる。
一方、ビデオ制御回路17から各メモリ回路15−1.
15−2.・・・、15−nにシリアルクロックSCL
およびシリアルモード指定信号S −RAW を印加
し、かつシフトレジスタ16にP)′T’4Jのタイミ
ングでビデオクロック、ロード信号およびセーブ信号を
印加することによりシリアルアクセスを行なうことがで
き、直列ドツトa号の耽み書きを行なうことが可能とな
る。
15−2.・・・、15−nにシリアルクロックSCL
およびシリアルモード指定信号S −RAW を印加
し、かつシフトレジスタ16にP)′T’4Jのタイミ
ングでビデオクロック、ロード信号およびセーブ信号を
印加することによりシリアルアクセスを行なうことがで
き、直列ドツトa号の耽み書きを行なうことが可能とな
る。
シリアル読出しを行なう場合は、第6図に示すように、
シリアルクロックSCLの例えば立上がり時点で各メモ
リ回路15−1.15−2.・・・。
シリアルクロックSCLの例えば立上がり時点で各メモ
リ回路15−1.15−2.・・・。
15−nから各々1ビツトずつ例えば8ビツトのデータ
が読出されてシフトレジスタ16にロードされる。そし
て、シフトレジスタ16にロードされたデータはビデオ
クロックに応じて順次1ビツトずつドツト信号として出
力される。なお、ロード信号は各メモリ回路からシフト
レジ\りに読出しデータをロードする場合に例えば高レ
ベルとされる信号である。また、セーブ信号は、シフト
レジスタ16内のデータのシフト方向を指定する信号で
ろって、例えばシリアル出力の場合は高レベルとされ、
シリアル入力すなわち書込みの場合は低レベルとされる
。また、ビデオクロックの周波数はシリアルクロックの
周波数の例えば8倍の周波数に選択される。このように
して、シフトレジスタ16内のデータがほぼ出力された
時点でロード信号が高レベルとなり各メモリ回路15−
1 。
が読出されてシフトレジスタ16にロードされる。そし
て、シフトレジスタ16にロードされたデータはビデオ
クロックに応じて順次1ビツトずつドツト信号として出
力される。なお、ロード信号は各メモリ回路からシフト
レジ\りに読出しデータをロードする場合に例えば高レ
ベルとされる信号である。また、セーブ信号は、シフト
レジスタ16内のデータのシフト方向を指定する信号で
ろって、例えばシリアル出力の場合は高レベルとされ、
シリアル入力すなわち書込みの場合は低レベルとされる
。また、ビデオクロックの周波数はシリアルクロックの
周波数の例えば8倍の周波数に選択される。このように
して、シフトレジスタ16内のデータがほぼ出力された
時点でロード信号が高レベルとなり各メモリ回路15−
1 。
15−2.・・・+ 15− nから次のシリアルデー
タがシフトレジスタ16に並列的にロードされる。
タがシフトレジスタ16に並列的にロードされる。
このようにしてロードされたデータは前述と同様にして
ビデオクロックに応じてドツト信号としてシリアルに出
力される。なお、第6図に示すように帰線期間において
はドツト信号が不要であるからビデオ制御回路17はシ
リアルクロックSCLを各メモリ回路に印加しないよう
に構成されている。
ビデオクロックに応じてドツト信号としてシリアルに出
力される。なお、第6図に示すように帰線期間において
はドツト信号が不要であるからビデオ制御回路17はシ
リアルクロックSCLを各メモリ回路に印加しないよう
に構成されている。
第5図のシステムにおいては、各メモリ回路15−1
、15−2 、− 、15− nに印加されるランダム
アクセス信号RACとシリアルクロックSCLのタイミ
ングは全く独立に規定することが可能であり、相互に影
響を与えることな(CPU側からのランダムアクセスと
ビデオ系側からのシリアル入出力とを行なうことが可能
である。その理由は、各メモリ回路15−1.15−2
.・・・、15−n内にはそれぞれCPUからのア、ク
セスが行なわれておらず、すなわちランダムアクセス信
号が低レベルでない期間に、複数ビットのデータを並列
的に読出す内部レジスタがバッファとして設けられてお
り、この内部レジスタに読出された複数ビットのデータ
がシリアルクロックSCLに応じて1ビツトずつ順次出
力されるようになっているからである。
、15−2 、− 、15− nに印加されるランダム
アクセス信号RACとシリアルクロックSCLのタイミ
ングは全く独立に規定することが可能であり、相互に影
響を与えることな(CPU側からのランダムアクセスと
ビデオ系側からのシリアル入出力とを行なうことが可能
である。その理由は、各メモリ回路15−1.15−2
.・・・、15−n内にはそれぞれCPUからのア、ク
セスが行なわれておらず、すなわちランダムアクセス信
号が低レベルでない期間に、複数ビットのデータを並列
的に読出す内部レジスタがバッファとして設けられてお
り、この内部レジスタに読出された複数ビットのデータ
がシリアルクロックSCLに応じて1ビツトずつ順次出
力されるようになっているからである。
第7図は、第5図のメモリシステムにおいてシリアル入
力、すなわち直列的にデータ書込みを行なう場合のタイ
ミング関係を示す。シリアル入力を行なう場合は、シフ
トレジスタ16にビデオクロックを印加すると共にセー
ブ信号を低レベルとした状態で、書込むべきドツトデー
タを直列的に入力する。これにより、書込みドツト信号
がシフトレジスタ16に順次シフトされて格納されるが
、シフトレジスタ16の各段にドツト信号が入力された
時点で例えば8ビツト分を書きこみ、外部シフトレジス
タ16が満杯すなわちフルとなった時点でシリアルクロ
ックSCLが立上がる。これによシ、シフトレジスタ1
6の各段のデータがnビット並列に各メモリ回路15−
1.15−2.−.15−nに各1ビツトずつ入力され
て各メモリ回路に内蔵されたシフトレジスタに格納され
る。同様にして、シフトレジスタ16に次のnコのドツ
ト信号がセットされた時点で再びシリアルクロックSC
Lが立上がシ、各メモリ回路内のシフトレジスタが1段
シフトされると共にシフトレジスタ16からのデータが
各メモリ回路15−1.15−2.−.15−n内のシ
フトレジスタに書込まれる。このようにして、各メモリ
回路内のシフトレジスタに順次ドツト信号が格納され、
内部シフトレジスタがフルとなると次にランダムアクセ
ス信号RACが低レベルでなくなった時点で該内部レジ
スタのデータがアドレスカウンタによって指定される複
数ビットのメモリセルからなるメモリセルブロック、例
えば1行分のメモリセルに並列的に書込まれる。
力、すなわち直列的にデータ書込みを行なう場合のタイ
ミング関係を示す。シリアル入力を行なう場合は、シフ
トレジスタ16にビデオクロックを印加すると共にセー
ブ信号を低レベルとした状態で、書込むべきドツトデー
タを直列的に入力する。これにより、書込みドツト信号
がシフトレジスタ16に順次シフトされて格納されるが
、シフトレジスタ16の各段にドツト信号が入力された
時点で例えば8ビツト分を書きこみ、外部シフトレジス
タ16が満杯すなわちフルとなった時点でシリアルクロ
ックSCLが立上がる。これによシ、シフトレジスタ1
6の各段のデータがnビット並列に各メモリ回路15−
1.15−2.−.15−nに各1ビツトずつ入力され
て各メモリ回路に内蔵されたシフトレジスタに格納され
る。同様にして、シフトレジスタ16に次のnコのドツ
ト信号がセットされた時点で再びシリアルクロックSC
Lが立上がシ、各メモリ回路内のシフトレジスタが1段
シフトされると共にシフトレジスタ16からのデータが
各メモリ回路15−1.15−2.−.15−n内のシ
フトレジスタに書込まれる。このようにして、各メモリ
回路内のシフトレジスタに順次ドツト信号が格納され、
内部シフトレジスタがフルとなると次にランダムアクセ
ス信号RACが低レベルでなくなった時点で該内部レジ
スタのデータがアドレスカウンタによって指定される複
数ビットのメモリセルからなるメモリセルブロック、例
えば1行分のメモリセルに並列的に書込まれる。
第8図は、第5図のメモリシステムに用いられている各
メモリ回路15−1.15−2.・・・。
メモリ回路15−1.15−2.・・・。
15−nの内部構成を示す。同図のメモリ回路は、例え
ばマトリックス状にメモリセルが配置されたメモリセル
アレイ20、ローデコーダ21、センスアンプ22、コ
ラムデコーダ23、ローアトレスバッファ24、コラム
アドレスバッファ25、ランダムアクセスデータの読出
しおよび書込みを行なう読出しおよび書込み回路26.
2つの内部シフトレジスタ27.28(以後それぞれシ
フトレジスタA、Bと称する)、ローアドレスカウンタ
29、シリアル制御回路30、およびシリアルデータの
大田力を行なうための選択回路31を具備する。メモリ
セルアレイ20は例えば128×128ピット分のメモ
リセルを有し、したがってセンスアンf22は例えば1
28個のセンスアンプユニットを具備する。そして、セ
ンスアンプ22とコラムデコーダ23およびシフトレジ
スタA、Bとは例えば128ビツトのデータの並列伝送
が可能な並列データバス32によって接続されている。
ばマトリックス状にメモリセルが配置されたメモリセル
アレイ20、ローデコーダ21、センスアンプ22、コ
ラムデコーダ23、ローアトレスバッファ24、コラム
アドレスバッファ25、ランダムアクセスデータの読出
しおよび書込みを行なう読出しおよび書込み回路26.
2つの内部シフトレジスタ27.28(以後それぞれシ
フトレジスタA、Bと称する)、ローアドレスカウンタ
29、シリアル制御回路30、およびシリアルデータの
大田力を行なうための選択回路31を具備する。メモリ
セルアレイ20は例えば128×128ピット分のメモ
リセルを有し、したがってセンスアンf22は例えば1
28個のセンスアンプユニットを具備する。そして、セ
ンスアンプ22とコラムデコーダ23およびシフトレジ
スタA、Bとは例えば128ビツトのデータの並列伝送
が可能な並列データバス32によって接続されている。
第8図のメモリ回路の動作を説明する。例えばCPUか
らランダムアクセスを行なう場合は、ランダムアクセス
信号RACを低レベルとする、これは通常のRAMでの
チップセレクト信号と同様の信号であるローアドレスバ
ッファ24はCPUからのローアドレスRAをローデコ
ーダ21に転送し、コラムアドレスバッファ25はCP
UからのコラムアドレスCAをコラムデコーダ23に転
送する。また、CPUからのモード指定信号RAWが読
出しおよび書込み回路26に印加されデータの読出しま
たは書込みが行なわれる。データの読出しが行なわれる
場合は、モード指定信号RAWが高レベルにされ、ロー
デコーダ21で指定される行の128ビツト分のデータ
が読出されてセンスアンプ22で増幅された後、並列デ
ータノ々ス32を“介してコラムデコーダ23に転送さ
れる。そして、コラムアドレスバッファ23で指定され
るコラムの1ビツト分のデータが読出しおよび書込み回
路26を介して読出しデータDOUTとして出力される
。これに対して、データの書込みが行なわれる場合はモ
ード指定信号R/Wが低レベルとされ、入力データDI
Nが欣出しおよび書込み回路26を介してコラムデコー
ダ23に入力される。コラムデコーダ23は入力された
データを並列データバス32を介してコラムアドレスC
Aで指定される列およびローアドレスRAで指定される
行にあるメモリセルに転送して書込みを行なう。
らランダムアクセスを行なう場合は、ランダムアクセス
信号RACを低レベルとする、これは通常のRAMでの
チップセレクト信号と同様の信号であるローアドレスバ
ッファ24はCPUからのローアドレスRAをローデコ
ーダ21に転送し、コラムアドレスバッファ25はCP
UからのコラムアドレスCAをコラムデコーダ23に転
送する。また、CPUからのモード指定信号RAWが読
出しおよび書込み回路26に印加されデータの読出しま
たは書込みが行なわれる。データの読出しが行なわれる
場合は、モード指定信号RAWが高レベルにされ、ロー
デコーダ21で指定される行の128ビツト分のデータ
が読出されてセンスアンプ22で増幅された後、並列デ
ータノ々ス32を“介してコラムデコーダ23に転送さ
れる。そして、コラムアドレスバッファ23で指定され
るコラムの1ビツト分のデータが読出しおよび書込み回
路26を介して読出しデータDOUTとして出力される
。これに対して、データの書込みが行なわれる場合はモ
ード指定信号R/Wが低レベルとされ、入力データDI
Nが欣出しおよび書込み回路26を介してコラムデコー
ダ23に入力される。コラムデコーダ23は入力された
データを並列データバス32を介してコラムアドレスC
Aで指定される列およびローアドレスRAで指定される
行にあるメモリセルに転送して書込みを行なう。
これに対して、シリアルデータSDの書込みまたは読出
しは次のようにして行なわれる。シリアル制御回路30
は、シリアルクロックSCLを計数して例えばシリアル
クロックSCLの128パルスごとに1回インクリメン
)zfルスを出力しローアドレスカウンタ29に入力す
る。ローアドレスカウンタ29は、このインクリメント
パルスを計数してシリアルアクセス用のローアドレスデ
ータを作成シテローアドレスパッファ24に入力する。
しは次のようにして行なわれる。シリアル制御回路30
は、シリアルクロックSCLを計数して例えばシリアル
クロックSCLの128パルスごとに1回インクリメン
)zfルスを出力しローアドレスカウンタ29に入力す
る。ローアドレスカウンタ29は、このインクリメント
パルスを計数してシリアルアクセス用のローアドレスデ
ータを作成シテローアドレスパッファ24に入力する。
CPUからのアクセスが行なわれない期間にはランダム
アクセス信号RACが高レベルとなっており、これによ
ってローアドレスバッファ24はローアドレスカウンタ
29からのローアドレスデータをローデコーダ21に転
送する。このようにして、ローアドレスカウンタ29に
よって順次メモリセルアレイ200行が選択される。そ
して、例えば、シリアル読出しが行なわれる場合はシリ
アルモード指定信号S−R/Wが高レベルとされ、メモ
リセルアレイ20の選択された行からの1行分のデータ
(例えば128ビット分)がセンスアンプ22および並
列データバス32を介してシフトレジスタAまたはBに
転送される。シフトレジスタAおよびBは交互に使用さ
れ、シリアル制御回路30からロードA信号またはロー
ドB信号が各シフトレジスタに印加されることによって
読出しデータの並列ロードが交互に行なわれる。2本の
内部シフトレジスタを用い、シフトレジスタAにロード
A信号が印加されて並列ロードが行なわれている場合に
は、シフトレジスタB内のデータがシリアルに読出され
て選択回路31を介してシリアルデータSDとして出力
される。シフトレジスタB内のデータの出力が終了する
時点ではすでにシフトレジスタAの並列ロードが終了し
ておシ、したがってシフトレジスタBからのデータ読出
しが終了すると直ちにシフトレジスタAからのデータB
C出しが行なわれるように制御され、シリアルデータS
Dの出力が途切れないようにされている。
アクセス信号RACが高レベルとなっており、これによ
ってローアドレスバッファ24はローアドレスカウンタ
29からのローアドレスデータをローデコーダ21に転
送する。このようにして、ローアドレスカウンタ29に
よって順次メモリセルアレイ200行が選択される。そ
して、例えば、シリアル読出しが行なわれる場合はシリ
アルモード指定信号S−R/Wが高レベルとされ、メモ
リセルアレイ20の選択された行からの1行分のデータ
(例えば128ビット分)がセンスアンプ22および並
列データバス32を介してシフトレジスタAまたはBに
転送される。シフトレジスタAおよびBは交互に使用さ
れ、シリアル制御回路30からロードA信号またはロー
ドB信号が各シフトレジスタに印加されることによって
読出しデータの並列ロードが交互に行なわれる。2本の
内部シフトレジスタを用い、シフトレジスタAにロード
A信号が印加されて並列ロードが行なわれている場合に
は、シフトレジスタB内のデータがシリアルに読出され
て選択回路31を介してシリアルデータSDとして出力
される。シフトレジスタB内のデータの出力が終了する
時点ではすでにシフトレジスタAの並列ロードが終了し
ておシ、したがってシフトレジスタBからのデータ読出
しが終了すると直ちにシフトレジスタAからのデータB
C出しが行なわれるように制御され、シリアルデータS
Dの出力が途切れないようにされている。
そして、例えばシフトレジスタBからシリアルデータが
出力される場合は、該シフトレジスタBにシフ)Bパル
スが印加されかつセーブB信号が低レベルとされること
によってシフト1/スタB内のデータが順次シリアル出
力側にシフトされる。
出力される場合は、該シフトレジスタBにシフ)Bパル
スが印加されかつセーブB信号が低レベルとされること
によってシフト1/スタB内のデータが順次シリアル出
力側にシフトされる。
この場合、シリアル制御回路30から選択回路31に人
力されるA/Bセレクト信号が高レベルにされ、シフト
レジスタBからの出力データが選択回路31を通過して
シリアルデータSDとして出力される。シフトレジスタ
Aからの出力を通過させる場合はA/Bセレクト信号は
低レベルとされる。また、読出しの場合は、入出力セレ
クト信号が高レベルとされシフト1/ジスタAまたはB
側から外部にデータ出力が行なわれる。
力されるA/Bセレクト信号が高レベルにされ、シフト
レジスタBからの出力データが選択回路31を通過して
シリアルデータSDとして出力される。シフトレジスタ
Aからの出力を通過させる場合はA/Bセレクト信号は
低レベルとされる。また、読出しの場合は、入出力セレ
クト信号が高レベルとされシフト1/ジスタAまたはB
側から外部にデータ出力が行なわれる。
シリアル入力すなわちシリアル書込みを行なう場合は、
シリアルモード指定信号S −R/Wが低レベルとされ
、これによって入出力セレン)(M号が低レベルとされ
て外部からのシリアルデータSDが選択回路31を通過
してA/Bセレクト信号によって指定されるシフトレジ
スタAまたはBのいずれか一方に外部からのシリアルク
ロックに従ってシリアル転送される。例えば、シフトレ
ジスタAに転送される場合はシリアル制御回路30から
シフトレジスタAに印加されるセーブA信号が高レベル
とされる。そして、例えばシフトレジスタAの前段にデ
ータが格納されると、該シフトレジスタAの前段のデー
タが並列データバス32およびセンスアンプ22を介し
てメモリセルアレイ20の選択された行に並列的に書込
まれる。ただし、この書込みは前述のシリアル読出しの
場合と同様にランダムアクセス信号RACが高レベルの
期間すなわちCPUからのアクセスが行なわれない期間
に行なわれる。並列書込みが行なわれる行は、ローアド
レスカウンタ29からローアドレスバッファ24を介し
てローデコーダ21にローアドレスデータを入力するこ
とによって選択される。
シリアルモード指定信号S −R/Wが低レベルとされ
、これによって入出力セレン)(M号が低レベルとされ
て外部からのシリアルデータSDが選択回路31を通過
してA/Bセレクト信号によって指定されるシフトレジ
スタAまたはBのいずれか一方に外部からのシリアルク
ロックに従ってシリアル転送される。例えば、シフトレ
ジスタAに転送される場合はシリアル制御回路30から
シフトレジスタAに印加されるセーブA信号が高レベル
とされる。そして、例えばシフトレジスタAの前段にデ
ータが格納されると、該シフトレジスタAの前段のデー
タが並列データバス32およびセンスアンプ22を介し
てメモリセルアレイ20の選択された行に並列的に書込
まれる。ただし、この書込みは前述のシリアル読出しの
場合と同様にランダムアクセス信号RACが高レベルの
期間すなわちCPUからのアクセスが行なわれない期間
に行なわれる。並列書込みが行なわれる行は、ローアド
レスカウンタ29からローアドレスバッファ24を介し
てローデコーダ21にローアドレスデータを入力するこ
とによって選択される。
第9図は、上述のシリアル読出しまたはシリアル書込み
動作とCPUからのランダムアクセス動作との時間関係
を示すものである。同図に示されるように、CPUから
のアクセスはランダムアクセス信号RACが低レベルの
期間に行なわれる。そして、シリアル読出しまたはシリ
アル書込みのためのシフトレジスタAまたはBとメモリ
セルアレイの選択行、すなわちメモリセルブロックとの
間のデータの入出力はランダムアクセス信号RACが低
レベルでない期間、例えばランダムアクセス信号RAC
の立上が9時点以後の期間に行なわれる。例えば、シフ
トレジスタBからOないしmビットのデータがシリアル
クロックSCLに応じて順次読出されている間にシフト
レジスタAにp+1行目のm+1ビツト(例えばm=1
27)のデータが並列ロードされる。シフトレジスタB
からすべてのデータが出力されると、次にシフトレジス
タAから0ないしmピットのデータが順次出力される。
動作とCPUからのランダムアクセス動作との時間関係
を示すものである。同図に示されるように、CPUから
のアクセスはランダムアクセス信号RACが低レベルの
期間に行なわれる。そして、シリアル読出しまたはシリ
アル書込みのためのシフトレジスタAまたはBとメモリ
セルアレイの選択行、すなわちメモリセルブロックとの
間のデータの入出力はランダムアクセス信号RACが低
レベルでない期間、例えばランダムアクセス信号RAC
の立上が9時点以後の期間に行なわれる。例えば、シフ
トレジスタBからOないしmビットのデータがシリアル
クロックSCLに応じて順次読出されている間にシフト
レジスタAにp+1行目のm+1ビツト(例えばm=1
27)のデータが並列ロードされる。シフトレジスタB
からすべてのデータが出力されると、次にシフトレジス
タAから0ないしmピットのデータが順次出力される。
この間に、シフトレジスタBにp+2行目のデータが読
出されてロードされる。このようにして、2つのシフト
レジスタAおよびBを用いることによ勺シリアル出力デ
ータの途切れをなくすることが可能となる。
出されてロードされる。このようにして、2つのシフト
レジスタAおよびBを用いることによ勺シリアル出力デ
ータの途切れをなくすることが可能となる。
また、シリアル書込みを行なう場合は、シリアルクロッ
クSCLに応じて外部からシフトレジスタBにシリアル
データを読込んでいる間に、ランダムアクセス信号RA
Cが低レベルでない期間すなわちCPUからのランダム
アクセスが行なわれない期間を利用してシフトレジスタ
Aにすでに格納されているm + 1ビツトのデータが
p行目のアドレスに並列的に書込まれる。そして、シフ
トレジスタBのすべての段にシリアルデータの読込みが
終了すると、選択回路の切換えに上シフトレジスタAに
シリアルデータが引続き読込まれる。そして、シフトレ
ジスタAにシリアルデータの読込みが行なわれている間
に、ランダムアクセス信号RACが低レベルでない期間
を利用してシフトレジスタBのデータがp+1行目に書
込まれる。このようにして、入力シリアルデータを途切
れなく順次各行に書込むことができる。
クSCLに応じて外部からシフトレジスタBにシリアル
データを読込んでいる間に、ランダムアクセス信号RA
Cが低レベルでない期間すなわちCPUからのランダム
アクセスが行なわれない期間を利用してシフトレジスタ
Aにすでに格納されているm + 1ビツトのデータが
p行目のアドレスに並列的に書込まれる。そして、シフ
トレジスタBのすべての段にシリアルデータの読込みが
終了すると、選択回路の切換えに上シフトレジスタAに
シリアルデータが引続き読込まれる。そして、シフトレ
ジスタAにシリアルデータの読込みが行なわれている間
に、ランダムアクセス信号RACが低レベルでない期間
を利用してシフトレジスタBのデータがp+1行目に書
込まれる。このようにして、入力シリアルデータを途切
れなく順次各行に書込むことができる。
(7)発明の効果
このように、本発明によれば、枚数ビットのメモリセル
を含むメモリブロック、例えばメモリセルアレイの1つ
の行、に対応するデータを並列的に格納するシフトレジ
スタを設け、CPU等からのランダムアクセスが行なわ
れない期間にこのシフトレジスタとメモリセルブロック
との間のデータ転送を並列的に行なうと共に、シリアル
クロックに応じてこのレジスタのデータの入出力を行な
うから、CPU等から任意のアドレスに任意のタイミン
グでランダムアクセスを行なうことができると共に、こ
のランダムアクセス動作と全く独立のタイミングでシリ
アル読出しおよび書込みを高速度で行なうことができ、
かつランダムアクセス動作とシリアルアクセス動作とが
相互に影響を受けることがほとんどなくなる。また、前
記シフトレジスタを2個または複数個設けることによシ
、シリアルデータの入出力を全く途切れなく行なうこと
が可能となる。
を含むメモリブロック、例えばメモリセルアレイの1つ
の行、に対応するデータを並列的に格納するシフトレジ
スタを設け、CPU等からのランダムアクセスが行なわ
れない期間にこのシフトレジスタとメモリセルブロック
との間のデータ転送を並列的に行なうと共に、シリアル
クロックに応じてこのレジスタのデータの入出力を行な
うから、CPU等から任意のアドレスに任意のタイミン
グでランダムアクセスを行なうことができると共に、こ
のランダムアクセス動作と全く独立のタイミングでシリ
アル読出しおよび書込みを高速度で行なうことができ、
かつランダムアクセス動作とシリアルアクセス動作とが
相互に影響を受けることがほとんどなくなる。また、前
記シフトレジスタを2個または複数個設けることによシ
、シリアルデータの入出力を全く途切れなく行なうこと
が可能となる。
第1図、第2図および第3図は、従来形のビデオRAM
の構成を示すブロック図、 第4図は、第3図のビデオRAMの動作タイミングを示
す説明図、 第5図は、本発明の1実施例に係わるメモリ装置の構成
を示す概略的ブロック回路図、第6図および第7図は、
第5図の装置の動作タイミングを示す概略的説明図、 第8図は、第5図のメモリ装置に用いられているメモリ
回路の内部構成を示すブロック回路図、そして 第9図は、第8図の回路の動作を説明するだめのタイム
チャートである。 1−1 、1−2 、− 、1− n :メモリ回路、
2:マルチプレクサ、3:シフトレジスタ、414′。 4〃:ビデオ制御回路、5ニドライステートバツフア、
6:オアブート、7:アドレスバス、8:データパス、
9:出力パス、10ニオアゲート、工1:インパーク、
12:ノアブート、13:オアケ”−ト、1 5−1
、 1 5−2 、・・・、15−n:メモリ回路
、16:シフトレジスタ、17:ビデオ制御回路、18
ニオアゲート、20:メモリセル71/’f、21 :
ローデコーダ、22:センスアンプ、23:コラムデコ
ーダ、24:ローアトレスバッファ、25:コラムアド
レスバッファ、26:耽出しおよび書込み回路、27.
28:シフトレノスタA、B、29:ローアドレスカウ
ンタ、30ニジリアル制御回路、31:選択回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 1)幸 男 手続補正書 昭和59年q月:i日 特許庁長官 若杉和 夫 殿 1、事件の表示 昭和58年 特許願 第053632号2、発明の名
称 半導体メモリ装置 3、補正をする者 事件との関係 特許出願人 名称 (522)富士通株式会社 4、代理人 5、補正の対象 (1)明細書の1−特許請求の範囲」の欄(2)明細書
の「発明の詳細な説明」の欄6、補正の内容 (1)明細書の「特許請求の範囲」を別紙のとおり補正
する。 (2)明細書第10頁第13行から第11頁第6行に「
そしてこの目的は、・・・・・・達成さnる。」とある
のを「そしてこの目的は、本発明によれば、メモリセル
アレイと、外部アドレスに応じて1ビット単位で該メモ
リセルアレイに対するアクセスを行な9アドレス回路と
、ローアドレス金順次発生する内部アドレス発生回路と
、該内部アドレス発生回路より出力さnるローアドレス
と外部アドレスとを切換えるアドレス切換回路と、該ロ
ーアドレスによって該メモリセルアレイから並列的に読
出さt″した複数ビットのデータをロード可能な複数系
統のシフトレジスタと、該シフトレジスタの制御を行な
うシリアル出力制御回路とを具備し、該シリアル出力制
御は、データが中断なくシリアル出力される様に各シフ
トレジスタに順次シフト動作をさせ、シリアルデータ全
出方させる制御を行ない、且つ一つの系統のシフトレジ
スタからあるローアドレスに対応する複数ビットのデー
タをシリアル出力して−る最中に、外部からのアクセス
がないことを検知すると、次のローアドレスに対応する
複数ビットのデータを該メモリセルアレイから並列的に
読出させ、読出さ扛たデータを他の系統のシフトレジス
タヘロードさせる制御を行なう様に構成されていること
全特徴とする半導体メモリ装置全提供することによって
達成される。」と補正する。 7、添付書類の目録 補正特許請求の範囲 】通 2、特許請求の範囲 備し、 該シリアル出力制御は、 データを出力させる制御を行ない、且つ一つの系統のシ
フトレジスタからあるローアドレスに対応する複数ビッ
トのデータをシリアル出力している最中に、外部からの
アクセスがないことを検知すると、次のローアドレスに
対応する複数ビットのデータを該メモリセルアレイから
並列2.該シフトレジスタに対して外部から直列的にデ
ータ全人力し、該外部アドレスによるアクセスが行なわ
nない期間に、該内部アドレスで指定さnた複数のメモ
リセルへ該シフトレジスタ内のデータ全並列的に書込め
る様にしf′c特許請求の範囲第1項に記載の半導体メ
モリ装置。
の構成を示すブロック図、 第4図は、第3図のビデオRAMの動作タイミングを示
す説明図、 第5図は、本発明の1実施例に係わるメモリ装置の構成
を示す概略的ブロック回路図、第6図および第7図は、
第5図の装置の動作タイミングを示す概略的説明図、 第8図は、第5図のメモリ装置に用いられているメモリ
回路の内部構成を示すブロック回路図、そして 第9図は、第8図の回路の動作を説明するだめのタイム
チャートである。 1−1 、1−2 、− 、1− n :メモリ回路、
2:マルチプレクサ、3:シフトレジスタ、414′。 4〃:ビデオ制御回路、5ニドライステートバツフア、
6:オアブート、7:アドレスバス、8:データパス、
9:出力パス、10ニオアゲート、工1:インパーク、
12:ノアブート、13:オアケ”−ト、1 5−1
、 1 5−2 、・・・、15−n:メモリ回路
、16:シフトレジスタ、17:ビデオ制御回路、18
ニオアゲート、20:メモリセル71/’f、21 :
ローデコーダ、22:センスアンプ、23:コラムデコ
ーダ、24:ローアトレスバッファ、25:コラムアド
レスバッファ、26:耽出しおよび書込み回路、27.
28:シフトレノスタA、B、29:ローアドレスカウ
ンタ、30ニジリアル制御回路、31:選択回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士 内 1)幸 男 手続補正書 昭和59年q月:i日 特許庁長官 若杉和 夫 殿 1、事件の表示 昭和58年 特許願 第053632号2、発明の名
称 半導体メモリ装置 3、補正をする者 事件との関係 特許出願人 名称 (522)富士通株式会社 4、代理人 5、補正の対象 (1)明細書の1−特許請求の範囲」の欄(2)明細書
の「発明の詳細な説明」の欄6、補正の内容 (1)明細書の「特許請求の範囲」を別紙のとおり補正
する。 (2)明細書第10頁第13行から第11頁第6行に「
そしてこの目的は、・・・・・・達成さnる。」とある
のを「そしてこの目的は、本発明によれば、メモリセル
アレイと、外部アドレスに応じて1ビット単位で該メモ
リセルアレイに対するアクセスを行な9アドレス回路と
、ローアドレス金順次発生する内部アドレス発生回路と
、該内部アドレス発生回路より出力さnるローアドレス
と外部アドレスとを切換えるアドレス切換回路と、該ロ
ーアドレスによって該メモリセルアレイから並列的に読
出さt″した複数ビットのデータをロード可能な複数系
統のシフトレジスタと、該シフトレジスタの制御を行な
うシリアル出力制御回路とを具備し、該シリアル出力制
御は、データが中断なくシリアル出力される様に各シフ
トレジスタに順次シフト動作をさせ、シリアルデータ全
出方させる制御を行ない、且つ一つの系統のシフトレジ
スタからあるローアドレスに対応する複数ビットのデー
タをシリアル出力して−る最中に、外部からのアクセス
がないことを検知すると、次のローアドレスに対応する
複数ビットのデータを該メモリセルアレイから並列的に
読出させ、読出さ扛たデータを他の系統のシフトレジス
タヘロードさせる制御を行なう様に構成されていること
全特徴とする半導体メモリ装置全提供することによって
達成される。」と補正する。 7、添付書類の目録 補正特許請求の範囲 】通 2、特許請求の範囲 備し、 該シリアル出力制御は、 データを出力させる制御を行ない、且つ一つの系統のシ
フトレジスタからあるローアドレスに対応する複数ビッ
トのデータをシリアル出力している最中に、外部からの
アクセスがないことを検知すると、次のローアドレスに
対応する複数ビットのデータを該メモリセルアレイから
並列2.該シフトレジスタに対して外部から直列的にデ
ータ全人力し、該外部アドレスによるアクセスが行なわ
nない期間に、該内部アドレスで指定さnた複数のメモ
リセルへ該シフトレジスタ内のデータ全並列的に書込め
る様にしf′c特許請求の範囲第1項に記載の半導体メ
モリ装置。
Claims (1)
- 【特許請求の範囲】 1 複数ビット分のメモリセルを同時に選択する内部ア
ドレス信号を順次発生する内部アドレス発生回路、該内
部アドレス発生回路からのアドレス信号と外部アドレス
信号とを切換えるアドレス切換回路、および該内部アド
レス信号によって並列的に読出された複数ビットのデー
タを一時記憶するシフトレジスタを具備し、該外部アド
レスによるアクセスが行なわれない期間に該内部アドレ
ス信号で指定される複数のメモリセルのデータを該シフ
トレジスタに並列的に転送できるようにし、かつ該デー
タを該シフトレジスタから直列的に出力できるようにし
たことを特徴とする半導体メモリ装置。 2 該シフトレジスタに対して外部から直列的にデータ
を入力し、該外部アドレスによるアクセスが行なわれな
い期間に、該内部アドレスで指定された複数のメモリセ
ルへ該シフトレジスタ内のデータを並列的に書込める様
にした特許請求の範囲第1項に記載の半導体メモリ装置
。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58053632A JPS59180871A (ja) | 1983-03-31 | 1983-03-31 | 半導体メモリ装置 |
EP84103041A EP0147500A3 (en) | 1983-03-31 | 1984-03-20 | Semiconductor memory device |
US06/593,294 US4644502A (en) | 1983-03-31 | 1984-03-26 | Semiconductor memory device typically used as a video ram |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP58053632A JPS59180871A (ja) | 1983-03-31 | 1983-03-31 | 半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
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JPS59180871A true JPS59180871A (ja) | 1984-10-15 |
JPH059872B2 JPH059872B2 (ja) | 1993-02-08 |
Family
ID=12948272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58053632A Granted JPS59180871A (ja) | 1983-03-31 | 1983-03-31 | 半導体メモリ装置 |
Country Status (3)
Country | Link |
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US (1) | US4644502A (ja) |
EP (1) | EP0147500A3 (ja) |
JP (1) | JPS59180871A (ja) |
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JPH059872B2 (ja) | 1993-02-08 |
EP0147500A2 (en) | 1985-07-10 |
EP0147500A3 (en) | 1988-01-13 |
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