JPS6087491A - 記憶装置制御方式 - Google Patents
記憶装置制御方式Info
- Publication number
- JPS6087491A JPS6087491A JP58195592A JP19559283A JPS6087491A JP S6087491 A JPS6087491 A JP S6087491A JP 58195592 A JP58195592 A JP 58195592A JP 19559283 A JP19559283 A JP 19559283A JP S6087491 A JPS6087491 A JP S6087491A
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- JP
- Japan
- Prior art keywords
- data
- signal
- cas
- blocks
- address strobe
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は、記憶装置のニブルモードで動作する記憶素子
群よりデータを読み出す記憶装置制御方式に関する。
群よりデータを読み出す記憶装置制御方式に関する。
（ｂ） 技術の背景
従来、情報処理装置の制御プログラムデータや演算処理
データ等のデータ転送やライト動作は。
データ等のデータ転送やライト動作は。
行アドレスストローブ信号（以下ＲＡＳ信号と略称する
）と列アドレスストローブ信号（以下ＣＡＳ信号と略称
する）等のクロック信号を与え、アドレスを指定しリー
ド／ライト動作する通電のモード処理が一般的に使用さ
れてきた。最近、超大規模半導体集積回路を使用した超
ＬＳＩ情報処理装置等の高性能化、高速化のニーズに伴
い、記憶素子のり一ド／ライト動作を高速アクセスする
機能を持った新製品が開発され実用化されてきた。この
高速アクセス処理モードをニブルモードと称し。
）と列アドレスストローブ信号（以下ＣＡＳ信号と略称
する）等のクロック信号を与え、アドレスを指定しリー
ド／ライト動作する通電のモード処理が一般的に使用さ
れてきた。最近、超大規模半導体集積回路を使用した超
ＬＳＩ情報処理装置等の高性能化、高速化のニーズに伴
い、記憶素子のり一ド／ライト動作を高速アクセスする
機能を持った新製品が開発され実用化されてきた。この
高速アクセス処理モードをニブルモードと称し。
ＲＡＳ信号が動作領域（低レベル）の間にＣＡＳ信号に
複数のクロックを入れることにより、４ビツトまでのシ
リアルデータを高速アクセスすることが出来るモードで
ある。最初のＣＡＳクロックでは通常のリード又はライ
ト動作を行い、２番目のＣＡＳクロックからは外部アド
レスは必要とせず、 ＣＡＳ信号の立下がりで記憶素子
内部でニブルアドレスがカウントアンプされ、リード又
はライト動作が行われるもので２通常のモートに比べ高
速データ転送が可能である。
複数のクロックを入れることにより、４ビツトまでのシ
リアルデータを高速アクセスすることが出来るモードで
ある。最初のＣＡＳクロックでは通常のリード又はライ
ト動作を行い、２番目のＣＡＳクロックからは外部アド
レスは必要とせず、 ＣＡＳ信号の立下がりで記憶素子
内部でニブルアドレスがカウントアンプされ、リード又
はライト動作が行われるもので２通常のモートに比べ高
速データ転送が可能である。
ＴＯ） 従来技術と問題点
従来の、この種のニブルモード動作機能を持った記憶素
子のリード／ライト号イクルにフいて概略説明する。第
１図はニブルモード・リードサイクルのタイムチャート
図を示し、 ＲＡＳが行アドレスストローブ信号発生回
路から人力するｌ？Ａｓ信号、 ＣＡＳは列アドレスス
トローブ信号発生回路から入力するＣＡＳ信号、八〇は
アドレス指定回路から入力するアドレス信号、 ＷＥは
リード／ライト制御回路から入力するライトイネーブル
信号、 ＤｏｕＬはリードデータの出力確定期間を示し
、それぞれのタイミング時間を示す。リードサイクル手
順は。
子のリード／ライト号イクルにフいて概略説明する。第
１図はニブルモード・リードサイクルのタイムチャート
図を示し、 ＲＡＳが行アドレスストローブ信号発生回
路から人力するｌ？Ａｓ信号、 ＣＡＳは列アドレスス
トローブ信号発生回路から入力するＣＡＳ信号、八〇は
アドレス指定回路から入力するアドレス信号、 ＷＥは
リード／ライト制御回路から入力するライトイネーブル
信号、 ＤｏｕＬはリードデータの出力確定期間を示し
、それぞれのタイミング時間を示す。リードサイクル手
順は。
最初にｌ？Ａｓ信号が記憶素子に入力され、低レベルの
ＲＡＳ動作領域期間（Ａ）が設定される。同時に八〇に
より行アドレスＡＤＲＯが指定される。次に、この動作
領域期間Ａ内に複数のＣＡＳが入力される。
ＲＡＳ動作領域期間（Ａ）が設定される。同時に八〇に
より行アドレスＡＤＲＯが指定される。次に、この動作
領域期間Ａ内に複数のＣＡＳが入力される。
最初のＣＡＳ ＣｏでＡＤに列アドレスＡＤＣＯが指定
され。
され。
一定時間後にＤｏｕ ｔのＯＯに行アドレスＡＤＲＯと
列アドレスＡＯＣＯの記憶データを出力する。２番目の
ＣＡＳＣｌからは外部アドレスは指定されず、 ＣＡＳ
の立下がりで記憶素子内部でニブルアドレスがカウント
アンプされ、一定時間後にＤｏｕｔのＤＩに行アドレス
Ａｔ１１２０のデータを出力する。以下同様にしてＤｏ
ｕ ｔの０２、 ［１３に行アドレスＭＤＩ２０のデー
タが連続して出力し、４ピントまでのシリアルデータを
リードアクセスすることができる。
列アドレスＡＯＣＯの記憶データを出力する。２番目の
ＣＡＳＣｌからは外部アドレスは指定されず、 ＣＡＳ
の立下がりで記憶素子内部でニブルアドレスがカウント
アンプされ、一定時間後にＤｏｕｔのＤＩに行アドレス
Ａｔ１１２０のデータを出力する。以下同様にしてＤｏ
ｕ ｔの０２、 ［１３に行アドレスＭＤＩ２０のデー
タが連続して出力し、４ピントまでのシリアルデータを
リードアクセスすることができる。
第２図はニブルモード・ライトサイクルのタイムチャー
ト図を示し、同一信号対象物は第１図と同一記号で示す
。Ｄ−ｉｎは入力確定期間のタイミング時間を示し＋
ＤｉｎＯ−・Ｄｉｎ３はライトイネーブル信号−Ｅ−０
−ＷＩ！−３により４ビツトまでのシリアルデータをラ
イトする入力確定期間である。ライトする手Ｉまリード
手順と同様なので省略する。
ト図を示し、同一信号対象物は第１図と同一記号で示す
。Ｄ−ｉｎは入力確定期間のタイミング時間を示し＋
ＤｉｎＯ−・Ｄｉｎ３はライトイネーブル信号−Ｅ−０
−ＷＩ！−３により４ビツトまでのシリアルデータをラ
イトする入力確定期間である。ライトする手Ｉまリード
手順と同様なので省略する。
以上のように、このニブルモード機能を持った記憶素子
によるデータ転送は、１回のアクセスで４回のデータ転
送ができる為９通常のデータ転送に比し高速転送が可能
である。しかし、ニブルモードでは連続して読み出され
るデータ間に空時間が生じ、この空時間が一部不経済な
面となる欠点を有していた。
によるデータ転送は、１回のアクセスで４回のデータ転
送ができる為９通常のデータ転送に比し高速転送が可能
である。しかし、ニブルモードでは連続して読み出され
るデータ間に空時間が生じ、この空時間が一部不経済な
面となる欠点を有していた。
（ｄｌ 発明の目的
本発明は、従来のニブルモードの連続して読み出される
データ間の空時間を利用し、高速データ転送能力を上げ
ることを目的としている。
データ間の空時間を利用し、高速データ転送能力を上げ
ることを目的としている。
（１１１発明の構成
上記目的は９行アドレスストローブ信号が動作領域の間
に列アドレスストローブ信号に複数のクロックを入れる
ことにより、複数ビットのシリアルデータを＾速アクセ
スするニブルモードで動作するＮブロックの記憶素子群
を有し、前記Ｎブロックの各ブロックには各々の記憶素
子を制御するタイミングの異なった列アドレスストロー
ブ信号が与えられ、前記Ｎブロックのブロックｎの読み
出しデータは定められた有効期間を持ち、また。
に列アドレスストローブ信号に複数のクロックを入れる
ことにより、複数ビットのシリアルデータを＾速アクセ
スするニブルモードで動作するＮブロックの記憶素子群
を有し、前記Ｎブロックの各ブロックには各々の記憶素
子を制御するタイミングの異なった列アドレスストロー
ブ信号が与えられ、前記Ｎブロックのブロックｎの読み
出しデータは定められた有効期間を持ち、また。
ブロック（ｎ−１）の読み出しデータより所定の時間差
を持って有効となるようブロックｎとブロック（ｎ−１
）に所定の関係を持ったゲート制御信号を発生するゲー
ト信号発生回路と、Ｎブロックの読み出しデータをシリ
アルデータにして出力するマルチプレクサ回路を具備し
た記憶装置であって、前記記憶装置への１回のアクセス
により前記Ｎブロックの記憶素子内部々にタイミングの
異なった列アドレスストローブ信号を与え、各々の読み
出しデータを前記マルチプレクサ回路に入力し、前記ゲ
ート信号発生回路のゲート制御信号により、前記マルチ
プレクサ回路から連続して出力するよう構成した本発明
によって達成される。
を持って有効となるようブロックｎとブロック（ｎ−１
）に所定の関係を持ったゲート制御信号を発生するゲー
ト信号発生回路と、Ｎブロックの読み出しデータをシリ
アルデータにして出力するマルチプレクサ回路を具備し
た記憶装置であって、前記記憶装置への１回のアクセス
により前記Ｎブロックの記憶素子内部々にタイミングの
異なった列アドレスストローブ信号を与え、各々の読み
出しデータを前記マルチプレクサ回路に入力し、前記ゲ
ート信号発生回路のゲート制御信号により、前記マルチ
プレクサ回路から連続して出力するよう構成した本発明
によって達成される。
即ち、ニブルモードで動作する記憶素子の制御単位を複
数とし、それ等制御単位に供給する列アドレスストロー
ブ信号と、マルチプレクサ回路に送出するゲート信号発
生回路のゲート制御信号を。
数とし、それ等制御単位に供給する列アドレスストロー
ブ信号と、マルチプレクサ回路に送出するゲート信号発
生回路のゲート制御信号を。
それぞれ異なったタイミイグで発生させることにより、
複数の記憶素子相互間の転送データを時分割してニブル
モードの空時間を有効に利用するものであり、記憶装置
でのデータ転送能力を上げる方式を提供する。
複数の記憶素子相互間の転送データを時分割してニブル
モードの空時間を有効に利用するものであり、記憶装置
でのデータ転送能力を上げる方式を提供する。
（ｆ） 発明の実施例
以下本発明の一実施例について説明する。第３図は本発
明によるデータ転送の回路構成ブロック図を示し、１は
行アドレスストローブ信号発生回路（以下ＲＡＳ発生回
路と略称する） ２は列アドレスストローブ信号発生回
路（以下ＣＡＳ発生回路と略称する）３はニブルモード
動作する記憶素子群であり、制御単位毎に記憶素子３１
−記憶素子３４に分かれている。４はゲート信号発生回
路、５はマルチプレクサ回路、６は転送データ出力端子
を示す。第４図は本発明によるデータ転送のタイミング
チャート図を示し、 ＲＡＳはＲＡＳ発生回路１からの
ＲＡＳ信号、 ＣＡＳＯは記憶素子３１に供給するＣＡ
Ｓ発生回路２からのＣＡＳ信号、Ｔト０はゲート信号発
生回路４からマルチプレクサ回路５に送出し記憶素子３
１のデータをアクセスするゲート信号ｔ’ ｃａｓｉは
記憶素子３２に供給するＣＡＳ発生回路２からのＣＡＳ
信号、Ｔト１はゲート信号発生回路４からマルチプレク
サ回路５に送出し記憶素子３２のデータをアクセスする
ゲート信号、 ＣＡＳ２は記憶素子３３に供給するＣＡ
Ｓ発生回路２からのＣＡＳ信号、Ｔト２はゲート信号発
生回路４からマルチプレクサ回路５に送出し記憶素子３
３のデータをアクセスするゲート信号、 ＣＡＳ３は記
憶素子３４に供給するＣＡＳ発生回路２からのＣＡＳ信
号、 ＴＭ−３はゲート信号発生回路４からマルチプレ
クサ回路５に送出し記憶素子３４のデータをアクセスす
るゲート信号で、それぞれのタイミイグを示し、 ＲＤ
は転送データ出力端子６に出力される転送データを示す
。ＲＤの１０−４０は記憶素子３１からの転送データ、
１１−４１は記憶素子３２からの転送データ、 １２
・−４２は記憶素子３３がらの転送データ、１３−・４
３は記憶素子３４からの転送データを示以下、第３図と
第４図により本発明の動作機能を説明する。データ転送
する指示信号がＲＡＳ発生回路１に与えられると、 Ｒ
ＡＳ発生回路１より記憶素子群３の各々の記憶素子３１
−３４にＲＡＳ信号を送出し、 ＲＡＳの動作領域期間
Ｂが設定される。次に。
明によるデータ転送の回路構成ブロック図を示し、１は
行アドレスストローブ信号発生回路（以下ＲＡＳ発生回
路と略称する） ２は列アドレスストローブ信号発生回
路（以下ＣＡＳ発生回路と略称する）３はニブルモード
動作する記憶素子群であり、制御単位毎に記憶素子３１
−記憶素子３４に分かれている。４はゲート信号発生回
路、５はマルチプレクサ回路、６は転送データ出力端子
を示す。第４図は本発明によるデータ転送のタイミング
チャート図を示し、 ＲＡＳはＲＡＳ発生回路１からの
ＲＡＳ信号、 ＣＡＳＯは記憶素子３１に供給するＣＡ
Ｓ発生回路２からのＣＡＳ信号、Ｔト０はゲート信号発
生回路４からマルチプレクサ回路５に送出し記憶素子３
１のデータをアクセスするゲート信号ｔ’ ｃａｓｉは
記憶素子３２に供給するＣＡＳ発生回路２からのＣＡＳ
信号、Ｔト１はゲート信号発生回路４からマルチプレク
サ回路５に送出し記憶素子３２のデータをアクセスする
ゲート信号、 ＣＡＳ２は記憶素子３３に供給するＣＡ
Ｓ発生回路２からのＣＡＳ信号、Ｔト２はゲート信号発
生回路４からマルチプレクサ回路５に送出し記憶素子３
３のデータをアクセスするゲート信号、 ＣＡＳ３は記
憶素子３４に供給するＣＡＳ発生回路２からのＣＡＳ信
号、 ＴＭ−３はゲート信号発生回路４からマルチプレ
クサ回路５に送出し記憶素子３４のデータをアクセスす
るゲート信号で、それぞれのタイミイグを示し、 ＲＤ
は転送データ出力端子６に出力される転送データを示す
。ＲＤの１０−４０は記憶素子３１からの転送データ、
１１−４１は記憶素子３２からの転送データ、 １２
・−４２は記憶素子３３がらの転送データ、１３−・４
３は記憶素子３４からの転送データを示以下、第３図と
第４図により本発明の動作機能を説明する。データ転送
する指示信号がＲＡＳ発生回路１に与えられると、 Ｒ
ＡＳ発生回路１より記憶素子群３の各々の記憶素子３１
−３４にＲＡＳ信号を送出し、 ＲＡＳの動作領域期間
Ｂが設定される。次に。
ＣＡＳ発生回路２より最初のＣＡＳ信号を各記憶素子３
１−３４ニＣＡＳＯ１７）Ｃ−１０，（：ＡＳｌ（７）
Ｃ−１１，ＣＡＳ２０）Ｃ−１２゜ＣＡＳ３のＣ−１３
のタイミングで送出する。最初に各記憶素子３１−・３
４にλカしたＣＡＳクロンクにより９通審のリード動作
が行われ、各記憶素子３１−３４より転送データをマル
チプレクサ回路５に送出される。
１−３４ニＣＡＳＯ１７）Ｃ−１０，（：ＡＳｌ（７）
Ｃ−１１，ＣＡＳ２０）Ｃ−１２゜ＣＡＳ３のＣ−１３
のタイミングで送出する。最初に各記憶素子３１−・３
４にλカしたＣＡＳクロンクにより９通審のリード動作
が行われ、各記憶素子３１−３４より転送データをマル
チプレクサ回路５に送出される。
マルチプレクサ回路５に入力した転送データをゲート信
号発生回路４のゲート制御信号がＴＭ−０のＴＭｌｏ、
ＴＭ−１のＴＭＩＩ、 ＴＭ−２の７Ｍ１２． ＴＭ
−３の７Ｍ１３のタイミングでマルチプレクサ回路５に
入力し、転送データ出力端子６にＲＤの１０．１１．１
２．１３の順で出力される。しかし、この各記憶素子３
１−・−３４はニブルモード動作の記憶素子であり、各
記憶素子３１−３４に２番目のＣＡＳクロックが入力さ
れると、ニブルアドレスがカウントアツプし、 ＣＡＳ
Ｏ・−ＣＡＳ３各々に。
号発生回路４のゲート制御信号がＴＭ−０のＴＭｌｏ、
ＴＭ−１のＴＭＩＩ、 ＴＭ−２の７Ｍ１２． ＴＭ
−３の７Ｍ１３のタイミングでマルチプレクサ回路５に
入力し、転送データ出力端子６にＲＤの１０．１１．１
２．１３の順で出力される。しかし、この各記憶素子３
１−・−３４はニブルモード動作の記憶素子であり、各
記憶素子３１−３４に２番目のＣＡＳクロックが入力さ
れると、ニブルアドレスがカウントアツプし、 ＣＡＳ
Ｏ・−ＣＡＳ３各々に。
続いた３ビツト分の転送データが各記憶素子３１−３４
よりマルチプレクサ回路５に送出される。マルチプレク
サ回路５に入力した転送データをゲート信号発生回路４
のゲート制御信号がＴＭ−０−ＴＭ−３のタイミングで
マルチプレクサ回路５に入力することにより、転送デー
タ出力端子６にＲＤに示ず１０゜１１、１２．１３〜４
０．４１．４２．４３の転送データが出力する。従って
、１個のニブルモード動作記憶素子では単に１０．２０
．３０．４０の４ビツトの転送データが出力されるのみ
で有ったが、１０〜２０間−３０〜４０間等の空時間を
利用し、４個のニブルモード動作記憶素子を並列動作し
時分割制御することにより。
よりマルチプレクサ回路５に送出される。マルチプレク
サ回路５に入力した転送データをゲート信号発生回路４
のゲート制御信号がＴＭ−０−ＴＭ−３のタイミングで
マルチプレクサ回路５に入力することにより、転送デー
タ出力端子６にＲＤに示ず１０゜１１、１２．１３〜４
０．４１．４２．４３の転送データが出力する。従って
、１個のニブルモード動作記憶素子では単に１０．２０
．３０．４０の４ビツトの転送データが出力されるのみ
で有ったが、１０〜２０間−３０〜４０間等の空時間を
利用し、４個のニブルモード動作記憶素子を並列動作し
時分割制御することにより。
記憶装置でのデータ転送能力を上げることができる。本
発明の実施例は４個のニブルモード動作記憶素子を使用
し、４ビツトまでのシリアルデータを出力する記憶素子
で説明したが、実際の回路方式により複数個のニブルモ
ード動作記憶素子で。
発明の実施例は４個のニブルモード動作記憶素子を使用
し、４ビツトまでのシリアルデータを出力する記憶素子
で説明したが、実際の回路方式により複数個のニブルモ
ード動作記憶素子で。
入手できる複数ビットのニブルモード動作記憶素子を使
用しても、制御信号出力機能が多少複雑となるだけで同
様機能が果たせる。
用しても、制御信号出力機能が多少複雑となるだけで同
様機能が果たせる。
（明 発明の詳細
な説明したように、ニブルモードで動作するＮブロック
の記憶素子群で構成され、各プロ・ツクには各々の記憶
素子を制御するタイミングの異なる列アドレスストロー
ブ信号が与えられ、それぞれ異なったタイミングでゲー
ト信号を発生ずるゲート信号発生回路と、シリアルデー
タを出力するマルチプレクサ回路を有する本発明の回路
構成とすることにより、ニブルモードの動作空時間を利
用し、記憶装置でのデータ転送能力を上げることの出来
る効果がある。
の記憶素子群で構成され、各プロ・ツクには各々の記憶
素子を制御するタイミングの異なる列アドレスストロー
ブ信号が与えられ、それぞれ異なったタイミングでゲー
ト信号を発生ずるゲート信号発生回路と、シリアルデー
タを出力するマルチプレクサ回路を有する本発明の回路
構成とすることにより、ニブルモードの動作空時間を利
用し、記憶装置でのデータ転送能力を上げることの出来
る効果がある。
第１図と第２図はニブルモード動作のタイミングチャー
ト図、第３図は本発明のデータ転送の回路構成ブロック
図、第４図は本発明のデータ転送タイミングチャー１−
図を示す。 図面において、１ば１祐Ｓ発生回路、２はＣＡＳ発生回
路、３は記憶素子群、 ３１−３４は記憶素子、４はゲ
ート信号発生回路、５はマルチプレクサ回路。 ６は転送データ出力端子、 ）？ＡＳはＲＡＳ信号の発
生タイミング、 ＣＡＳＯ−ＣＡＳ３はＣＡＳ信号の発
生タイミング、 ＴＭ−０−−ＴＭ−３はゲート信号の
発生タイミング。 ＲＤは出力転送データをそれぞれ示す。 峯 １ 日 革２ 図 ｐ（ｙＩＨ＝＝−ｎ’ｏ ’ｖコ００＝Ｘ刈互■＝＝＝
第 ３ 図 ト
ト図、第３図は本発明のデータ転送の回路構成ブロック
図、第４図は本発明のデータ転送タイミングチャー１−
図を示す。 図面において、１ば１祐Ｓ発生回路、２はＣＡＳ発生回
路、３は記憶素子群、 ３１−３４は記憶素子、４はゲ
ート信号発生回路、５はマルチプレクサ回路。 ６は転送データ出力端子、 ）？ＡＳはＲＡＳ信号の発
生タイミング、 ＣＡＳＯ−ＣＡＳ３はＣＡＳ信号の発
生タイミング、 ＴＭ−０−−ＴＭ−３はゲート信号の
発生タイミング。 ＲＤは出力転送データをそれぞれ示す。 峯 １ 日 革２ 図 ｐ（ｙＩＨ＝＝−ｎ’ｏ ’ｖコ００＝Ｘ刈互■＝＝＝
第 ３ 図 ト
Claims (1)
- 【特許請求の範囲】 行アドレスストローブ信号が動作領域の間に列アドレス
ストローブ信号に複数のクロンクを入れることにより、
複数ビットのシリアルデータを高速アクセスするニブル
モードで動作するＮブロックの記憶素子群を有し、前記
Ｎブロックの各ブロックには各々の記憶素子を制御する
タイミングの異なった列アドレスストローブ信号が与え
られ。 前記Ｎブロックのブロックｎの読み出しデータは定めら
れた有効期間を持ち、また、ブロック（ｎ−１）の読み
出しデータより所定の時間差を持って有効となるようブ
ロックｎとブロック（ｎ−１）に所定の関係を持ったゲ
ート制御信号を発生ずるゲート信号発生回路と、Ｎブロ
ックの読み出しデータをシリアルデータにして出力する
マルチプレクサ回路を具備した記憶装置であって、前記
記憶装置への１回のアクセスにより前記Ｎブロックの記
憶素子群各々にタイミングの異なった列アドレスストロ
ーブ信号を与え、各々の読み出しデータを前記マルチプ
レクサ回路に入力し、前記ゲート信号発生回路のゲート
制御信号により、前記マルチプレクサ回路から連続して
出力するよう構成したことを特徴とする記憶装置制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195592A JPS6087491A (ja) | 1983-10-19 | 1983-10-19 | 記憶装置制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195592A JPS6087491A (ja) | 1983-10-19 | 1983-10-19 | 記憶装置制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6087491A true JPS6087491A (ja) | 1985-05-17 |
Family
ID=16343707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195592A Pending JPS6087491A (ja) | 1983-10-19 | 1983-10-19 | 記憶装置制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6087491A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0276852A2 (en) * | 1987-01-28 | 1988-08-03 | Nec Corporation | Random access memory device with nibble mode operation |
-
1983
- 1983-10-19 JP JP58195592A patent/JPS6087491A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0276852A2 (en) * | 1987-01-28 | 1988-08-03 | Nec Corporation | Random access memory device with nibble mode operation |
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