JPS62152050A - 半導体メモリ - Google Patents

半導体メモリ

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JPS62152050A
JPS62152050A JP60294147A JP29414785A JPS62152050A JP S62152050 A JPS62152050 A JP S62152050A JP 60294147 A JP60294147 A JP 60294147A JP 29414785 A JP29414785 A JP 29414785A JP S62152050 A JPS62152050 A JP S62152050A
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JP
Japan
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data
write
serial
read
line
Prior art date
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JP60294147A
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English (en)
Inventor
Akira Osami
長見　晃
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明に属する技術分野〕 本発明は半導体メモリ集積回路に関し、特にビデオシス
テムでのメモリ周辺機能を汎用性を失わないように内蔵
した機能付き半導体メモリ集積回路に関する。
〔従来技術〕
パソコン、ＯＡ機器の急成長およびニューメディアの展
開によりビデオシステムでの半導体メモリの使用が急増
している。大容量性および高速Ｄａｔａ　Ｒａｔｅが基
本的に要求されるため、大容量に適するＭＯ８ダイナミ
ックＲＡＭがインタリーブ方式あるいは並直変換により
速度の不足を補つて用いられている。
ビデオシステムはコンピュータ系（データ処Ｗ型）、テ
レビ系（分配型）および電話系Ｃ交換型）に大別される
。最近これらの各基を融合させた形のシステム開発が盛
んであり、特にニューメディアの原動力として急展開し
ようとしている。以下図面を用いて説明する。このよう
なシステムの基本構成は各基との関係も併せ図１のよう
に表わされる。基本的にはテレビ信号あるいは電話線に
よる映像信号を受はメモリはバッファストレージの役割
を果すが、その内容に対しＣＰＵがコントローラを介し
てメモリをアクセスしデータ操作を施すというものであ
る。
現状標準ＭＯＳダイナミックＲＡＭを用いると第２図に
示すようにメモリの特性の不足不備を補う２つのロジッ
ク機能が周辺に必要となる。それは高速Ｄａｔａ　Ｒａ
ｔｅの映像信号と遅いメモリ動作の同期化および映像信
号入力の受け、映像信号出力の送出およびＣＰＵによる
データ操作の３つのメモリ動作パスの間のアービトレー
ション（仲裁）である。標準ＭＯ８ダイナミックＲＡＭ
の動作サイクルタイムを満足して映像信号の入出力をメ
モリに対応させるために適当なビット幅でデータ入力を
直並変換し、レジスタにおさめメモリに転送入力してい
る。標準の１ビツト構成のＭＯ８ダイナミックＲＡＭで
はビット幅の個数が基本的に最低限必要となる。データ
出力の方は逆の動作とな！２．ＭＯＳダイナミックＲＡ
Ｍの出力を同時に転送してレジスタに貯え、それに並直
変換を施して映像信号出力を得ている。このようにメモ
リではデータ入力を有するレジスタからの転送動作すな
わち書き込みデータ転送動作およびデータ出力を与える
レジスタへの転送動作すなわち読み出しデータ転送動作
が周期的に行なわれ、これらに画面データを操作するＣ
ＰＵからのアクセス動作が加わる。メモリは一度に一つ
の動作しか行なえないため、書き込みデータ転送、読み
出しデータ転送およびＣＰＵからのアクセスが互いに重
ならないようにする必要があシ、衝突する場合優先順位
に従って時間的に１１０序づける操作が要求される。そ
こでこれら３つの動作パスとメモリの間にアービトレー
ションのロジック機能が置かれる。図２の各機能ブロッ
クはそれぞれ少なくとも１個以上の集積回路から構成さ
れ、現状ボート上の素子数が多くなシ、小型化が困難と
いう問題点がある。特に前述のように図２の破線内の部
分は、メモリの特性不足を補うロジック機能の追加を示
し本質的に無駄といえる。
〔発明の目的〕
本発明の目的は、これらのロジック機能をできるだけ内
蔵させたメモリを提供することにあシ、システム動作効
率の向上および周辺回路の削減によるシステム小型化に
大きく寄与する。
〔発明の構成〕
本発明の第一によると、ｍ行ｎ列に配列されたメモリセ
ルに対し外部行および列アドレス入力の指定を受けて選
択されるメモリセルについて書き込みおよび読み出しな
どを行なうランダムアクセス部と、前記外部行アドレス
入力の指定を受けて選択される前記メモリセルの一行に
ついてｎビットの幅で外部からシリアルに書き込まれた
データを貯える書き込みラインバッファから書き込み転
送ゲートを通して同時にデータ書き込みを行なうライン
単位シリアルデータ書き込み部と、前記外部行アドレス
入力の指定を受けて選択される前記メモリセルの一行か
ら読み出し転送ゲートを通しｎビットの幅の読み出しラ
インバッファに同時にデータを移しシリアルに外部に読
み出すライン単位データシリアル読み出し部から構成さ
れ、前記書き込み転送ゲートあるいは前記読み出し転送
ゲートが開いて行なわれるデータ転送動作期間を除いて
、前記ランダムアクセス部のランダムな’１き込みおよ
び読み出しなどの動作、前記ライン単位シリアルデータ
書き込み部の前記書き込みラインバッファへのシリアル
書き込み動作および前記ライン単位データシリアル読み
出し部の前記読み出しラインバッファからのシリアル読
み出し動作の３つの動作がたがいに非同期に並行して行
なわれることを特徴とする半導体メモリが得られる。
本発明の第二によると、本発明の第一において外部デー
タ入力端子がシリアル書き込みコントロールクロックに
同期してｎビット−ｔでの幅でシリアルにデータが曹き
込まれる前記書き込みラインバッファにおいてシリアル
書き込みのスタート番地が前記書き込み転送ゲートが開
くデータ転送サイクルの列アドレスで指定されることお
よびシリアル読み出しコントロールクロックに同期して
ｎビットまでの幅で外部データ出力端子にシリアルにそ
の中のデータが読み出される前記読み出しラインバッフ
ァにおいてシリアル読み出しのスタート番地が前記読み
出し転送ゲートが開くデータ転送サイクルの列アドレス
で指定されることを特徴とする半導体メモリが得られる
。
本発明による半導体メモリの基本構成を図３に示す。従
来の標準ＭＯＳダイナミックＲＡＭと基本的に同じであ
るＲＡＭボートをはさんでシリアル書き込みボートおよ
びシリアル読み出しボートが配置される「３ボートメモ
リ」と呼べる構成である。本メモリの基本的ガ動作タイ
ミングは図４のように表わされる。シリアルデータ入力
はＡＤ変換された映像信号入力に対応し、ブランキング
期間を置いて映像データが高速Ｒａｔｅで送られてくる
。このデータに同期させてシリアル書き込みコントロー
ルクロックを活性化し、書き込みラインバッファに基本
的にはＩＨ（１水平表示）分のデータを貯える。終了す
るとＲＡＭボートの基本クロックに同期をとって書き込
み転送りロックを活性化する。これが書き込みデータ転
送サイクルであシ、書き込み転送ゲートが開いて行アド
レス入力で指定されるワード線上のメモリセルに書き込
みラインバッファの内容が移されるというライン単位の
書き込み動作が行なわれる。このときの列アドレス入力
は後に続くシリアル書き込みのスタート番地を決定する
。通常はθ番地で間に合うが、画面操作を施したい場合
に有効となる。シリアル読み出しボートでも同様に、読
み出し転送りロックをＲＡＭボートの基本クロックと同
期をとって活性化することによシ読み出しデータ転送サ
イクルが行なわれる。読み出し転送ゲートが開いて行ア
ドレス入力で指定されるワード線上のメモリセルのデー
タが読み出しラインバッファにライン単位で転送される
。このときの列アドレス入力は、続いて行なわれる読み
出しラインバッファのデータのシリアル読み出しのスタ
ート番地を決定し、画面操作に非常に有効となる。書き
込みデータ転送サイクルおよび読み出しデータ転送サイ
クルを除く基本クロックの活性化サイクルは標準ＭＯＳ
ダイナミックＲＡＭと同じになシ、行および列アドレス
入力で指定されるメモリセルへの書き込みあるいは読み
出しというランダムアクセス動作が行なわれる。これに
よっても画面の操作を行なうことができ、ＣＰＵの指示
に基づく動作となる。図２と対応させるとシリアルデー
タ入力を受けてシリアル書き込みコントロールクロック
によシ書き込みラインバッファに貯える部分が「直並変
換」および「レジスタ」に書き込み転送ゲート、読み出
し転送ゲートが勿論それぞれの「転送」に読み出しライ
ンバッファにデータを貯え、シリアルに読み出す部分が
「レジスタ」および「並直変換」に置き換わる。これら
のロジック機能に必要であった周辺部品は本メモリによ
シ取り除くことができる。基本クロックでみて、書き込
みデータ転送サイクルおよび読み出し転送サイクル以外
はＲ，ＡＭボート、シリアル書き込みボートおよびシリ
アル読み出しボートは、すべて独立にそれぞれの動作が
行なえる。書き込みデータ転送サイクルはシリアル書き
込みボートとＲＡＭボートが接続されるが、シリアル読
み出しは無関係にできる。
読み出しデータ転送サイクルについても同様にｌＲＡＭ
ボートとシリアル読み出しボートが接続されるが、シリ
アル書き込みは独立に行なえる。このようにデータ転送
サイクルを除くすべての期間で並行動作が可能となり、
図２の「アービトレーション」は除かれないものの、従
来並行動作ができずＣＰＵのアクセスがブランキング期
間に実質的に限定されているのと比較すると、ＣＰＵ効
率は飛躍的に改善され、システムの動作効率は大きく向
上する。
〔実施例の説明〕
本発明の具体的な実施例についてそのピン接続図を第５
図に、回路機能ブロック図を第６図に示す。シリアルデ
ータ入力ＳＤＩを受けて、シリアル書き込みコントロー
ルクロック５ＣＷＫよＣ入力データがシリアルデータ入
力バスに送られ、シリアルデコーダを介してデータレジ
スタニ次々貯えられる。書き込み転送りロックＷＤＴが
活性化される書き込みデータ転送サイクルでは行アドレ
ス入力で指定されたワード線上のメモリセルに、データ
レジスタの内容が書き込みデータ転送ゲートを通して移
されると共に、このときの列アドレス入力がシリアルデ
コーダに送られ、次に続くシリアル書き込みのスタート
番地を決める。同様に読み出し転送りロック几ＤＴが活
性化される読み出しデータ転送サイクルでは行アドレス
入力で指定されたワード線上のメモリセルのデータが読
み出しデータ転送ゲートを通してデータレジスタに移さ
れると共にこのときの列アドレス入力がシリアルデコー
ダに送られ、次に続くシリアル読み出しのスタート番地
を決定する。シリアル読み出しコントロールクロックＳ
ＣＲによシ、データレジスタの内容がシリアルデコーダ
を通し指定されたスタート番地からシリアルにシリアル
データ出力バスに次々引き出されシリアルデータ出力８
ＤＯが得られる。ＲＡＭボートはＲ，Ａｓ、ＣＡＳの２
クロツク、マルチアドレス方式の標準仕様であシ。
基本クロック几Ａｓに対する並行動作の組み合せは第７
図のように表わされる。並行動作はいずれかのボートで
絶えず行なわれるということになる。
書き込みデータ転送サイクルのタイミング図を第８図お
よび第９図に示す。第８図は通常のブランキング期間に
行われる場合であるが、第９図のよ５にシリアル書き込
みの途中で行なってラインを切シ換えることも可能とな
る。読み出しデータ転送サイクルについても同様にブラ
ンキング期間およびシリアル読み出しの途中で行なう場
合でタイミング図はそれぞれ図１０および図１１のよう
に表わされる。いずれもＲＡＳが活性化され高レベルか
ら低レベルに移行するときＷＤＴあるいはＲＤＴが低レ
ベルであれば転送サイクルと判断され、選択されたワー
ド線上のメモリセルとデータレジスタの間のデータ転送
は、ＷＤＴあるいはＲＤＴの立ち上シを受けて行なわれ
る内部構成としている。
〔発明の効果〕
以上述べたように本発明によると、標準仕様のＲＡＭに
シリアル書き込み、シリアル読み出しを加えた３ボート
構成のメモリが得られ、ボート間のデータ転送サイクル
を除いて独立な並行動作が可能となると共に、ビデオシ
ステムの周辺に従来必要としたロジック機能が内蔵され
て、システム動作効率の向上およびシステム小型化への
寄与甚大である。
【図面の簡単な説明】
本発明が主として寄与するビデオシステムの基本構成を
第１図に、標準ＭＯＳダイナミックＭＭを用いた従来の
システム構成を第２図に、本発明による半導体メモリの
基本構成を第３図に、本メモリの基本的な動作タイミン
グを第４図に１以下本発明の具体的な実施例についてピ
ン接続図を第５図に、回路機能ブロック図を第６図に、
基本クロックに対する並行動作の組み合せを第７図に、
書キ込みデータ転送サイクルのタイミング図を第８図、
第９図に、読み出し転送サイクルのタイミング図を第１
０図、第１１図に示す。 代理人　弁理士　　内　原　　　晋 茅３図 ｆ）５図 ７６図　　　　　　コ

Claims (2)

    【特許請求の範囲】
  1. （１）ｍ行ｎ列に配列されたメモリセルに対し、外部行
    および列アドレス入力の指定を受けて選択されるメモリ
    セルについて書き込みおよび読み出しなどを行なうラン
    ダムアクセス部と前記外部行アドレス入力の指定を受け
    て選択される前記メモリセルの一行についてｎビットの
    幅で外部からシリアルに書き込まれたデータを貯える書
    き込みラインバッファから書き込み転送ゲートを通して
    同時にデータ書き込みを行なうライン単位シリアルデー
    タ書き込み部と前記外部行アドレス入力の指定を受けて
    選択される前記メモリセルの一行から読み出し転送ゲー
    トを通し、ｎビットの幅の読み出しラインバッファに同
    時にデータを移しシリアルに外部に読み出すライン単位
    データシリアル読み出し部から構成され、前記書き込み
    転送ゲートあるいは前記読み出し転送ゲートが開いて行
    なわれるデータ転送動作期度を除いて前記ランダムアク
    セス部のランダムな書き込みおよび読み出しなどの動作
    、前記ライン単位シリアルデータ書き込み部の前記書き
    込みラインバッファのシリアル書き込み動作および前記
    ライン単位データシリアル読み出し部の前記読み出しラ
    インバッファからのシリアル読み出し動作の３つの動作
    がたがいに非同期に並行して行なわれることを特徴とす
    る半導体メモリ。
  2. （２）特許請求範囲（１）において外部データ入力端子
    からシリアル書き込みコントロールクロックに同期して
    ｎビットまでの幅でシリアルにデータや書き込まれる前
    記書き込みラインバッファにおいてシリアル書き込みの
    スタート番地が前記書き込み転送ゲートが開くデータ転
    送サイクルの列アドレスで指定されることおよびシリア
    ル読み出しコントロールクロックに同期してｎビットま
    での幅で外部データ出力端子にシリアルにその中のデー
    タが読み出される前記読み出しラインバッファにおいて
    シリアル読み出しのスタート番地が前記読み出し転送ゲ
    ートが開くデータ転送サイクルの列アドレスで指定され
    ることを特徴とする半導体メモリ。
JP60294147A 1985-12-26 1985-12-26 半導体メモリ Pending JPS62152050A (ja)

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US06/947,451 US4899316A (en) 1985-12-26 1986-12-29 Semiconductor memory device having serial writing scheme

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