JPS62188093A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62188093A JPS62188093A JP61029273A JP2927386A JPS62188093A JP S62188093 A JPS62188093 A JP S62188093A JP 61029273 A JP61029273 A JP 61029273A JP 2927386 A JP2927386 A JP 2927386A JP S62188093 A JPS62188093 A JP S62188093A
- Authority
- JP
- Japan
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- data
- serial
- memory cell
- shift register
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000003213 activating effect Effects 0.000 abstract 1
- 230000004913 activation Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 5
- 230000003068 static effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速性を要求される分野で有効な半導体記憶装
置に関するものである。
置に関するものである。
従来の技術
半導体記憶装置、特にダイナミックＲＡＭにおいては様
々な応用分野の要請から各種の高速機能。
々な応用分野の要請から各種の高速機能。
たとえば、ページモード、ニブルモード、スタチックコ
ラムモードなどが実現されている。また高速機能を実現
する手段の１つとしてチップ内部にシリアル機能を内蔵
し、シリアル入出力が可能なダイナミックＲＡＭも出現
している。
ラムモードなどが実現されている。また高速機能を実現
する手段の１つとしてチップ内部にシリアル機能を内蔵
し、シリアル入出力が可能なダイナミックＲＡＭも出現
している。
発明が解決しようとする問題点
ページモード及びスタチックコラムモードで、高速に連
続してアクセスできるのは同一列アドレス線上のメモリ
セルに制限される。すなわち、異なる列アドレス線に結
合されたメモリセルはその列アドレス線を選択し直す必
要があるために、高速で連続して読み出す事ができない
。また、読み出しと書き込みを同時に行うことはできな
い。
続してアクセスできるのは同一列アドレス線上のメモリ
セルに制限される。すなわち、異なる列アドレス線に結
合されたメモリセルはその列アドレス線を選択し直す必
要があるために、高速で連続して読み出す事ができない
。また、読み出しと書き込みを同時に行うことはできな
い。
ニブルモードでは高速に連続で読み出し及び書き込みで
きるメモリセルのデータは４ビ、ソトに制限される。ま
た上記の２モード同様読み出しと書き込みを同時に行う
ことはできない。
きるメモリセルのデータは４ビ、ソトに制限される。ま
た上記の２モード同様読み出しと書き込みを同時に行う
ことはできない。
シリアル機能を内蔵するダイナミックＲＡＭにおいては
シリアル入力及びシリアル出力を同時に行う機能はない
。
シリアル入力及びシリアル出力を同時に行う機能はない
。
問題点を解決するだめの手段
本発明は、半導体基板上に形成されたワードラインおよ
びビットラインと、これと関連して形成されたメモリセ
ルアレイとを包含する半導体記憶装置であって、シリア
ル入力端子とシリアル出力端子とを有して、ｎビットの
人力用の第１シフトレジスタとｎビットの出力用の第２
シフトレジスタとを有し、前記メモリセルアレイからｎ
ビ・ソトのメモリセルを選択する列デコーダ及び行デコ
ーダを有し、前記第１シフトレジスタ上のデータを第１
外部ストローブ信号でラッチする第１データレジスタと
、前記選択されたｎピ・ントのメモリセルのデータを第
２外部ストローブ信号でラッチする第２データレジスタ
とを有し、前記第１データレジスタ上のデータを前記選
択されたメモリセルに書き込み、同メモリセルから第２
データレジスタ上にデータを続み出す入出力制御手段と
をそなえた半導体記憶装置である。
びビットラインと、これと関連して形成されたメモリセ
ルアレイとを包含する半導体記憶装置であって、シリア
ル入力端子とシリアル出力端子とを有して、ｎビットの
人力用の第１シフトレジスタとｎビットの出力用の第２
シフトレジスタとを有し、前記メモリセルアレイからｎ
ビ・ソトのメモリセルを選択する列デコーダ及び行デコ
ーダを有し、前記第１シフトレジスタ上のデータを第１
外部ストローブ信号でラッチする第１データレジスタと
、前記選択されたｎピ・ントのメモリセルのデータを第
２外部ストローブ信号でラッチする第２データレジスタ
とを有し、前記第１データレジスタ上のデータを前記選
択されたメモリセルに書き込み、同メモリセルから第２
データレジスタ上にデータを続み出す入出力制御手段と
をそなえた半導体記憶装置である。
作 用
本発明によると、選択したメモリセルに対して、シリア
ル人力、シリアル出力が高速で間断なく実行できる。す
なわち、メモリセルに対して、シリアル入力は第１シフ
トレジスタおよび第１データレジスタを介して入出力制
御手段で書き込み、シリアル出力は入出力制御手段から
第２データレジスタおよび第２シフトレジスタを介して
読み出されるから、その入出力制御が独立に実行でき、
データ数ｎのブロック単位でランダムアクセスが可能で
ある。
ル人力、シリアル出力が高速で間断なく実行できる。す
なわち、メモリセルに対して、シリアル入力は第１シフ
トレジスタおよび第１データレジスタを介して入出力制
御手段で書き込み、シリアル出力は入出力制御手段から
第２データレジスタおよび第２シフトレジスタを介して
読み出されるから、その入出力制御が独立に実行でき、
データ数ｎのブロック単位でランダムアクセスが可能で
ある。
実施例
つぎに、本発明実施例の半導体記憶装置のブロック図を
第１図に、主要回路図を第２図に示す。
第１図に、主要回路図を第２図に示す。
以下第１図および第２図にもとづいて本発明の詳細な説
明する。
明する。
第１シフトレジスタ１および第２シフトレジスタ２はそ
れぞれ独立の制御信号すなわちシリアル入力制御信号と
シリアル出力制御信号によって制御される。前記第１シ
フトレジスタ１及び前記第２シフトレジスタ２の構成ビ
ット数は、それぞれ。
れぞれ独立の制御信号すなわちシリアル入力制御信号と
シリアル出力制御信号によって制御される。前記第１シ
フトレジスタ１及び前記第２シフトレジスタ２の構成ビ
ット数は、それぞれ。
ｎビットである。前記第１シフトレジスタ１はシリアル
入力制御信号ｄの立ち上がりごとにシリアル入力端子か
ら入力データを取り込み、前記第１シフトレジスタ１上
のデータの転送を行なう。また前記第２シフトレジスタ
２はシリアル出力制御信号ｅの立ち上りごとに前記第２
シフトレジスタ上のデータの転送を行ない、出力バッフ
ァを駆動することにより、外部にデータを出力する。メ
モリセル３と第１シフトレジスタ１問およびメモリセル
３と第２シフトレジスタ２間のデータ転送は入出力制御
手段（以下、Ｉｌｏ コントローラ）４によって行う
。Ｉ１０コントローラ４は、第２図に見るように、デー
タバスのイコライズとプリチャージとを行うデータバス
プリチャージ４１．データバスのデータを感知し確定す
るデータバスセンス４２．データバスにデータを書き込
むデータバスドライブ４３とからなる。書き込み時の動
作は次のようになる。第１シフトレジスタ１上に取り込
まれたｎビットのデータは第１外部ストローブ信号ａが
アクティブとなった時、第１データレジスタ６上にラッ
チされる。ラッチされたデータはシリアル入力制御信号
ｄの制御を受けない。メモリセルへの書き込みはチ・ツ
ブ活性化信号がアクティブとなり、第３ストローブ信号
Ｃがアクティブになることによって開始する。このサイ
クルでＩ１０コントローラ４は第１データレジスタ６上
のデータを、データバスをドライブすることによって、
データバスに連結されたｎ個のメモリセルへ書き込む。
入力制御信号ｄの立ち上がりごとにシリアル入力端子か
ら入力データを取り込み、前記第１シフトレジスタ１上
のデータの転送を行なう。また前記第２シフトレジスタ
２はシリアル出力制御信号ｅの立ち上りごとに前記第２
シフトレジスタ上のデータの転送を行ない、出力バッフ
ァを駆動することにより、外部にデータを出力する。メ
モリセル３と第１シフトレジスタ１問およびメモリセル
３と第２シフトレジスタ２間のデータ転送は入出力制御
手段（以下、Ｉｌｏ コントローラ）４によって行う
。Ｉ１０コントローラ４は、第２図に見るように、デー
タバスのイコライズとプリチャージとを行うデータバス
プリチャージ４１．データバスのデータを感知し確定す
るデータバスセンス４２．データバスにデータを書き込
むデータバスドライブ４３とからなる。書き込み時の動
作は次のようになる。第１シフトレジスタ１上に取り込
まれたｎビットのデータは第１外部ストローブ信号ａが
アクティブとなった時、第１データレジスタ６上にラッ
チされる。ラッチされたデータはシリアル入力制御信号
ｄの制御を受けない。メモリセルへの書き込みはチ・ツ
ブ活性化信号がアクティブとなり、第３ストローブ信号
Ｃがアクティブになることによって開始する。このサイ
クルでＩ１０コントローラ４は第１データレジスタ６上
のデータを、データバスをドライブすることによって、
データバスに連結されたｎ個のメモリセルへ書き込む。
読み出し時にはＩ１０コントローラ４はメモリセルアレ
イ３内の選択されたｎ個のメモリセルのデータがのった
ｎ対のデータバスをデータバスセンス４２で感知増幅し
、データを確定する。確定したデータバス上のデータは
第２外部ストローブ信号すがアクティブとなって、第２
デ−タレラスタ６上にデータバスのデータをラッチする
。またこの時第２シフトレジスタ２のデータバス入力ゲ
ートを開き、レジスタバス入力ゲートを閉じることによ
り、次のシリアル出力制御信号ｅの立ち上りで第２デー
タレジスタ６上のデータが第２シフトレジスタ２上に取
り込まれる。
イ３内の選択されたｎ個のメモリセルのデータがのった
ｎ対のデータバスをデータバスセンス４２で感知増幅し
、データを確定する。確定したデータバス上のデータは
第２外部ストローブ信号すがアクティブとなって、第２
デ−タレラスタ６上にデータバスのデータをラッチする
。またこの時第２シフトレジスタ２のデータバス入力ゲ
ートを開き、レジスタバス入力ゲートを閉じることによ
り、次のシリアル出力制御信号ｅの立ち上りで第２デー
タレジスタ６上のデータが第２シフトレジスタ２上に取
り込まれる。
以上説明した回路動作によって、チップ活性化信号、第
１外部ストロ゛−プ信号ａ、第２外部ストローブ信号す
、第３外部ストローブ信号Ｃをそれぞれ制御することに
より、メモリセルｎ個の単位でランダムアクセスをしな
がら高速で間断なくシリアル入力、シリアル出力を行い
、しかもシリアル人力とシリアル出力とを、それぞれ、
独立の制御信号で制御することが可能となる。
１外部ストロ゛−プ信号ａ、第２外部ストローブ信号す
、第３外部ストローブ信号Ｃをそれぞれ制御することに
より、メモリセルｎ個の単位でランダムアクセスをしな
がら高速で間断なくシリアル入力、シリアル出力を行い
、しかもシリアル人力とシリアル出力とを、それぞれ、
独立の制御信号で制御することが可能となる。
以下のこの実施例においてランダムアクセスされるメモ
リセルの単位数ｎ ＝ ８の場合についてのべる。した
がって第１及び第２のシフトレジスタのビット数も８で
ある。
リセルの単位数ｎ ＝ ８の場合についてのべる。した
がって第１及び第２のシフトレジスタのビット数も８で
ある。
第３図のタイミング図は高速のシリアル入力とシリアル
出力を同時に間断なく行いつつ、メモリセルを８ビ・、
）単位でランダムアクセスしている例である。チップ活
性化信号がアクティブとなってアドレスが敗り込まれ、
このアドレスによって選択される８個のメモリセルが決
定する。第３図のタイミング図にしたがって、まず、リ
ードサイクルにおけるチップ活性化信号のアクティブレ
ベルでチップ活性化が行なわれ、第２ストローブ信号が
立ち下って、次にシリアル出力制御信号が立ち上ること
により選択したアドレスのメモリセルのデータが第２シ
フトレジスタ上に転送される。
出力を同時に間断なく行いつつ、メモリセルを８ビ・、
）単位でランダムアクセスしている例である。チップ活
性化信号がアクティブとなってアドレスが敗り込まれ、
このアドレスによって選択される８個のメモリセルが決
定する。第３図のタイミング図にしたがって、まず、リ
ードサイクルにおけるチップ活性化信号のアクティブレ
ベルでチップ活性化が行なわれ、第２ストローブ信号が
立ち下って、次にシリアル出力制御信号が立ち上ること
により選択したアドレスのメモリセルのデータが第２シ
フトレジスタ上に転送される。
第２シフトレジスタ上のデータはシリアル出力制御信号
の立ち上りごとに順次転送され１ビツトずつ出力される
。８回のデータ出力を終えると次のライトサイクルで新
たにメモリセルから第２シフトレジスタ上へデータ転送
を行っている。一方、第１シフトレジスタ上にはシリア
ル入力制御信号の立ち上りごとに入力データを取り込ん
でおり順次転送している。８回シリアル入力を改り込む
ごとに第１ストローブ信号を立ち下げ第１データレジス
タ上のデータを書き変えると同時に、第３図中のライト
サイクルで、これはチップ活性化信号と第３ストローブ
信号で決まるが、第１データレジスタ上のデータを選択
したメモリセルへ書き込んでいる。この例ではシリアル
人力制御信号とシリアル出力制御信号とが同一周期であ
り、チップ活性化信号はシリアル人（出）力信号の８サ
イクルに対して２回アクティブとなり、１回をライトサ
イクル、１回をリードサイクルとしている。これによっ
てメモリセルを８個づつランダムアクセスを行いながら
間断なくシリアル入力とシリアル出力とを同時に行って
いる。
の立ち上りごとに順次転送され１ビツトずつ出力される
。８回のデータ出力を終えると次のライトサイクルで新
たにメモリセルから第２シフトレジスタ上へデータ転送
を行っている。一方、第１シフトレジスタ上にはシリア
ル入力制御信号の立ち上りごとに入力データを取り込ん
でおり順次転送している。８回シリアル入力を改り込む
ごとに第１ストローブ信号を立ち下げ第１データレジス
タ上のデータを書き変えると同時に、第３図中のライト
サイクルで、これはチップ活性化信号と第３ストローブ
信号で決まるが、第１データレジスタ上のデータを選択
したメモリセルへ書き込んでいる。この例ではシリアル
人力制御信号とシリアル出力制御信号とが同一周期であ
り、チップ活性化信号はシリアル人（出）力信号の８サ
イクルに対して２回アクティブとなり、１回をライトサ
イクル、１回をリードサイクルとしている。これによっ
てメモリセルを８個づつランダムアクセスを行いながら
間断なくシリアル入力とシリアル出力とを同時に行って
いる。
第４図はシリアル出力とシリアル入力が異った転送効率
で行なわれている例でシリアル出力をシリアル入力の２
倍の転送効率で行っている。８回のシリアル入力制御信
号の立ち上り、すなわち、１６回のシリアル出力制御信
号の立ち上りの期間にチップ活性化サイクルを４回とし
、２回をリードサイクル、１回をライトサイクル、残り
の１回ヲ非活性化サイクルとしている。この例において
もメモリセルは８個単位でランダムアクセスされ、シリ
アル入力、シリアル出力も同時に間断なく行っている。
で行なわれている例でシリアル出力をシリアル入力の２
倍の転送効率で行っている。８回のシリアル入力制御信
号の立ち上り、すなわち、１６回のシリアル出力制御信
号の立ち上りの期間にチップ活性化サイクルを４回とし
、２回をリードサイクル、１回をライトサイクル、残り
の１回ヲ非活性化サイクルとしている。この例において
もメモリセルは８個単位でランダムアクセスされ、シリ
アル入力、シリアル出力も同時に間断なく行っている。
この他には様々にシリアル入力とシリアル出力の転送効
率を変えることが可能である。
率を変えることが可能である。
以上ランダムアクセスするメモリセルの単位数ｎを８と
して説明したが、これが任意のビット数であっても同様
の動作機能が実現可能なことは言うまでもない。また第
１図の構造を複数集積化して多ビット出力の記憶装置が
構成できることも言うまでもない。
して説明したが、これが任意のビット数であっても同様
の動作機能が実現可能なことは言うまでもない。また第
１図の構造を複数集積化して多ビット出力の記憶装置が
構成できることも言うまでもない。
発明の詳細
な説明してきたことにより、本発明によって高速機能を
持つ半導体記憶装置が得られる。高速のデータ転送効率
を要求する応用分野への本発明の貢献は大なるものがあ
る。
持つ半導体記憶装置が得られる。高速のデータ転送効率
を要求する応用分野への本発明の貢献は大なるものがあ
る。
第１図は本発明実施例のブロック図、第２図は同実施例
の要部回路図、第３図および第４図は本発明実施例の各
タイミング図である。 １・・・・・・第１シフトレジスタ、２・・・・・・第
２シフトレジスタ、３・・・・・・メモリセル、４・・
・・・・Ｉ１０コントローラ、６・・・・・・第１デー
タレジスタ、６・・・・・・第２データレジスタ。
の要部回路図、第３図および第４図は本発明実施例の各
タイミング図である。 １・・・・・・第１シフトレジスタ、２・・・・・・第
２シフトレジスタ、３・・・・・・メモリセル、４・・
・・・・Ｉ１０コントローラ、６・・・・・・第１デー
タレジスタ、６・・・・・・第２データレジスタ。
Claims (1)
- シリアル入力端子とシリアル出力端子とを有してデータ
の書き込み、読み出しをそれぞれ独立の制御信号によっ
てこれらの端子からのみ行い、ｎビットの入力用の第１
シフトレジスタとｎビットの出力用の第２シフトレジス
タとを有し、前記メモリセルアレイからｎビットのメモ
リセルを選択する列デコーダ及びコラムデコーダを有し
、前記第１シフトレジスタ上のデータを第１外部ストロ
ーブ信号でラッチする第１データレジスタと、前記選択
されたｎビットのメモリセルのデータを第２外部ストロ
ーブ信号でラッチする第２データレジスタを有し、前記
第１データレジスタ上のデータを前記選択されたメモリ
セルに書き込み、前記選択されたメモリセルから前記第
２データレジスタ上にデータを読み出す入出力制御手段
とを備えた半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029273A JPS62188093A (ja) | 1986-02-13 | 1986-02-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61029273A JPS62188093A (ja) | 1986-02-13 | 1986-02-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62188093A true JPS62188093A (ja) | 1987-08-17 |
Family
ID=12271671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61029273A Pending JPS62188093A (ja) | 1986-02-13 | 1986-02-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62188093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992013348A1 (en) * | 1991-01-22 | 1992-08-06 | Fujitsu Limited | Semiconductor storing device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60262280A (ja) * | 1984-06-07 | 1985-12-25 | Toshiba Corp | メモリモジユ−ル |
| JPS60263397A (ja) * | 1984-06-01 | 1985-12-26 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | ダイナミツク・ランダム・アクセス・メモリ用行バツフア回路 |
| JPS6251387A (ja) * | 1985-08-30 | 1987-03-06 | Hitachi Ltd | 画像メモリ |
-
1986
- 1986-02-13 JP JP61029273A patent/JPS62188093A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60263397A (ja) * | 1984-06-01 | 1985-12-26 | インタ−ナシヨナル ビジネス マシ−ンズ コ−ポレ−シヨン | ダイナミツク・ランダム・アクセス・メモリ用行バツフア回路 |
| JPS60262280A (ja) * | 1984-06-07 | 1985-12-25 | Toshiba Corp | メモリモジユ−ル |
| JPS6251387A (ja) * | 1985-08-30 | 1987-03-06 | Hitachi Ltd | 画像メモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992013348A1 (en) * | 1991-01-22 | 1992-08-06 | Fujitsu Limited | Semiconductor storing device |
| US5323355A (en) * | 1991-01-22 | 1994-06-21 | Fujitsu Limited | Semiconductor memory device |
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