JPS60262280A - メモリモジユ−ル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、特に画像データを保存するメモリモジュール
に関する。

「発明の技術的背景］ 一般に、画像データに各処理を施す画像処理装置におい
ては、データの転送が高速で行なわれるために入力デー
タおよび出力データが、共にシリアルデータにされてい
る。

一方、画像処理装置内に設けられている画像データ保存
用のフレームメモリにデータを入力する際には、ナータ
が複数のデータラインから並行に入力されるようにされ
ているので、データをパラレルデータとしなければなら
ない。この場合フレームメモリから出力されるデータも
パラレルデータである。すなわちこのような画像処理装
置において前述のシリアルデータはパラレルデータに変
換された後にフレームメモリに入力され、フレームメモ
リから出力されるパラレルデータはシリアルデータに変
換される。

上述したようなメモリ回路の構成を第３図に示す。

同図において、１はシリアルデータＤをパラレルデータ
に変換して出力する入力段シフトレジスタ、２は入力段
シフトレジスタ１から出力されるパラレルデータＤｏ”
−Ｄｚを一時的に保持するデータラッチ／バッファ、３
はデータラッチ／バッファから出力されるパラレルデー
タＤｏ”＝０７を記憶するメモリアレイ、４はメモリア
レイ３がら出力されるパラレルデータＤｏ’〜Ｄ７’を
シリアルデータＤ′に変換して出力する出力段シフトレ
ジスタを示している。なお、例示したメモリ回路は、画
像データの制御を８ビツト処理で行なうものである。

このようなメモリ回路においてメモリアレイ３にデータ
が書込まれる場合には、入力段シフトレジスタ１にシリ
アルデータＤが入力されると、入力段シフトレジスタ１
はシフトクロック信号ｓ１に従ってこのシリアルデータ
ＤをパラレルデータＤｏ〜Ｄ７に変換し、データラッチ
／バッファ２に出力する。データラッチ／バッファ２は
データをラッチするタイミングを与えるラッチクロック
信号Ｓ２およびメモリアレイ３の書込み、読出しに応じ
てデータの出力タイミングを決定するデータホールド信
号Ｓ３に従ってパラレルデータＤ。

、１．　〜Ｄ７を入出カブる。なお、データボールド信
号Ｓ３はデータを出力する時にイネーブル（Ｅ　ｎａｂ
ｌｅ−）、出力しない時にはディセーブル（［１１ｓａ
ｂｌｅ）にされる。

さらにメモリアレイ３はアドレス信号Ｓ　４　、チップ
セレクト信号Ｓ５、およびライト／リード指定信号Ｓ６
のライト指定に従ってパラレルデータＤｏ〜Ｄ１を入力
する。

一方メモリアレイ３からパラレルデータＤｏ’〜Ｄ７′
が出力される場合には、ライト／リード指定信号のリー
ド指定に従って出力されたパラレルデータＤｏ’〜Ｄ７
′がメモリアレイ３のアクセスタイムに合致したセット
クロック信号Ｓ７、シフトクロック信号Ｓ８により制御
される出力段シフトレジスタ４に入力されて再びシリア
ルデータＤ′に変換された後、出力される。

従来、このようなメモリ回路は、それぞれ別のパッケー
ジに収容されている入力段シフトレジスタ１、データラ
ッチ／バッファ２、メモリアレイ３、出力段シフトレジ
スタ４等の素子を、実装基板の導体パターンに所定の対
応で接続し構成していた。

［背景技術の問題点］ しかしながら、このように異なるパッケージに収容され
た各素子を用いてメモリ回路を構成すると、各素子の実
装面積が大きくなるので集積度が低くなり、また、パッ
ケージのコスト、電気的接続に要する手間等により製品
のコストが上昇してしまうという問題があった。

［発明の目的］ 本発明はこのような事情によりなされたもので、画像信
号等のシリアルデータをパラレルデータに変換した後、
メモリアレイに記憶させ、読出し時にパラレルデータを
再びシリアルデータに変換して出力するよう構成すべき
メモリ回路の実装面積、パッケージのコスト、電気的接
続に要する手間等を大幅に減少させることができるメモ
リモジュールの提供を目的としている。

［発明の概要］ すなわち本発明のメモリモジュールは、シリアルデータ
を入力しパラレルデータを出力するシリアル−パラレル
変換手段と、前記パラレルデータを入力し保持するラン
ダムアクセスメモリと、このランダムアクセスメモリか
らパラレルデータを入力しシリアルデータを出力するパ
ラレル−シリアル変換手段とを有するメモリ回路を同一
パッケージ内に搭載し、シリアルデータ入出力端子をパ
ッケージ外に設けてなることを特徴としている。

［発明の実施例コ 以下本発明のメモリモジュールの詳細を図面に示す一実
施例について説明する。

第１図は本発明のメモリモジュールの一実施例の構成を
示す回路図である。

同図において、−５はシリアルデータを８ビツトのパラ
レルデータに変換する入力段シフトレジスタ、６は入力
段シフトレジスタ５から出力される８ビツトのパラレル
データＤＯ〜Ｄ７を一時的に保持するデータラッチ／バ
ッファ、７は２にビット×８ピットのスタティックＲＡ
Ｍを４領域備えたメモリアレイ、８はメモリアレイ７か
ら出力される８ビツトのパラレルデータＤｏ′〜Ｄ７’
をシリアルデータＤ′に変換して出力する出力段シフト
レジスタを示している。

本実施例のメモリモジュールは、上述したメモリ回路を
ＩＣチップで構成したもので、これらＩＣチップを８ブ
ロック並列させた状態で２インチ×３インチのセラミッ
ク基板上にマウントボンディングし、かつ気密封止して
、外部接続用の各端子ビンを延出させた総メモリ容！５
１２にビットのメモリモジュールである。

次に上述したメモリモジュールにおける各信号処理につ
いて説明する。

まず、シリアルデータＤが入力段シフトレジスタ５に入
力される。

この場合、シリアルデータＤが２８ＭＨｚ、すなわち１
ビツト当たり３５ｎＳで入力段シフトレジスタ５に入力
されると仮定すると、８ビツト処理の入力段シフトレジ
スタ５はシフトクロックＳ９に従って、２８０ｎＳサイ
クルでパラレルデータに変換する。このパラレルデータ
はラッチクロックＳ、データホールド信号Ｓ１１に従っ
てデータラッチ／バッファ６に格納される。これでメモ
リアレイ７へのデータの書込み準備が完了する。

ここでメモリアレイ７のサイクルタイムが入力されるシ
リアルデータＤの入力サイクルタイムよりも速ければ、
メモリアレイ７へのパラレルデータの書込み中に、シフ
トレジスタ５に次のサイクルで入力されるシリアルデー
タをパラレルデータに変換し【保存しておき、メモリア
レイ７の次のサイクルで直接書込みを行なうことができ
る。

メモリアレイ７へのパラレルデータ書込み時には、メモ
リアレイ７にアドレス信号Ｓ１２、チップセレクト信号
Ｓ１３、ライト／リード指定信号Ｓ＋４がアドレスバッ
ファ９、テンプセレクトバッファ１０．ライト／リード
バツフア１１を介して所定のタイミングで与えられる。

また、メモリアレイ７からの読出し時には、メモリアレ
イ７にアドレス信号Ｓ１２、チップセレクト信号Ｓ１３
、ライト／リード信号ＳＬ４が与えられると同時に、入
力段データラッチ／バッファ６のデータホールド信号Ｓ
７をＱ　１ｓａｂｌｅ状態にし、メモリアレイ７から出
力されるパラレルデータと、入力段データラッチ／バッ
ファ６から出力されるパラレルデータとがバス競合を起
こさないようにする。

なお、メモリアレイ７から出力されるパラレルデータは
、クロックイネーブルバッファ１２を介して入力される
セットクロック信号Ｓ’ｓに従ってシフトレジスタ８に
格納され、さらにシフトクロック信号Ｓ＋６に従って、
シリアルデータＤ′として出力される。シリアルデータ
Ｄ′は、このメモリ回路に入力されるシリアルデータＤ
のサイクルタイムに対応して、１ビツト当たり３５ｎＳ
で出力される。この場合、メモリアレイ７のアクセスタ
イムがシリアルデータＤ′のサイクルタイムよりも速い
場合には、シリアルデータＤ′の出力中に次のサイクル
のパラレルデータをシフトレジスタ８によりシリアルデ
ータに変換しておき、シフトクロック８１６の次のサイ
クルで直接出力させることができるが、通常本実施例に
おけるようなメモリアレイ４７のアクセスタイムは、２
００ｎＳ程度であるので、シフトクロックＳ’ｓと同サ
イクルで出力させることはできない。

従って、本実施例のメモリモジュールの出力速度は、メ
モリアレイ７のアクセスタイムに依存する。

以上の点は８ブロック並列する各メモリ回路に共通であ
る。ところで、メモリアレイ７のみが１つのパッケージ
内に構成されている場合、データの入力および出力はパ
ラレルで行なわれるので、に必要な端子ビンの総数は、 ８ピツト×（入力１＋出力１）×８ブロック＝１２８ビ
ン となるが、 本実施例のように、同一パッケージ内にメモリアレイ７
とともにシフトレジスタ５．８およびデータラッチ／バ
ッファ６を実装すれば、データの入力および出力はシリ
アルで行なわれるので、必要な端子ビンの総数は、 （入力１＋出力１）Ｘ８ブロツク＝１６ビンとなり、端
子ビンの数を１／８に減じることができる。

以上本発明のメモリモジュールを、入力のシリアルデー
タを８ビット単位のデータとして扱う場合の一実施例に
つき説明したが、本発明は上述したような実施例に限定
されるものではない。

第２図は入力のシリアルデータを９ピットル１６ビツト
単位のデータとして扱う場合の実施例である。

同図においてはシリアルデータを８ビツトのパラレルデ
ータに変換する入力段シフトレジスタ５．５がカスケー
ドに接続されているので、入力されるシリアルデータＤ
を９〜１６ビツトのパラレルデータに変換することが可
能であり、出力される９〜１６ビツトのパラレルデータ
ＤＯ〜Ｄ、はデータラッチ／バッファ６．６を介して６
４にビットのメモリアレイ７．７に書込まれる。

そして、入力段シフトレジスタ５．５と同様にカスケー
ド接続された出力段のシフトレジスタ８．８によりメモ
リアレイ７．７から出力されるパラレルデータＤｏ′〜
Ｄｏ’　が再びシリアルデータ□ＩＩ：　に変換されて
出力される。なお、この場合、出力が行われないシフト
レジスタ５．５のデータラインに対応りるメモリアレイ
７．７のメモリセルは使用しない。

同様に入力のシリアルデータＤを１７ビツト〜２４ビツ
ト、２５ビット〜３５ビット単位等でパラレルデータに
変換する必要がある場合には、入力段シフトレジスタ、
データ、ラッチ／バッファ、メモリアレイ、出力段シフ
トレジスタからなる８ビツト処理のメモリ回路の数ブロ
ックを、入力段および出力段のシフトレジスタをカスケ
ード接続させることにより電気的に一体化し、さらにこ
れら回路を構成するＩＣチップを同一パッケージ内に実
装すればよい。

なお、同図において、ＳＴはアドレス信号、チップセレ
クト信号、ライト／リード信号からなるメモリアレイコ
ントロール信号、Ｂはアドレスバッファ、チップセレク
トバッフ１、ライト／り一ドバッフ７からなるバッファ
ゲート、ざらにＣ１、Ｃ２は入力段シフトレジスタ５．
５・・・および出力段シフトレジスタ８．８・・・をカ
スケード接続するためのシフトキャリイラインである。

上述した実施例においては、メモリアレイを構成するＩ
ＣチップとしてスタティックＲＡＭを用いているが、メ
モリ容量、コスト等の面からダイナミックＲＡＭを用い
てもよい。

［発明の効果］ 以上説明したように本発明のメモリモジュールは、シリ
アルデータを入力しパラレルデータを出力するシリアル
−パラレル変換手段と、前記パラレルデータを入力し保
持するランダムアクセスメモリと、このランダムアクセ
スメモリからパラレルデータを入力しシリアルデータを
出力するパラレル−シリアル変換手段とを有するメモリ
回路を同一パッケージ内に構成し、シリアルデータ入出
力端子をパッケージ外に設けてなるので、メモリモジュ
ールとしてのデータ入出力端子が減少し、回路の実装面
積、パッケージのコスト、電気的接続に要する手間等を
大幅に減少させることができる。

【図面の簡単な説明】

第１図は本発明のメモリモジュールの一実施例の構成を
示す回路図、第２図はその他の実施例の構成を示１回路
図、第３図は従来のメモリ回路の構成を示す回路図であ
る。 １、５・・・・・・入力段シフトレジスタ２．６・・・
用データラッチ／バッファ３．７・・・・・・メモリア
レイ ４．８・・・・・・出力段シフトレジスタ代理人弁理士
　須　山　佐　−

Claims (1)

【特許請求の範囲】
1. （１）シリアルデータを入力しパラレルデータを出力す
   るシリアル−パラレル変換手段と、前記パラレルデータ
   を入力し保持するランダムアクセスメモリと、このラン
   ダムアクセスメモリからパラレルデータを入力しシリア
   ルデータを出力するパラレル−シリアル変換手段とを有
   するメモリ回路を同一パッケージ内に搭載し、シリアル
   データ入出力端子をパッケージ外に設けてなることを特
   徴とするメモリモジュール。