JPS63310046A - テスト補助回路 - Google Patents
テスト補助回路Info
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- JPS63310046A JPS63310046A JP62146622A JP14662287A JPS63310046A JP S63310046 A JPS63310046 A JP S63310046A JP 62146622 A JP62146622 A JP 62146622A JP 14662287 A JP14662287 A JP 14662287A JP S63310046 A JPS63310046 A JP S63310046A
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- latch circuit
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- 238000012360 testing method Methods 0.000 title claims abstract description 57
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 4
- 230000002950 deficient Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/318547—Data generators or compressors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置のテストを容易化するテスト補助
回路に関するものである。
回路に関するものである。
従来の技術を説明するためにまず従来のスキャンパスを
構成するスキャンレジスタを第６図及び第７図を用いて
説明する。
構成するスキャンレジスタを第６図及び第７図を用いて
説明する。
第６図は２相クロツクで動作する従来のスキャンレジス
タを示す図であり、図において１ａ、１ｂはラッチ回路
、２はラッチ回路の入力端子、３はラッチ回路の出力端
子、４はラッチ回路のイネーブル端子、５．６はクロッ
ク端子、７はセレクタ回路、８はセレクタ制御端子、９
はシリアル出力端子、１０はパラレル人力一端子、１１
はパラレル出力端子、１２はシリアル出力端子である。
タを示す図であり、図において１ａ、１ｂはラッチ回路
、２はラッチ回路の入力端子、３はラッチ回路の出力端
子、４はラッチ回路のイネーブル端子、５．６はクロッ
ク端子、７はセレクタ回路、８はセレクタ制御端子、９
はシリアル出力端子、１０はパラレル人力一端子、１１
はパラレル出力端子、１２はシリアル出力端子である。
第６図において、セレクタ制御端子８を制御する事によ
りラッチ回路１ａの入力はシリアル入力端子９又はパラ
レル入力端子１０のどちらかを選択する事ができる。ク
ロック端子５にクロックを与えると選択された入力のデ
ータがラッチ回路１ａにラッチされる。その後、クロッ
ク端子６にクロックを与えればラッチ回路１ａにラッチ
されていたデータはラッチ回路１ｂにラッチされ、パラ
レル出力端子１１及びシリアル出力端子１２に出力され
る。
りラッチ回路１ａの入力はシリアル入力端子９又はパラ
レル入力端子１０のどちらかを選択する事ができる。ク
ロック端子５にクロックを与えると選択された入力のデ
ータがラッチ回路１ａにラッチされる。その後、クロッ
ク端子６にクロックを与えればラッチ回路１ａにラッチ
されていたデータはラッチ回路１ｂにラッチされ、パラ
レル出力端子１１及びシリアル出力端子１２に出力され
る。
以上のように、クロック端子５．６に２相のクロックを
与えることにより入力データを出力端子に伝えることが
でき１ビツトのシフト動作を行なえる。
与えることにより入力データを出力端子に伝えることが
でき１ビツトのシフト動作を行なえる。
第７図は、第６図と同等の機能をＭＯ３回路で実現した
例を示す図であり、図において１０，１ｄはＮＯＴ０７
回路で構成されたレシオ型ラッチ回路、１３はＮチャネ
ルトランジスタ、５ａはパラレル人力クロック端子、５
ｂはシリアル入力クロック端子であり、その他の符号は
第６図と同−又は相当する部分を示す。
例を示す図であり、図において１０，１ｄはＮＯＴ０７
回路で構成されたレシオ型ラッチ回路、１３はＮチャネ
ルトランジスタ、５ａはパラレル人力クロック端子、５
ｂはシリアル入力クロック端子であり、その他の符号は
第６図と同−又は相当する部分を示す。
第７図において、パラレル人力クロック端子５ａにクロ
ックを与えればパラレル入力端子１０のデータがレシオ
型ラッチ回路ＩＣにラッチされ、逆にシリアル入力クロ
ック端子５ｂにクロックを与えればシリアル入力端子９
のデータがレシオ型ラッチ回路ＩＣにラッチされる。こ
の動作は第６図におけるセレクタ制御信号８とクロック
端子５の制御によるラッチ動作に相当し、選択された側
の入力データをラッチすることができる。その後クロッ
ク端子６にクロックを与えればレシオ型ラッチ回路ＩＣ
にラッチされていたデータはレシオ型ラッチ回路１ｄに
ラッチされ、パラレル出力端子１１及びシリアル出力端
子１２に出力される。
ックを与えればパラレル入力端子１０のデータがレシオ
型ラッチ回路ＩＣにラッチされ、逆にシリアル入力クロ
ック端子５ｂにクロックを与えればシリアル入力端子９
のデータがレシオ型ラッチ回路ＩＣにラッチされる。こ
の動作は第６図におけるセレクタ制御信号８とクロック
端子５の制御によるラッチ動作に相当し、選択された側
の入力データをラッチすることができる。その後クロッ
ク端子６にクロックを与えればレシオ型ラッチ回路ＩＣ
にラッチされていたデータはレシオ型ラッチ回路１ｄに
ラッチされ、パラレル出力端子１１及びシリアル出力端
子１２に出力される。
以上のように、クロック端子５ａ、６又は５ｂ。
６に２相のクロックを与える事により入力データを出力
端子に伝える事ができ１ビツトのシフト動作を行なえる
。
端子に伝える事ができ１ビツトのシフト動作を行なえる
。
第６図や第７図に示したスキャンレジスタは１段以上直
列に接続されスキャンパスを構成し、テスト補助回路と
して利用されている。
列に接続されスキャンパスを構成し、テスト補助回路と
して利用されている。
従来のスキャンパスを第８図及び第９図を用いて説明す
る。
る。
第８図において１４は第６図と同様のスキャンレジスタ
を示し、その他の符号は第６図と同−又は相当する部分
を示す、第８図ではｎ個のスキャンレジスタが直列に（
シリアル出力端子が隣接するスキャンレジスタのシリプ
ル入力端子に）接続されているものを示している０図に
おいてクロック端子５．６及びセレクタ制御端子８は各
スキャンレジスタ１４に対して共通に接続されている。
を示し、その他の符号は第６図と同−又は相当する部分
を示す、第８図ではｎ個のスキャンレジスタが直列に（
シリアル出力端子が隣接するスキャンレジスタのシリプ
ル入力端子に）接続されているものを示している０図に
おいてクロック端子５．６及びセレクタ制御端子８は各
スキャンレジスタ１４に対して共通に接続されている。
セレクタ端子８を制御し、スキャンレジスタ１４の入力
をシリアル入力端子側にし、クロック端子５，６に２相
クロフクを与えればシリアルシフト動作を行なう事がで
きる。また、セレクタ端子８を制御し、スキャンレジス
タ１４の入力をパラレル入力端子側にし、クロック端子
５，６に２相クロツクを与えればパラレルシフト動作を
行なう事ができる。
をシリアル入力端子側にし、クロック端子５，６に２相
クロフクを与えればシリアルシフト動作を行なう事がで
きる。また、セレクタ端子８を制御し、スキャンレジス
タ１４の入力をパラレル入力端子側にし、クロック端子
５，６に２相クロツクを与えればパラレルシフト動作を
行なう事ができる。
通常、パラレル入力端子１０及びパラレル出力端子１１
には被テスト回路が接続されており、シリアルシフト動
作によってシリアル入力端子９からテストデータをシフ
トインし、ンマラレル出力端子１１を通じて被テスト回
路に加えたり、パラレルシフト動作によって被テスト回
路のテストデータに対する応答をスキャンパスに取り込
みシリアルシフト動作によってシリアル出力端子１２か
ら読み出す事ができる。スキャンパスはｎが大きい場合
パラレルのデータをそのまま外部ピンに引き出す方式に
比しテスト必要な外部ピン数を減らす事ができるので（
図では、クロック端子５，６、セレクタ制？ＩＩ８、シ
リアル入力端子９、シリアル出力端子１２の５ピンのみ
）テスト補助回路として用いられている。
には被テスト回路が接続されており、シリアルシフト動
作によってシリアル入力端子９からテストデータをシフ
トインし、ンマラレル出力端子１１を通じて被テスト回
路に加えたり、パラレルシフト動作によって被テスト回
路のテストデータに対する応答をスキャンパスに取り込
みシリアルシフト動作によってシリアル出力端子１２か
ら読み出す事ができる。スキャンパスはｎが大きい場合
パラレルのデータをそのまま外部ピンに引き出す方式に
比しテスト必要な外部ピン数を減らす事ができるので（
図では、クロック端子５，６、セレクタ制？ＩＩ８、シ
リアル入力端子９、シリアル出力端子１２の５ピンのみ
）テスト補助回路として用いられている。
第９図は第７図と同様のスキャンレジスタを用いた場合
のスキャンパス回路を示す図であり、同様の効果がある
のでテスト補助回路として用いられている０図中１５は
第７図と同様のスキャンレジスタを示す。
のスキャンパス回路を示す図であり、同様の効果がある
のでテスト補助回路として用いられている０図中１５は
第７図と同様のスキャンレジスタを示す。
第１０図は例えば被テスト回路がＲＡＭの場合の接続例
を示す図であり、図において１７はＲＡＭ１１８はＲＡ
Ｍのデータ出力端子、１６はスキャンレジスタであり第
６図と同等のものでもよいし第７図と同等のものであっ
てもよい、その他の符号は第８図又は第９図と同−又は
相当する部分を示す。
を示す図であり、図において１７はＲＡＭ１１８はＲＡ
Ｍのデータ出力端子、１６はスキャンレジスタであり第
６図と同等のものでもよいし第７図と同等のものであっ
てもよい、その他の符号は第８図又は第９図と同−又は
相当する部分を示す。
ＲＡＭのテストを行なう場合、ＲＡＭの全アドレスに対
し、データ０及びｌの書込み、読出しを行なうのが通例
である０例えば全アドレスに対しデータ０を書込んだ後
に全アドレスに対しデータの読出しを行なう、次に全ア
ドレスに対しデータ１を書込んだ後に全アドレスに対し
データの読出しを行なう。
し、データ０及びｌの書込み、読出しを行なうのが通例
である０例えば全アドレスに対しデータ０を書込んだ後
に全アドレスに対しデータの読出しを行なう、次に全ア
ドレスに対しデータ１を書込んだ後に全アドレスに対し
データの読出しを行なう。
第１Ｏ図ではデータの読出し部分にスキャンパスを適用
した例を示している。
した例を示している。
ＲＡＭのデータ出力端子１８から読出されたデータはパ
ラレル入力端子１０からパラレルシフト動作によってス
キャンパスに取込まれ、シリアルシフト動作によって１
ビツトづつシリアル出力端子１２から読出され、試験装
置によって良否の判定が行なわれる。この動作は全アド
レスに対して行なわれる。
ラレル入力端子１０からパラレルシフト動作によってス
キャンパスに取込まれ、シリアルシフト動作によって１
ビツトづつシリアル出力端子１２から読出され、試験装
置によって良否の判定が行なわれる。この動作は全アド
レスに対して行なわれる。
従来のテスト補助回路は以上のように構成されているの
で、ＲＡＭのテスト時のように連続してＯや１のデータ
が読出されるような場合でも、１回の読出しごとにシリ
アルシフト動作を行なう必要があり、データのビット数
が多い場合（ｎが大の場合）にはテスト時間が増大する
という問題点があった。
で、ＲＡＭのテスト時のように連続してＯや１のデータ
が読出されるような場合でも、１回の読出しごとにシリ
アルシフト動作を行なう必要があり、データのビット数
が多い場合（ｎが大の場合）にはテスト時間が増大する
という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、０や１のデータが連続して読出されるような
被テスト回路をテストする場合、シリアルシフト動作を
減らし、テスト時間の増大を抑え、安価な半導体装置を
得る事を目的とする。
たもので、０や１のデータが連続して読出されるような
被テスト回路をテストする場合、シリアルシフト動作を
減らし、テスト時間の増大を抑え、安価な半導体装置を
得る事を目的とする。
この発明に係るテスト補助回路は、スキャンレジスタが
°＋ ／−Ｖ ＋似嚇吻ヰ噂４期待値
データの保持を行なう第１のラッチ回路と、パラレル入
力を行なう第２のラッチ回路と、スキャンレジスタのパ
ラレル入力端子のデータと上記期待値データが異なる場
合には上記パラレル入力を行なう第１のラッチ回路に入
力端子のデータをラッチさせるラッチイネーブル手段と
を備えたものである。
°＋ ／−Ｖ ＋似嚇吻ヰ噂４期待値
データの保持を行なう第１のラッチ回路と、パラレル入
力を行なう第２のラッチ回路と、スキャンレジスタのパ
ラレル入力端子のデータと上記期待値データが異なる場
合には上記パラレル入力を行なう第１のラッチ回路に入
力端子のデータをラッチさせるラッチイネーブル手段と
を備えたものである。
この発明においては、スキャンレジスタを構成−する複
数個のラッチ回路の内、パラレル入力を行なうラッチ回
路以外の１つを期待値データの保持に用い、スキャンレ
ジスタのパラレル入力端子のデータとこの期待値データ
が異なる場合には上記パラレル入力を行なうラッチ回路
に入力端子のデータをラッチさせる構成としたから、上
記パラレル人力を行なうラッチ回路にも期待値データを
保持させておけば、期待値データと異なるデータがパラ
レル入力端子に与えられた場合にパラレル入力を行なう
ラッチ回路の内容が反転するので、連続した０や１期待
状態の最後でシリアルシフト動作を行なう事によって被
テスト回路のテストが行なえる。
数個のラッチ回路の内、パラレル入力を行なうラッチ回
路以外の１つを期待値データの保持に用い、スキャンレ
ジスタのパラレル入力端子のデータとこの期待値データ
が異なる場合には上記パラレル入力を行なうラッチ回路
に入力端子のデータをラッチさせる構成としたから、上
記パラレル人力を行なうラッチ回路にも期待値データを
保持させておけば、期待値データと異なるデータがパラ
レル入力端子に与えられた場合にパラレル入力を行なう
ラッチ回路の内容が反転するので、連続した０や１期待
状態の最後でシリアルシフト動作を行なう事によって被
テスト回路のテストが行なえる。
以下この発明の一実施例を図について説明する。
第１図及び第２図は本発明によるスキャンレジスタを示
す図である。
す図である。
第１図において１９は排他的ＮＯＲ（Ｅｘ、Ｎ０Ｒ）回
路、２０はＮＯＲ回路、２１はＯＲ回路、−２２はテス
トクロック端子であり、その他の符号は第６図と同−又
は相当する部分を示す。
路、２０はＮＯＲ回路、２１はＯＲ回路、−２２はテス
トクロック端子であり、その他の符号は第６図と同−又
は相当する部分を示す。
また、第２図は同様の機能をＭＯ３回路で構成したもの
を示す図であり、１９はＥＸ、ＮＯＲ回路、２０はＮＯ
Ｒ回路、２２はテストクロック端子であり、その他の符
号は第７図と同−又は相当する部分を示す。
を示す図であり、１９はＥＸ、ＮＯＲ回路、２０はＮＯ
Ｒ回路、２２はテストクロック端子であり、その他の符
号は第７図と同−又は相当する部分を示す。
次に動作について説明する。
第１図において、テストクロック端子２２をハイレベル
に固定すると、ＮＯＲ回路の出力はロウレベルとなるの
でＯＲ回路２１はクロック端子５のレベルをそのままラ
ッチ回路１ａのイネーブル端子４に伝える。従ってこの
場合は従来の第６図の回路と同様の動作を行なう事がで
きる。
に固定すると、ＮＯＲ回路の出力はロウレベルとなるの
でＯＲ回路２１はクロック端子５のレベルをそのままラ
ッチ回路１ａのイネーブル端子４に伝える。従ってこの
場合は従来の第６図の回路と同様の動作を行なう事がで
きる。
被テスト回路の読出しテスト時には、ラッチ回路１ａ、
ｌｂに期待値データをセットしておき、この状態でテス
トクロック端子２２にクロック（図の回路では負のクロ
ック）を与える事により、パラレル入力端子１０のデー
タが期待値データと異なる時のみラッチ回路１ａにパラ
レル入力端子のデータがラッチされるためにラッチ回路
１ａの内容は反転する。
ｌｂに期待値データをセットしておき、この状態でテス
トクロック端子２２にクロック（図の回路では負のクロ
ック）を与える事により、パラレル入力端子１０のデー
タが期待値データと異なる時のみラッチ回路１ａにパラ
レル入力端子のデータがラッチされるためにラッチ回路
１ａの内容は反転する。
詳しく説明すると、パラレル入力端子１０のデータがラ
ッチ回路１ｂの保持している期待値データと異なる場合
、Ｅｘ、ＮＯＲ回路１９の出力はロウレベルになる。こ
の状態でテストクロック端子２２に負のクロックを与え
れば、ＮＯＲ回路２０の出力には正のクロックが伝わる
。この時クロック端子５にはクロックを与えない（ロウ
レベルで固定）と仮定するとＮＯＲ回路２０の出力であ
る正のクロックはＯＲ回路２１を通じてラッチ回路１ａ
のイネーブル端子に加えられ、パラレル入力端子のデー
タはラッチ回路１ａにラッチされる。
ッチ回路１ｂの保持している期待値データと異なる場合
、Ｅｘ、ＮＯＲ回路１９の出力はロウレベルになる。こ
の状態でテストクロック端子２２に負のクロックを与え
れば、ＮＯＲ回路２０の出力には正のクロックが伝わる
。この時クロック端子５にはクロックを与えない（ロウ
レベルで固定）と仮定するとＮＯＲ回路２０の出力であ
る正のクロックはＯＲ回路２１を通じてラッチ回路１ａ
のイネーブル端子に加えられ、パラレル入力端子のデー
タはラッチ回路１ａにラッチされる。
ラッチ回路１ａに期待値データをセットしておいたとす
ると、期待値データとは逆のデータがラッチされるので
被テスト回路に故障があった事が記憶される。
ると、期待値データとは逆のデータがラッチされるので
被テスト回路に故障があった事が記憶される。
次に第２図の回路における動作について説明する。
第２図において、テストクロック端子２２をハイレベル
に固定すると、ＮＯＲ回路２０の出力はロウレベルとな
るので、これにより制御されるＮチャネルトランジスタ
はＯＦＦ状態になり、従来の第７図の回路と同様の動作
を行なうことができる。
に固定すると、ＮＯＲ回路２０の出力はロウレベルとな
るので、これにより制御されるＮチャネルトランジスタ
はＯＦＦ状態になり、従来の第７図の回路と同様の動作
を行なうことができる。
被テスト回路の読出しテスト時には、第１図の回路の場
合と同様に、期待値データをレシオ型ラッチ回路１ｃ、
ｌｄにセットしておき、テストクロック端子２２にクロ
ック（図では負のクロック）を与える事により、パラレ
ル入力端子１０のデータが期待値データと異なる場合に
は、ＮＯＲ回路２０の出力で制御されるＮチャネルトラ
ンジスタはＯＮ状態となり、レシオ型ラッチ回路ＩＣに
パラレル入力端子のデータがラッチされるためにラッチ
回路１ｃの内容は反転する。
合と同様に、期待値データをレシオ型ラッチ回路１ｃ、
ｌｄにセットしておき、テストクロック端子２２にクロ
ック（図では負のクロック）を与える事により、パラレ
ル入力端子１０のデータが期待値データと異なる場合に
は、ＮＯＲ回路２０の出力で制御されるＮチャネルトラ
ンジスタはＯＮ状態となり、レシオ型ラッチ回路ＩＣに
パラレル入力端子のデータがラッチされるためにラッチ
回路１ｃの内容は反転する。
ただし、レシオ型ラッチは出力が反転しているためにラ
ッチの保持している値としては、第２図のレシオ型ラッ
チ回路ＩＣに関しては３つのＮチャネルトランジスタが
共通に接続されている側の値を用い、レシオ型ラッチ回
路１ｄに関してはＥｘ、ＮＯＲ回路１９の接続されてい
る側の値を用いて考える必要がある。
ッチの保持している値としては、第２図のレシオ型ラッ
チ回路ＩＣに関しては３つのＮチャネルトランジスタが
共通に接続されている側の値を用い、レシオ型ラッチ回
路１ｄに関してはＥｘ、ＮＯＲ回路１９の接続されてい
る側の値を用いて考える必要がある。
第３図及び第４図はそれぞれ第１図及び第２図と同様の
スキャンレジスタを直列に接続して構成したスキャンパ
スを示す図である。テストクロック端子２２にクロック
を与えない状態では従来の第８図及び第９図のスキャン
パスと同様の動作を行なう事ができる。
スキャンレジスタを直列に接続して構成したスキャンパ
スを示す図である。テストクロック端子２２にクロック
を与えない状態では従来の第８図及び第９図のスキャン
パスと同様の動作を行なう事ができる。
また、スキャンパスに期待値データをセントしておき、
テストクロックを与えれば期待値データと異なるデータ
がパラレル入力端子に与えられたかどうかをラッチ回路
の保持するデータが反転したかどうかによって知る事が
できる。
テストクロックを与えれば期待値データと異なるデータ
がパラレル入力端子に与えられたかどうかをラッチ回路
の保持するデータが反転したかどうかによって知る事が
できる。
この事は、例えば被テスト回路がＲＡＭであって、特に
そのＲＡＭのデータ出力端子が本発明によるスキャンパ
スに接続されているような場合に顕著な効果がある。第
５図はそのような場合を示したものであり、２２はテス
トクロック端子、１６ａは本発明によるスキャンレジス
タであり第１図と同様の回路でもよいし、第２図と同様
の回路であってもよい、その他の符号は第１０図と同−
又は相当する部分を示す。
そのＲＡＭのデータ出力端子が本発明によるスキャンパ
スに接続されているような場合に顕著な効果がある。第
５図はそのような場合を示したものであり、２２はテス
トクロック端子、１６ａは本発明によるスキャンレジス
タであり第１図と同様の回路でもよいし、第２図と同様
の回路であってもよい、その他の符号は第１０図と同−
又は相当する部分を示す。
第５図において、ＲＡＭ１７のテスト時に従来例で説明
したようにデータ出力端子１８から連続的に１又は０の
データが読出されるものとする。
したようにデータ出力端子１８から連続的に１又は０の
データが読出されるものとする。
まず、その期待値データをシリアル入力端子９を通じて
シリアルシフト動作でスキャンパスにセットする。その
後、読出しを行なう毎にテストクロック端子２２にクロ
ックを与える。この時、期待値データと異なる値がパラ
レル入力端子１０に与えられれば（ＲＡＭが不良であれ
ば）パラレル入力端子のデータを取込む内部のラッチは
反転する。
シリアルシフト動作でスキャンパスにセットする。その
後、読出しを行なう毎にテストクロック端子２２にクロ
ックを与える。この時、期待値データと異なる値がパラ
レル入力端子１０に与えられれば（ＲＡＭが不良であれ
ば）パラレル入力端子のデータを取込む内部のラッチは
反転する。
ＲＡＭの全アドレスに対して読出しを行ないながらテス
トクロック端子２２にクロックを与え、その後、ラッチ
が反転したかどうかを検出するためにシリアルシフト動
作でシリアル出力端子１２からラッチ内容の読出しを行
なえばよい、つまり、１アドレス毎にＲＡＭの出力デー
タをシリアルシフト動作により読出すという事が不要に
なる。
トクロック端子２２にクロックを与え、その後、ラッチ
が反転したかどうかを検出するためにシリアルシフト動
作でシリアル出力端子１２からラッチ内容の読出しを行
なえばよい、つまり、１アドレス毎にＲＡＭの出力デー
タをシリアルシフト動作により読出すという事が不要に
なる。
なお、上記実施例では、被テスト回路としてＲＡＭを示
したが、連続的に０や１のデータを出力する回路であれ
ば、本発明を適用した場合の効果は大きい。
したが、連続的に０や１のデータを出力する回路であれ
ば、本発明を適用した場合の効果は大きい。
また、第２図の回路においては、Ｎチャネルトランジス
タを用いたが、これはＰチャネルトランジスタを用いて
も良く、更にレシオ型ラッチ回路の代わりに他の形式の
ラッチ回路を用いても良く、上記実施例と同様の効果を
奏する。
タを用いたが、これはＰチャネルトランジスタを用いて
も良く、更にレシオ型ラッチ回路の代わりに他の形式の
ラッチ回路を用いても良く、上記実施例と同様の効果を
奏する。
以上のように、この発明によれば、テスト補助回路を構
成するスキャンレジスタが期待値データを保持する機能
と、上記期待値データと異なるデータが与えられたかど
うかを記憶する機能を有する構成としたから、被テスト
回路のテスト時に該被テスト回路の応答データの読出し
に必要なシリアルシフト動作の回数を減らす事ができ、
テストコストを低減し、安価な半導体装置が得られる効
果がある。
成するスキャンレジスタが期待値データを保持する機能
と、上記期待値データと異なるデータが与えられたかど
うかを記憶する機能を有する構成としたから、被テスト
回路のテスト時に該被テスト回路の応答データの読出し
に必要なシリアルシフト動作の回数を減らす事ができ、
テストコストを低減し、安価な半導体装置が得られる効
果がある。
第１図はこの発明の一実施例によるスキャンレジスタを
示す図、第２図はこの発明の他の実施例によるスキャン
レジスタを示す図、第３図は第１図の回路で構成したス
キャンパスを示す図、第４図は第２図の回路で構成した
スキャンパスを示す図、第５図は被テスト回路がＲＡＭ
である場合の本発明によるスキャンパスの接続例を示す
図、第６図は従来のスキャンレジスタを示す図、第７図
は従来の他のスキャンレジスタを示す図、第８図は第６
図の回路で構成した従来のスキャンパスを示す図、第９
図は第７図の回路で構成した従来のスキャンパスを示す
図、第１０図は被テスト回路がＲＡＭである場合の従来
のスキャンパスの接続例を示す図である。 ｌａ、ｌｂはラッチ回路、１ｃ、１ｄはレシオ型ラッチ
回路、２，３．４はラッチ回路の入力。 出力、イネーブル端子、５．６はクロック端子、５ａは
パラレル人カクロフク端子、５ｂはシリアル入力クロッ
ク端子、７はセレクタ回路、８はセレクタ制御端子、９
はシリアル入力端′子、１０はパラレル入力端子、１１
はパラレル出力端子、１２はシリアル出力端子、１３は
Ｎチャネルトランジスタ、１７はＲＡＭ、１８はＲＡＭ
のデータ出力端子、１９はＥｘ、ＮＯＲ回路、２０はＮ
ＯＲ回路、２１はＯＲ回路、２２はテストクロック端子
、１４ａ、１５ａ、１６ａは本発明によるスキャンレジ
スタ。 なお図中同一符号は同−又は相当部分を示す。
示す図、第２図はこの発明の他の実施例によるスキャン
レジスタを示す図、第３図は第１図の回路で構成したス
キャンパスを示す図、第４図は第２図の回路で構成した
スキャンパスを示す図、第５図は被テスト回路がＲＡＭ
である場合の本発明によるスキャンパスの接続例を示す
図、第６図は従来のスキャンレジスタを示す図、第７図
は従来の他のスキャンレジスタを示す図、第８図は第６
図の回路で構成した従来のスキャンパスを示す図、第９
図は第７図の回路で構成した従来のスキャンパスを示す
図、第１０図は被テスト回路がＲＡＭである場合の従来
のスキャンパスの接続例を示す図である。 ｌａ、ｌｂはラッチ回路、１ｃ、１ｄはレシオ型ラッチ
回路、２，３．４はラッチ回路の入力。 出力、イネーブル端子、５．６はクロック端子、５ａは
パラレル人カクロフク端子、５ｂはシリアル入力クロッ
ク端子、７はセレクタ回路、８はセレクタ制御端子、９
はシリアル入力端′子、１０はパラレル入力端子、１１
はパラレル出力端子、１２はシリアル出力端子、１３は
Ｎチャネルトランジスタ、１７はＲＡＭ、１８はＲＡＭ
のデータ出力端子、１９はＥｘ、ＮＯＲ回路、２０はＮ
ＯＲ回路、２１はＯＲ回路、２２はテストクロック端子
、１４ａ、１５ａ、１６ａは本発明によるスキャンレジ
スタ。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）複数のスキャンレジスタを直列に接続してスキャ
ンパスを構成してなるテスト補助回路において、 上記スキャンレジスタが、 期待値データの保持を行なう第１のラッチ回路と、 パラレル入力を行なう第２のラッチ回路と、パラレル入
力端子のデータが上記第１のラッチ回路に保持された期
待値データと異なる時に上記第２のラッチ回路に入力デ
ータをラッチさせるラッチイネーブル手段とを備えたも
のであることを特徴とするテスト補助回路。 - （２）上記スキャンレジスタのパラレル入力端子はＲＡ
Ｍのデータ出力端子に接続されたことを特徴とする特許
請求の範囲第１項記載のテスト補助回路。 - （３）上記ラッチ回路はレシオ型ラッチ回路であること
を特徴とする特許請求の範囲第１項記載のテスト補助回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146622A JPH071493B2 (ja) | 1987-06-11 | 1987-06-11 | テスト補助回路 |
| US07/207,919 US4926424A (en) | 1987-06-11 | 1988-06-10 | Test auxiliary circuit for testing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62146622A JPH071493B2 (ja) | 1987-06-11 | 1987-06-11 | テスト補助回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310046A true JPS63310046A (ja) | 1988-12-19 |
| JPH071493B2 JPH071493B2 (ja) | 1995-01-11 |
Family
ID=15411900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62146622A Expired - Lifetime JPH071493B2 (ja) | 1987-06-11 | 1987-06-11 | テスト補助回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4926424A (ja) |
| JP (1) | JPH071493B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6763485B2 (en) | 1998-02-25 | 2004-07-13 | Texas Instruments Incorporated | Position independent testing of circuits |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2228113B (en) * | 1989-02-10 | 1993-01-27 | Plessey Co Plc | Circuit arrangement for verifying data stored in a random access memory |
| JPH0682326B2 (ja) * | 1989-09-29 | 1994-10-19 | 三菱電機株式会社 | スキャンレジスタおよびそれを用いたテスト回路 |
| DE4202623C2 (de) * | 1991-02-25 | 1995-03-09 | Mitsubishi Electric Corp | Abtastpfadeinrichtung und integrierte Halbleiterschaltkreiseinrichtung mit dieser und Betriebsverfahren für eine solche |
| FR2682522B1 (fr) * | 1991-10-11 | 1997-01-10 | Sgs Thomson Microelectronics | Procede pour verifier le contenu apres effacement d'une memoire permanente effacable, notamment de type eprom, dispositif pour sa mise en óoeuvre et memoire integrant ce dispositif. |
| JP3325727B2 (ja) * | 1994-05-26 | 2002-09-17 | 三菱電機株式会社 | 半導体メモリの検査装置 |
| US5815512A (en) * | 1994-05-26 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
| US5790891A (en) * | 1996-01-11 | 1998-08-04 | Galileo Technology Ltd. | Synchronizing unit having two registers serially connected to one clocked elements and a latch unit for alternately activating the registers in accordance to clock signals |
| US5828592A (en) * | 1997-03-12 | 1998-10-27 | Information Storage Devices, Inc. | Analog signal recording and playback integrated circuit and message management system |
| US6041427A (en) * | 1997-10-27 | 2000-03-21 | Vlsi Technology | Scan testable circuit arrangement |
| FR2774188B1 (fr) * | 1998-01-27 | 2001-06-15 | Sgs Thomson Microelectronics | Circuit de verification de parite |
| US6260164B1 (en) | 1998-07-31 | 2001-07-10 | International Business Machines Corporation | SRAM that can be clocked on either clock phase |
| JP2001014899A (ja) * | 1999-06-28 | 2001-01-19 | Mitsubishi Electric Corp | 半導体装置 |
| US6587384B2 (en) * | 2001-04-21 | 2003-07-01 | Hewlett-Packard Development Company, L.P. | Multi-function serial I/O circuit |
| JP5283989B2 (ja) * | 2008-06-24 | 2013-09-04 | 株式会社東芝 | メモリシステム及びメモリアクセス方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4601034A (en) * | 1984-03-30 | 1986-07-15 | Texas Instruments Incorporated | Method and apparatus for testing very large scale integrated memory circuits |
| US4761768A (en) * | 1985-03-04 | 1988-08-02 | Lattice Semiconductor Corporation | Programmable logic device |
| US4698830A (en) * | 1986-04-10 | 1987-10-06 | International Business Machines Corporation | Shift register latch arrangement for enhanced testability in differential cascode voltage switch circuit |
-
1987
- 1987-06-11 JP JP62146622A patent/JPH071493B2/ja not_active Expired - Lifetime
-
1988
- 1988-06-10 US US07/207,919 patent/US4926424A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763485B2 (en) | 1998-02-25 | 2004-07-13 | Texas Instruments Incorporated | Position independent testing of circuits |
| US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
| US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
Also Published As
| Publication number | Publication date |
|---|---|
| US4926424A (en) | 1990-05-15 |
| JPH071493B2 (ja) | 1995-01-11 |
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