JPS63310046A - テスト補助回路 - Google Patents
テスト補助回路Info
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- JPS63310046A JPS63310046A JP62146622A JP14662287A JPS63310046A JP S63310046 A JPS63310046 A JP S63310046A JP 62146622 A JP62146622 A JP 62146622A JP 14662287 A JP14662287 A JP 14662287A JP S63310046 A JPS63310046 A JP S63310046A
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318544—Scanning methods, algorithms and patterns
- G01R31/318547—Data generators or compressors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
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- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置のテストを容易化するテスト補助
回路に関するものである。
回路に関するものである。
従来の技術を説明するためにまず従来のスキャンパスを
構成するスキャンレジスタを第6図及び第7図を用いて
説明する。
構成するスキャンレジスタを第6図及び第7図を用いて
説明する。
第6図は2相クロツクで動作する従来のスキャンレジス
タを示す図であり、図において1a、1bはラッチ回路
、2はラッチ回路の入力端子、3はラッチ回路の出力端
子、4はラッチ回路のイネーブル端子、5.6はクロッ
ク端子、7はセレクタ回路、8はセレクタ制御端子、9
はシリアル出力端子、10はパラレル人力一端子、11
はパラレル出力端子、12はシリアル出力端子である。
タを示す図であり、図において1a、1bはラッチ回路
、2はラッチ回路の入力端子、3はラッチ回路の出力端
子、4はラッチ回路のイネーブル端子、5.6はクロッ
ク端子、7はセレクタ回路、8はセレクタ制御端子、9
はシリアル出力端子、10はパラレル人力一端子、11
はパラレル出力端子、12はシリアル出力端子である。
第6図において、セレクタ制御端子8を制御する事によ
りラッチ回路1aの入力はシリアル入力端子9又はパラ
レル入力端子10のどちらかを選択する事ができる。ク
ロック端子5にクロックを与えると選択された入力のデ
ータがラッチ回路1aにラッチされる。その後、クロッ
ク端子6にクロックを与えればラッチ回路1aにラッチ
されていたデータはラッチ回路1bにラッチされ、パラ
レル出力端子11及びシリアル出力端子12に出力され
る。
りラッチ回路1aの入力はシリアル入力端子9又はパラ
レル入力端子10のどちらかを選択する事ができる。ク
ロック端子5にクロックを与えると選択された入力のデ
ータがラッチ回路1aにラッチされる。その後、クロッ
ク端子6にクロックを与えればラッチ回路1aにラッチ
されていたデータはラッチ回路1bにラッチされ、パラ
レル出力端子11及びシリアル出力端子12に出力され
る。
以上のように、クロック端子5.6に2相のクロックを
与えることにより入力データを出力端子に伝えることが
でき1ビツトのシフト動作を行なえる。
与えることにより入力データを出力端子に伝えることが
でき1ビツトのシフト動作を行なえる。
第7図は、第6図と同等の機能をMO3回路で実現した
例を示す図であり、図において10,1dはNOT07
回路で構成されたレシオ型ラッチ回路、13はNチャネ
ルトランジスタ、5aはパラレル人力クロック端子、5
bはシリアル入力クロック端子であり、その他の符号は
第6図と同−又は相当する部分を示す。
例を示す図であり、図において10,1dはNOT07
回路で構成されたレシオ型ラッチ回路、13はNチャネ
ルトランジスタ、5aはパラレル人力クロック端子、5
bはシリアル入力クロック端子であり、その他の符号は
第6図と同−又は相当する部分を示す。
第7図において、パラレル人力クロック端子5aにクロ
ックを与えればパラレル入力端子10のデータがレシオ
型ラッチ回路ICにラッチされ、逆にシリアル入力クロ
ック端子5bにクロックを与えればシリアル入力端子9
のデータがレシオ型ラッチ回路ICにラッチされる。こ
の動作は第6図におけるセレクタ制御信号8とクロック
端子5の制御によるラッチ動作に相当し、選択された側
の入力データをラッチすることができる。その後クロッ
ク端子6にクロックを与えればレシオ型ラッチ回路IC
にラッチされていたデータはレシオ型ラッチ回路1dに
ラッチされ、パラレル出力端子11及びシリアル出力端
子12に出力される。
ックを与えればパラレル入力端子10のデータがレシオ
型ラッチ回路ICにラッチされ、逆にシリアル入力クロ
ック端子5bにクロックを与えればシリアル入力端子9
のデータがレシオ型ラッチ回路ICにラッチされる。こ
の動作は第6図におけるセレクタ制御信号8とクロック
端子5の制御によるラッチ動作に相当し、選択された側
の入力データをラッチすることができる。その後クロッ
ク端子6にクロックを与えればレシオ型ラッチ回路IC
にラッチされていたデータはレシオ型ラッチ回路1dに
ラッチされ、パラレル出力端子11及びシリアル出力端
子12に出力される。
以上のように、クロック端子5a、6又は5b。
6に2相のクロックを与える事により入力データを出力
端子に伝える事ができ1ビツトのシフト動作を行なえる
。
端子に伝える事ができ1ビツトのシフト動作を行なえる
。
第6図や第7図に示したスキャンレジスタは1段以上直
列に接続されスキャンパスを構成し、テスト補助回路と
して利用されている。
列に接続されスキャンパスを構成し、テスト補助回路と
して利用されている。
従来のスキャンパスを第8図及び第9図を用いて説明す
る。
る。
第8図において14は第6図と同様のスキャンレジスタ
を示し、その他の符号は第6図と同−又は相当する部分
を示す、第8図ではn個のスキャンレジスタが直列に(
シリアル出力端子が隣接するスキャンレジスタのシリプ
ル入力端子に)接続されているものを示している0図に
おいてクロック端子5.6及びセレクタ制御端子8は各
スキャンレジスタ14に対して共通に接続されている。
を示し、その他の符号は第6図と同−又は相当する部分
を示す、第8図ではn個のスキャンレジスタが直列に(
シリアル出力端子が隣接するスキャンレジスタのシリプ
ル入力端子に)接続されているものを示している0図に
おいてクロック端子5.6及びセレクタ制御端子8は各
スキャンレジスタ14に対して共通に接続されている。
セレクタ端子8を制御し、スキャンレジスタ14の入力
をシリアル入力端子側にし、クロック端子5,6に2相
クロフクを与えればシリアルシフト動作を行なう事がで
きる。また、セレクタ端子8を制御し、スキャンレジス
タ14の入力をパラレル入力端子側にし、クロック端子
5,6に2相クロツクを与えればパラレルシフト動作を
行なう事ができる。
をシリアル入力端子側にし、クロック端子5,6に2相
クロフクを与えればシリアルシフト動作を行なう事がで
きる。また、セレクタ端子8を制御し、スキャンレジス
タ14の入力をパラレル入力端子側にし、クロック端子
5,6に2相クロツクを与えればパラレルシフト動作を
行なう事ができる。
通常、パラレル入力端子10及びパラレル出力端子11
には被テスト回路が接続されており、シリアルシフト動
作によってシリアル入力端子9からテストデータをシフ
トインし、ンマラレル出力端子11を通じて被テスト回
路に加えたり、パラレルシフト動作によって被テスト回
路のテストデータに対する応答をスキャンパスに取り込
みシリアルシフト動作によってシリアル出力端子12か
ら読み出す事ができる。スキャンパスはnが大きい場合
パラレルのデータをそのまま外部ピンに引き出す方式に
比しテスト必要な外部ピン数を減らす事ができるので(
図では、クロック端子5,6、セレクタ制?II8、シ
リアル入力端子9、シリアル出力端子12の5ピンのみ
)テスト補助回路として用いられている。
には被テスト回路が接続されており、シリアルシフト動
作によってシリアル入力端子9からテストデータをシフ
トインし、ンマラレル出力端子11を通じて被テスト回
路に加えたり、パラレルシフト動作によって被テスト回
路のテストデータに対する応答をスキャンパスに取り込
みシリアルシフト動作によってシリアル出力端子12か
ら読み出す事ができる。スキャンパスはnが大きい場合
パラレルのデータをそのまま外部ピンに引き出す方式に
比しテスト必要な外部ピン数を減らす事ができるので(
図では、クロック端子5,6、セレクタ制?II8、シ
リアル入力端子9、シリアル出力端子12の5ピンのみ
)テスト補助回路として用いられている。
第9図は第7図と同様のスキャンレジスタを用いた場合
のスキャンパス回路を示す図であり、同様の効果がある
のでテスト補助回路として用いられている0図中15は
第7図と同様のスキャンレジスタを示す。
のスキャンパス回路を示す図であり、同様の効果がある
のでテスト補助回路として用いられている0図中15は
第7図と同様のスキャンレジスタを示す。
第10図は例えば被テスト回路がRAMの場合の接続例
を示す図であり、図において17はRAM118はRA
Mのデータ出力端子、16はスキャンレジスタであり第
6図と同等のものでもよいし第7図と同等のものであっ
てもよい、その他の符号は第8図又は第9図と同−又は
相当する部分を示す。
を示す図であり、図において17はRAM118はRA
Mのデータ出力端子、16はスキャンレジスタであり第
6図と同等のものでもよいし第7図と同等のものであっ
てもよい、その他の符号は第8図又は第9図と同−又は
相当する部分を示す。
RAMのテストを行なう場合、RAMの全アドレスに対
し、データ0及びlの書込み、読出しを行なうのが通例
である0例えば全アドレスに対しデータ0を書込んだ後
に全アドレスに対しデータの読出しを行なう、次に全ア
ドレスに対しデータ1を書込んだ後に全アドレスに対し
データの読出しを行なう。
し、データ0及びlの書込み、読出しを行なうのが通例
である0例えば全アドレスに対しデータ0を書込んだ後
に全アドレスに対しデータの読出しを行なう、次に全ア
ドレスに対しデータ1を書込んだ後に全アドレスに対し
データの読出しを行なう。
第1O図ではデータの読出し部分にスキャンパスを適用
した例を示している。
した例を示している。
RAMのデータ出力端子18から読出されたデータはパ
ラレル入力端子10からパラレルシフト動作によってス
キャンパスに取込まれ、シリアルシフト動作によって1
ビツトづつシリアル出力端子12から読出され、試験装
置によって良否の判定が行なわれる。この動作は全アド
レスに対して行なわれる。
ラレル入力端子10からパラレルシフト動作によってス
キャンパスに取込まれ、シリアルシフト動作によって1
ビツトづつシリアル出力端子12から読出され、試験装
置によって良否の判定が行なわれる。この動作は全アド
レスに対して行なわれる。
従来のテスト補助回路は以上のように構成されているの
で、RAMのテスト時のように連続してOや1のデータ
が読出されるような場合でも、1回の読出しごとにシリ
アルシフト動作を行なう必要があり、データのビット数
が多い場合(nが大の場合)にはテスト時間が増大する
という問題点があった。
で、RAMのテスト時のように連続してOや1のデータ
が読出されるような場合でも、1回の読出しごとにシリ
アルシフト動作を行なう必要があり、データのビット数
が多い場合(nが大の場合)にはテスト時間が増大する
という問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、0や1のデータが連続して読出されるような
被テスト回路をテストする場合、シリアルシフト動作を
減らし、テスト時間の増大を抑え、安価な半導体装置を
得る事を目的とする。
たもので、0や1のデータが連続して読出されるような
被テスト回路をテストする場合、シリアルシフト動作を
減らし、テスト時間の増大を抑え、安価な半導体装置を
得る事を目的とする。
この発明に係るテスト補助回路は、スキャンレジスタが
°+ /−V +似嚇吻ヰ噂4期待値
データの保持を行なう第1のラッチ回路と、パラレル入
力を行なう第2のラッチ回路と、スキャンレジスタのパ
ラレル入力端子のデータと上記期待値データが異なる場
合には上記パラレル入力を行なう第1のラッチ回路に入
力端子のデータをラッチさせるラッチイネーブル手段と
を備えたものである。
°+ /−V +似嚇吻ヰ噂4期待値
データの保持を行なう第1のラッチ回路と、パラレル入
力を行なう第2のラッチ回路と、スキャンレジスタのパ
ラレル入力端子のデータと上記期待値データが異なる場
合には上記パラレル入力を行なう第1のラッチ回路に入
力端子のデータをラッチさせるラッチイネーブル手段と
を備えたものである。
この発明においては、スキャンレジスタを構成−する複
数個のラッチ回路の内、パラレル入力を行なうラッチ回
路以外の1つを期待値データの保持に用い、スキャンレ
ジスタのパラレル入力端子のデータとこの期待値データ
が異なる場合には上記パラレル入力を行なうラッチ回路
に入力端子のデータをラッチさせる構成としたから、上
記パラレル人力を行なうラッチ回路にも期待値データを
保持させておけば、期待値データと異なるデータがパラ
レル入力端子に与えられた場合にパラレル入力を行なう
ラッチ回路の内容が反転するので、連続した0や1期待
状態の最後でシリアルシフト動作を行なう事によって被
テスト回路のテストが行なえる。
数個のラッチ回路の内、パラレル入力を行なうラッチ回
路以外の1つを期待値データの保持に用い、スキャンレ
ジスタのパラレル入力端子のデータとこの期待値データ
が異なる場合には上記パラレル入力を行なうラッチ回路
に入力端子のデータをラッチさせる構成としたから、上
記パラレル人力を行なうラッチ回路にも期待値データを
保持させておけば、期待値データと異なるデータがパラ
レル入力端子に与えられた場合にパラレル入力を行なう
ラッチ回路の内容が反転するので、連続した0や1期待
状態の最後でシリアルシフト動作を行なう事によって被
テスト回路のテストが行なえる。
以下この発明の一実施例を図について説明する。
第1図及び第2図は本発明によるスキャンレジスタを示
す図である。
す図である。
第1図において19は排他的NOR(Ex、N0R)回
路、20はNOR回路、21はOR回路、−22はテス
トクロック端子であり、その他の符号は第6図と同−又
は相当する部分を示す。
路、20はNOR回路、21はOR回路、−22はテス
トクロック端子であり、その他の符号は第6図と同−又
は相当する部分を示す。
また、第2図は同様の機能をMO3回路で構成したもの
を示す図であり、19はEX、NOR回路、20はNO
R回路、22はテストクロック端子であり、その他の符
号は第7図と同−又は相当する部分を示す。
を示す図であり、19はEX、NOR回路、20はNO
R回路、22はテストクロック端子であり、その他の符
号は第7図と同−又は相当する部分を示す。
次に動作について説明する。
第1図において、テストクロック端子22をハイレベル
に固定すると、NOR回路の出力はロウレベルとなるの
でOR回路21はクロック端子5のレベルをそのままラ
ッチ回路1aのイネーブル端子4に伝える。従ってこの
場合は従来の第6図の回路と同様の動作を行なう事がで
きる。
に固定すると、NOR回路の出力はロウレベルとなるの
でOR回路21はクロック端子5のレベルをそのままラ
ッチ回路1aのイネーブル端子4に伝える。従ってこの
場合は従来の第6図の回路と同様の動作を行なう事がで
きる。
被テスト回路の読出しテスト時には、ラッチ回路1a、
lbに期待値データをセットしておき、この状態でテス
トクロック端子22にクロック(図の回路では負のクロ
ック)を与える事により、パラレル入力端子10のデー
タが期待値データと異なる時のみラッチ回路1aにパラ
レル入力端子のデータがラッチされるためにラッチ回路
1aの内容は反転する。
lbに期待値データをセットしておき、この状態でテス
トクロック端子22にクロック(図の回路では負のクロ
ック)を与える事により、パラレル入力端子10のデー
タが期待値データと異なる時のみラッチ回路1aにパラ
レル入力端子のデータがラッチされるためにラッチ回路
1aの内容は反転する。
詳しく説明すると、パラレル入力端子10のデータがラ
ッチ回路1bの保持している期待値データと異なる場合
、Ex、NOR回路19の出力はロウレベルになる。こ
の状態でテストクロック端子22に負のクロックを与え
れば、NOR回路20の出力には正のクロックが伝わる
。この時クロック端子5にはクロックを与えない(ロウ
レベルで固定)と仮定するとNOR回路20の出力であ
る正のクロックはOR回路21を通じてラッチ回路1a
のイネーブル端子に加えられ、パラレル入力端子のデー
タはラッチ回路1aにラッチされる。
ッチ回路1bの保持している期待値データと異なる場合
、Ex、NOR回路19の出力はロウレベルになる。こ
の状態でテストクロック端子22に負のクロックを与え
れば、NOR回路20の出力には正のクロックが伝わる
。この時クロック端子5にはクロックを与えない(ロウ
レベルで固定)と仮定するとNOR回路20の出力であ
る正のクロックはOR回路21を通じてラッチ回路1a
のイネーブル端子に加えられ、パラレル入力端子のデー
タはラッチ回路1aにラッチされる。
ラッチ回路1aに期待値データをセットしておいたとす
ると、期待値データとは逆のデータがラッチされるので
被テスト回路に故障があった事が記憶される。
ると、期待値データとは逆のデータがラッチされるので
被テスト回路に故障があった事が記憶される。
次に第2図の回路における動作について説明する。
第2図において、テストクロック端子22をハイレベル
に固定すると、NOR回路20の出力はロウレベルとな
るので、これにより制御されるNチャネルトランジスタ
はOFF状態になり、従来の第7図の回路と同様の動作
を行なうことができる。
に固定すると、NOR回路20の出力はロウレベルとな
るので、これにより制御されるNチャネルトランジスタ
はOFF状態になり、従来の第7図の回路と同様の動作
を行なうことができる。
被テスト回路の読出しテスト時には、第1図の回路の場
合と同様に、期待値データをレシオ型ラッチ回路1c、
ldにセットしておき、テストクロック端子22にクロ
ック(図では負のクロック)を与える事により、パラレ
ル入力端子10のデータが期待値データと異なる場合に
は、NOR回路20の出力で制御されるNチャネルトラ
ンジスタはON状態となり、レシオ型ラッチ回路ICに
パラレル入力端子のデータがラッチされるためにラッチ
回路1cの内容は反転する。
合と同様に、期待値データをレシオ型ラッチ回路1c、
ldにセットしておき、テストクロック端子22にクロ
ック(図では負のクロック)を与える事により、パラレ
ル入力端子10のデータが期待値データと異なる場合に
は、NOR回路20の出力で制御されるNチャネルトラ
ンジスタはON状態となり、レシオ型ラッチ回路ICに
パラレル入力端子のデータがラッチされるためにラッチ
回路1cの内容は反転する。
ただし、レシオ型ラッチは出力が反転しているためにラ
ッチの保持している値としては、第2図のレシオ型ラッ
チ回路ICに関しては3つのNチャネルトランジスタが
共通に接続されている側の値を用い、レシオ型ラッチ回
路1dに関してはEx、NOR回路19の接続されてい
る側の値を用いて考える必要がある。
ッチの保持している値としては、第2図のレシオ型ラッ
チ回路ICに関しては3つのNチャネルトランジスタが
共通に接続されている側の値を用い、レシオ型ラッチ回
路1dに関してはEx、NOR回路19の接続されてい
る側の値を用いて考える必要がある。
第3図及び第4図はそれぞれ第1図及び第2図と同様の
スキャンレジスタを直列に接続して構成したスキャンパ
スを示す図である。テストクロック端子22にクロック
を与えない状態では従来の第8図及び第9図のスキャン
パスと同様の動作を行なう事ができる。
スキャンレジスタを直列に接続して構成したスキャンパ
スを示す図である。テストクロック端子22にクロック
を与えない状態では従来の第8図及び第9図のスキャン
パスと同様の動作を行なう事ができる。
また、スキャンパスに期待値データをセントしておき、
テストクロックを与えれば期待値データと異なるデータ
がパラレル入力端子に与えられたかどうかをラッチ回路
の保持するデータが反転したかどうかによって知る事が
できる。
テストクロックを与えれば期待値データと異なるデータ
がパラレル入力端子に与えられたかどうかをラッチ回路
の保持するデータが反転したかどうかによって知る事が
できる。
この事は、例えば被テスト回路がRAMであって、特に
そのRAMのデータ出力端子が本発明によるスキャンパ
スに接続されているような場合に顕著な効果がある。第
5図はそのような場合を示したものであり、22はテス
トクロック端子、16aは本発明によるスキャンレジス
タであり第1図と同様の回路でもよいし、第2図と同様
の回路であってもよい、その他の符号は第10図と同−
又は相当する部分を示す。
そのRAMのデータ出力端子が本発明によるスキャンパ
スに接続されているような場合に顕著な効果がある。第
5図はそのような場合を示したものであり、22はテス
トクロック端子、16aは本発明によるスキャンレジス
タであり第1図と同様の回路でもよいし、第2図と同様
の回路であってもよい、その他の符号は第10図と同−
又は相当する部分を示す。
第5図において、RAM17のテスト時に従来例で説明
したようにデータ出力端子18から連続的に1又は0の
データが読出されるものとする。
したようにデータ出力端子18から連続的に1又は0の
データが読出されるものとする。
まず、その期待値データをシリアル入力端子9を通じて
シリアルシフト動作でスキャンパスにセットする。その
後、読出しを行なう毎にテストクロック端子22にクロ
ックを与える。この時、期待値データと異なる値がパラ
レル入力端子10に与えられれば(RAMが不良であれ
ば)パラレル入力端子のデータを取込む内部のラッチは
反転する。
シリアルシフト動作でスキャンパスにセットする。その
後、読出しを行なう毎にテストクロック端子22にクロ
ックを与える。この時、期待値データと異なる値がパラ
レル入力端子10に与えられれば(RAMが不良であれ
ば)パラレル入力端子のデータを取込む内部のラッチは
反転する。
RAMの全アドレスに対して読出しを行ないながらテス
トクロック端子22にクロックを与え、その後、ラッチ
が反転したかどうかを検出するためにシリアルシフト動
作でシリアル出力端子12からラッチ内容の読出しを行
なえばよい、つまり、1アドレス毎にRAMの出力デー
タをシリアルシフト動作により読出すという事が不要に
なる。
トクロック端子22にクロックを与え、その後、ラッチ
が反転したかどうかを検出するためにシリアルシフト動
作でシリアル出力端子12からラッチ内容の読出しを行
なえばよい、つまり、1アドレス毎にRAMの出力デー
タをシリアルシフト動作により読出すという事が不要に
なる。
なお、上記実施例では、被テスト回路としてRAMを示
したが、連続的に0や1のデータを出力する回路であれ
ば、本発明を適用した場合の効果は大きい。
したが、連続的に0や1のデータを出力する回路であれ
ば、本発明を適用した場合の効果は大きい。
また、第2図の回路においては、Nチャネルトランジス
タを用いたが、これはPチャネルトランジスタを用いて
も良く、更にレシオ型ラッチ回路の代わりに他の形式の
ラッチ回路を用いても良く、上記実施例と同様の効果を
奏する。
タを用いたが、これはPチャネルトランジスタを用いて
も良く、更にレシオ型ラッチ回路の代わりに他の形式の
ラッチ回路を用いても良く、上記実施例と同様の効果を
奏する。
以上のように、この発明によれば、テスト補助回路を構
成するスキャンレジスタが期待値データを保持する機能
と、上記期待値データと異なるデータが与えられたかど
うかを記憶する機能を有する構成としたから、被テスト
回路のテスト時に該被テスト回路の応答データの読出し
に必要なシリアルシフト動作の回数を減らす事ができ、
テストコストを低減し、安価な半導体装置が得られる効
果がある。
成するスキャンレジスタが期待値データを保持する機能
と、上記期待値データと異なるデータが与えられたかど
うかを記憶する機能を有する構成としたから、被テスト
回路のテスト時に該被テスト回路の応答データの読出し
に必要なシリアルシフト動作の回数を減らす事ができ、
テストコストを低減し、安価な半導体装置が得られる効
果がある。
第1図はこの発明の一実施例によるスキャンレジスタを
示す図、第2図はこの発明の他の実施例によるスキャン
レジスタを示す図、第3図は第1図の回路で構成したス
キャンパスを示す図、第4図は第2図の回路で構成した
スキャンパスを示す図、第5図は被テスト回路がRAM
である場合の本発明によるスキャンパスの接続例を示す
図、第6図は従来のスキャンレジスタを示す図、第7図
は従来の他のスキャンレジスタを示す図、第8図は第6
図の回路で構成した従来のスキャンパスを示す図、第9
図は第7図の回路で構成した従来のスキャンパスを示す
図、第10図は被テスト回路がRAMである場合の従来
のスキャンパスの接続例を示す図である。 la、lbはラッチ回路、1c、1dはレシオ型ラッチ
回路、2,3.4はラッチ回路の入力。 出力、イネーブル端子、5.6はクロック端子、5aは
パラレル人カクロフク端子、5bはシリアル入力クロッ
ク端子、7はセレクタ回路、8はセレクタ制御端子、9
はシリアル入力端′子、10はパラレル入力端子、11
はパラレル出力端子、12はシリアル出力端子、13は
Nチャネルトランジスタ、17はRAM、18はRAM
のデータ出力端子、19はEx、NOR回路、20はN
OR回路、21はOR回路、22はテストクロック端子
、14a、15a、16aは本発明によるスキャンレジ
スタ。 なお図中同一符号は同−又は相当部分を示す。
示す図、第2図はこの発明の他の実施例によるスキャン
レジスタを示す図、第3図は第1図の回路で構成したス
キャンパスを示す図、第4図は第2図の回路で構成した
スキャンパスを示す図、第5図は被テスト回路がRAM
である場合の本発明によるスキャンパスの接続例を示す
図、第6図は従来のスキャンレジスタを示す図、第7図
は従来の他のスキャンレジスタを示す図、第8図は第6
図の回路で構成した従来のスキャンパスを示す図、第9
図は第7図の回路で構成した従来のスキャンパスを示す
図、第10図は被テスト回路がRAMである場合の従来
のスキャンパスの接続例を示す図である。 la、lbはラッチ回路、1c、1dはレシオ型ラッチ
回路、2,3.4はラッチ回路の入力。 出力、イネーブル端子、5.6はクロック端子、5aは
パラレル人カクロフク端子、5bはシリアル入力クロッ
ク端子、7はセレクタ回路、8はセレクタ制御端子、9
はシリアル入力端′子、10はパラレル入力端子、11
はパラレル出力端子、12はシリアル出力端子、13は
Nチャネルトランジスタ、17はRAM、18はRAM
のデータ出力端子、19はEx、NOR回路、20はN
OR回路、21はOR回路、22はテストクロック端子
、14a、15a、16aは本発明によるスキャンレジ
スタ。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- (1)複数のスキャンレジスタを直列に接続してスキャ
ンパスを構成してなるテスト補助回路において、 上記スキャンレジスタが、 期待値データの保持を行なう第1のラッチ回路と、 パラレル入力を行なう第2のラッチ回路と、パラレル入
力端子のデータが上記第1のラッチ回路に保持された期
待値データと異なる時に上記第2のラッチ回路に入力デ
ータをラッチさせるラッチイネーブル手段とを備えたも
のであることを特徴とするテスト補助回路。 - (2)上記スキャンレジスタのパラレル入力端子はRA
Mのデータ出力端子に接続されたことを特徴とする特許
請求の範囲第1項記載のテスト補助回路。 - (3)上記ラッチ回路はレシオ型ラッチ回路であること
を特徴とする特許請求の範囲第1項記載のテスト補助回
路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62146622A JPH071493B2 (ja) | 1987-06-11 | 1987-06-11 | テスト補助回路 |
US07/207,919 US4926424A (en) | 1987-06-11 | 1988-06-10 | Test auxiliary circuit for testing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62146622A JPH071493B2 (ja) | 1987-06-11 | 1987-06-11 | テスト補助回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63310046A true JPS63310046A (ja) | 1988-12-19 |
JPH071493B2 JPH071493B2 (ja) | 1995-01-11 |
Family
ID=15411900
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62146622A Expired - Lifetime JPH071493B2 (ja) | 1987-06-11 | 1987-06-11 | テスト補助回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4926424A (ja) |
JP (1) | JPH071493B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
US6763485B2 (en) | 1998-02-25 | 2004-07-13 | Texas Instruments Incorporated | Position independent testing of circuits |
US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2228113B (en) * | 1989-02-10 | 1993-01-27 | Plessey Co Plc | Circuit arrangement for verifying data stored in a random access memory |
JPH0682326B2 (ja) * | 1989-09-29 | 1994-10-19 | 三菱電機株式会社 | スキャンレジスタおよびそれを用いたテスト回路 |
DE4202623C2 (de) * | 1991-02-25 | 1995-03-09 | Mitsubishi Electric Corp | Abtastpfadeinrichtung und integrierte Halbleiterschaltkreiseinrichtung mit dieser und Betriebsverfahren für eine solche |
FR2682522B1 (fr) * | 1991-10-11 | 1997-01-10 | Sgs Thomson Microelectronics | Procede pour verifier le contenu apres effacement d'une memoire permanente effacable, notamment de type eprom, dispositif pour sa mise en óoeuvre et memoire integrant ce dispositif. |
US5815512A (en) * | 1994-05-26 | 1998-09-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory testing device |
JP3325727B2 (ja) * | 1994-05-26 | 2002-09-17 | 三菱電機株式会社 | 半導体メモリの検査装置 |
US5790891A (en) * | 1996-01-11 | 1998-08-04 | Galileo Technology Ltd. | Synchronizing unit having two registers serially connected to one clocked elements and a latch unit for alternately activating the registers in accordance to clock signals |
US5828592A (en) * | 1997-03-12 | 1998-10-27 | Information Storage Devices, Inc. | Analog signal recording and playback integrated circuit and message management system |
US6041427A (en) * | 1997-10-27 | 2000-03-21 | Vlsi Technology | Scan testable circuit arrangement |
FR2774188B1 (fr) * | 1998-01-27 | 2001-06-15 | Sgs Thomson Microelectronics | Circuit de verification de parite |
US6260164B1 (en) | 1998-07-31 | 2001-07-10 | International Business Machines Corporation | SRAM that can be clocked on either clock phase |
JP2001014899A (ja) * | 1999-06-28 | 2001-01-19 | Mitsubishi Electric Corp | 半導体装置 |
US6587384B2 (en) * | 2001-04-21 | 2003-07-01 | Hewlett-Packard Development Company, L.P. | Multi-function serial I/O circuit |
JP5283989B2 (ja) * | 2008-06-24 | 2013-09-04 | 株式会社東芝 | メモリシステム及びメモリアクセス方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4601034A (en) * | 1984-03-30 | 1986-07-15 | Texas Instruments Incorporated | Method and apparatus for testing very large scale integrated memory circuits |
US4761768A (en) * | 1985-03-04 | 1988-08-02 | Lattice Semiconductor Corporation | Programmable logic device |
US4698830A (en) * | 1986-04-10 | 1987-10-06 | International Business Machines Corporation | Shift register latch arrangement for enhanced testability in differential cascode voltage switch circuit |
-
1987
- 1987-06-11 JP JP62146622A patent/JPH071493B2/ja not_active Expired - Lifetime
-
1988
- 1988-06-10 US US07/207,919 patent/US4926424A/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6763485B2 (en) | 1998-02-25 | 2004-07-13 | Texas Instruments Incorporated | Position independent testing of circuits |
US6728915B2 (en) | 2000-01-10 | 2004-04-27 | Texas Instruments Incorporated | IC with shared scan cells selectively connected in scan path |
US6769080B2 (en) | 2000-03-09 | 2004-07-27 | Texas Instruments Incorporated | Scan circuit low power adapter with counter |
Also Published As
Publication number | Publication date |
---|---|
US4926424A (en) | 1990-05-15 |
JPH071493B2 (ja) | 1995-01-11 |
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