JP2001014899A - 半導体装置 - Google Patents

半導体装置

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JP2001014899A
JP2001014899A JP11181394A JP18139499A JP2001014899A JP 2001014899 A JP2001014899 A JP 2001014899A JP 11181394 A JP11181394 A JP 11181394A JP 18139499 A JP18139499 A JP 18139499A JP 2001014899 A JP2001014899 A JP 2001014899A
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bit
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Hideshi Maeno
秀史 前野
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Abstract

(57)【要約】 【課題】 記憶回路、記憶回路に対する不良救済用のス
イッチ、被テスト論理回路を備えた半導体装置におい
て、被テスト論理回路を容易にテストすることが可能な
半導体装置を得る。 【解決手段】 スイッチ２００は、スイッチ制御信号Ｓ
ＥＴが例えば”１”のとき、ＲＡＭ１００からのｂビッ
トのパラレルの１ビットデータのうち、予め定められた
１ビットデータを、ｂビットより少ないｃビットだけ選
択してパラレルにロジック回路３００に出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えばＲＡＭ（Ra
ndom Access Memory）を故障から救済するための冗長回
路のような、スイッチを有する半導体装置に関する。
【０００２】
【従来の技術】図４７は従来の半導体装置を示す回路図
である。従来の半導体装置は、１ワードが５ビットのＲ
ＡＭ１００、スキャンパス回路２１０ａ、不良救済回路
２２０ａ及びロジック回路３００を含む。ＲＡＭ１００
とロジック回路３００とは不良救済回路２２０ａを介し
て互いにデータをやりとりする。スキャンパス回路２１
０ａや不良救済回路２２０ａの詳細については、例えば
特開平８−９４７１８号公報が参考になる。
【０００３】スキャンパス回路２１０ａは、配線Ｌ１〜
Ｌ５を伝搬する５ビットのデータを取り込んで保持した
り、保持している５ビットのデータを配線Ｌ１９からの
シリアルデータＳＳ１に基づいて書き換えたり、保持し
ている５ビットのデータを配線Ｌ２０へ出力することも
できる。そして、スキャンパス回路２１０ａは、保持し
ている５ビットのデータのうちの４ビットのデータをパ
ラレルに１ビットデータＧ１〜Ｇ４として出力する。
【０００４】また、スキャンパス回路２１０ａが出力す
るシリアルデータＳＳ２を観ることによって、配線Ｌ１
〜Ｌ５を伝搬するデータが誤っているかどうかも分かる
ので、ＲＡＭ１００が故障しているかどうかをテストす
ることができる。
【０００５】さらに、スキャンパス回路２１０ａ及び不
良救済回路２２０ａは、ＲＡＭ１００を故障から救済す
るための冗長回路として機能する。例えば、ＲＡＭ１０
０の３ビット目が故障していると分かった場合、配線Ｌ
１９を伝搬するシリアルデータＳＳ１を適切に設定する
ことによって、１ビットデータＧ１〜Ｇ４をそれぞれ”
１”、”１”、”０”、”１”に設定することができ
る。これによって、故障の配線Ｌ３を除いて、配線Ｌ１
１が配線Ｌ１に、配線Ｌ１２が配線Ｌ２に、配線Ｌ１３
が配線Ｌ４に、配線Ｌ１４が配線Ｌ５に接続される。同
様に、配線Ｌ１５が配線Ｌ６に、配線Ｌ１６が配線Ｌ７
と配線Ｌ８とに、配線Ｌ１７が配線Ｌ９に、配線Ｌ１８
が配線Ｌ１０に接続される。このように、ＲＡＭ１００
の１ビットが故障していても、配線Ｌ１〜Ｌ１０のうち
故障のものを除いた配線と配線Ｌ１１〜Ｌ１８とを互い
に接続することによって、ロジック回路３００から見れ
ば、ＲＡＭ１００を１ワードが４ビットの故障のないＲ
ＡＭとして使用することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、不良救
済回路２２０ａは、５本の配線Ｌ１〜Ｌ５のうち、配線
Ｌ１〜Ｌ５，Ｌ１９を伝搬するデータに応じて選択した
４本の配線と、配線Ｌ１１〜Ｌ１４とを接続し、しか
も、ＲＡＭ１００の故障で配線Ｌ１〜Ｌ５を伝搬するも
データも期待通りにならないとなると、例えば配線Ｌ１
〜Ｌ５の各々を伝搬するデータが配線Ｌ１１〜Ｌ１４の
どれに伝搬するかを判断することが非常に困難になると
いう問題点がある。
【０００７】上記の問題点によって、例えばロジック回
路３００をテストすることが非常に困難になる。例え
ば、ＲＡＭ１００の全てのアドレスに予め分かっている
期待値を格納する。その期待値を不良救済回路２２０ａ
を介してロジック回路３００に設定する。これによっ
て、ロジック回路３００が期待通りに動作するかどうか
を判断することができる。しかしながら、配線Ｌ１〜Ｌ
５を伝搬する期待値が配線Ｌ１１〜Ｌ１４のどれに伝搬
するかを、その期待値から判断する必要があるし、ＲＡ
Ｍ１００が故障しているとなると、配線Ｌ１〜Ｌ５を伝
搬する期待値が配線Ｌ１１〜Ｌ１４のどれに伝搬するの
かが全く分からなくなってしまうので、ロジック回路３
００をテストすることが非常に困難になる。
【０００８】本発明は、上記の問題点を解決するために
なされたものであり、データに応じてデータが信号伝送
路のどれに伝搬するかを判断する必要がない半導体装置
を得ることを目的とする。
【０００９】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、複数の１ビットデータをパラレルに出
力する記憶回路と、前記記憶回路からの複数の１ビット
データ、当該複数の１ビットデータとは別の複数の１ビ
ットデータからなるシリアルデータを受けて保持するス
キャンパス回路を有するデータ保持回路を含み、スイッ
チ制御信号を受け、前記スイッチ制御信号が所定条件を
満たせば、前記記憶回路からの複数の１ビットデータお
よびパラレルデータを構成する１ビットデータのうち、
予め定められた前記１ビットデータを、そうでなければ
前記データ保持回路が保持するデータに対応する前記１
ビットデータを、前記記憶回路が出力する前記複数の１
ビットデータのビット数より少ないビット数だけ選択し
てパラレルに出力するスイッチと、前記スイッチが出力
する前記１ビットデータを受ける被テスト論理回路とを
備える。
【００１０】本発明の請求項２に係る課題解決手段にお
いて、前記スイッチは、前記記憶回路が出力する１ビッ
トデータを選択して出力する。
【００１１】本発明の請求項３に係る課題解決手段にお
いて、前記スイッチは、前記スキャンパス回路が出力す
る１ビットデータを選択して出力する。
【００１２】本発明の請求項４に係る課題解決手段にお
いて、前記スイッチは、スイッチ制御信号が所定条件を
満たせば、前記記憶回路からの複数の１ビットデータの
うち、予め定められた前記１ビットデータを、そうでな
ければ前記スキャンパス回路が出力する１ビットデータ
を選択して出力するセレクタブロックをさらに含む。
【００１３】本発明の請求項５に係る課題解決手段にお
いて、前記データ保持回路は、前記スキャンパス回路が
出力する１ビットデータを保持するレジスタをさらに有
する。
【００１４】本発明の請求項６に係る課題解決手段にお
いて、前記レジスタは、前記スイッチ制御信号が所定条
件を満たせば、保持している前記１ビットデータを予め
定められた値に書き換える。
【００１５】本発明の請求項７に係る課題解決手段にお
いて、前記スキャンパス回路は、互いに直列に接続さ
れ、前記シリアルデータをシリアルに受けて保持した
り、前記記憶回路からの複数の１ビットデータをパラレ
ルに受けて保持したりする複数のスキャンパスブロック
を含み、前記複数のスキャンパスブロックの各々は、期
待値をさらに受け、保持している前記１ビットデータを
前記記憶回路からの複数の１ビットデータと前記期待値
との比較結果に書き換える。
【００１６】本発明の請求項８に係る課題解決手段にお
いて、前記スキャンパス回路は、前記スイッチ制御信号
が所定条件を満たせば、保持している前記１ビットデー
タを予め定められた値に書き換える。
【００１７】本発明の請求項９に係る課題解決手段にお
いて、前記複数のスキャンパスブロックの各々は、前段
の前記スキャンパスブロックからの前記シリアルデータ
と、保持している１ビットデータとの一方を選択して後
段の前記スキャンパスブロックへ出力するセレクタを含
む。
【００１８】本発明の請求項１０に係る課題解決手段に
おいて、前記データ保持回路は、前記スキャンパス回路
が出力する１ビットデータを保持するレジスタをさらに
有し、前記複数のスキャンパスブロックの各々は、前記
レジスタが保持している１ビットデータに応じて、前記
比較結果を所定値に変更する。
【００１９】
【発明の実施の形態】発明の概念．図１は本発明の半導
体装置を示す回路図である。本発明の半導体装置は、Ｒ
ＡＭ（記憶回路）１００、スイッチ２００、ロジック回
路（被テスト論理回路））３００及びデータバスＢＯ
１，ＢＯ２，ＢＩ１，ＢＩ２を含む。また、ＲＡＭ１０
０、スイッチ２００、ロジック回路３００及びデータバ
スＢＯ１，ＢＯ２，ＢＩ１，ＢＩ２は、ここでは、１チ
ップ上に構成されているとする。
【００２０】ＲＡＭ１００は、データバスＢＩ２，ＢＯ
１に接続され、書き込み許可信号ＷＥ及びａビットのア
ドレス信号Ａを受ける。なお、バスとは、複数の配線の
束であり、データバスＢＩ２，ＢＯ１の各々は、ｂ本の
配線からなる。
【００２１】ＲＡＭ１００は、書き込み許可信号ＷＥが
読み出しを示すとき、アドレス信号Ａが示すアドレスに
格納されているデータＤＯを読み出してデータバスＢＯ
１にパラレルに出力し、書き込み許可信号ＷＥが書き込
みを示すとき、データバスＢＩ２のデータＤＩを取り込
んでアドレス信号Ａが示すアドレスに書き込む。
【００２２】ロジック回路３００は、例えば順序回路や
組み合わせ回路などの論理回路からなり、データバスＢ
Ｉ１，ＢＯ２に接続され、データバスＢＯ２上のデータ
ＸＤＯを取り込んだり、データＸＤＩをデータバスＢＩ
１に出力したりする。データバスＢＯ２，ＢＩ１の各々
は、ｃ本の配線からなる。
【００２３】なお、ｃとｂとの関係については、例えば
実施の形態１ではｃ＝ｂ−１である。
【００２４】スイッチ２００は、データバスＢＩ２，Ｂ
Ｉ１，ＢＯ１，ＢＯ２に接続され、スイッチ制御信号Ｓ
ＥＴを受ける。そして、スイッチ２００は、データバス
ＢＯ１，ＢＩ１（複数の第１信号伝送路）からデータを
受け、データバスＢＯ２，ＢＩ２（複数の第２信号伝送
路）のうちの前記データの値に対応する配線へデータを
出力する。但し、スイッチ制御信号ＳＥＴが例えば”
１”という所定条件を満たせば、データバスＢＯ１，Ｂ
Ｉ１からのデータに関わらず、データバスＢＯ２，ＢＩ
２のうちの予め定められた配線へデータを出力する。こ
れによって、データに応じてデータが配線のどれに伝搬
するかを判断する必要がなくなるので、その分、半導体
装置のテストが容易になる。以下、望ましい実施の形態
について説明する。
【００２５】実施の形態１．図２はスイッチ２００を示
す回路図である。スイッチ２００はデータ保持回路２１
０及びスイッチ本体２２０を含む。データ保持回路２１
０は、データバスＢＯ１に接続され、ｃビットのデータ
Ｇを出力する。スイッチ本体２２０は、実施の形態１で
はデータバスＢＩ２，ＢＩ１，ＢＯ１，ＢＯ２に接続さ
れている。
【００２６】実施の形態１では、従来のように、スイッ
チ２００がＲＡＭ１００を故障から救済するための冗長
回路として機能する。
【００２７】図３はデータ保持回路２１０を示す回路図
である。データ保持回路２１０は、スキャンパス回路
（テスト回路）２１１を含む。スキャンパス回路２１１
は、データバスＢＯ１、配線ＳＬ１（第１信号伝送路に
含まれる），ＳＬ２に接続され、データバスＢＯ１から
のデータＤＯをパラレルに受けてＱとして保持したり、
配線ＳＬ１からのシリアルデータＳＳ１をシリアルに受
けてデータＱとして保持したり、保持しているデータＱ
をシリアルデータＳＳ２として配線ＳＬ２に出力した
り、パラレルにデータＧとして出力したりする。
【００２８】図４はスキャンパス回路２１１を示す回路
図である。ここでは、スキャンパス回路２１１は互いに
直列に接続されたｂ個のスキャンパスブロックＳＢを含
む。ｍ（ここでは、ｍ＝１，２，……，ｂ）番目のスキ
ャンパスブロックＳＢは、データバスＢＯ１のｍ番目の
配線上の１ビットデータＤＯｍを受けて保持したり、ｍ
＋１番目（前段）のスキャンパスブロックＳＢから１ビ
ットデータＳＯｍ＋１を受けて保持したり、１ビットデ
ータＱｍ−１及び１ビットデータＳＯｍを出力したりす
る。
【００２９】図５はｍ番目のスキャンパスブロックＳＢ
を示す回路図である。ここでは、スキャンパスブロック
ＳＢは１つのスキャンパス用フリップフロップ回路ＳＦ
Ｆを含む。ｍ番目のスキャンパス用フリップフロップ回
路ＳＦＦは、データバスＢＯ１のｍ番目の配線上の１ビ
ットデータＤＯｍ、１ビットデータＳＯｍ＋１及びスキ
ャンパス制御信号Ｓを受け、１ビットデータＱｍ−１及
び１ビットデータＳＯｍを出力する。ここでは、１ビッ
トデータＱｍ−１と１ビットデータＳＯｍとは等しい。
【００３０】図６はスキャンパス用フリップフロップ回
路ＳＦＦを示す回路図である。ここでは、信号ＳＭ，Ｔ
Ｍ，ＣＭＰ，ＥＸＰ，Ｔがスキャンパス制御信号を構成
する。また、スキャンパス用フリップフロップ回路ＳＦ
Ｆがスイッチ制御信号ＳＥＴを受ける。
【００３１】スイッチ制御信号ＳＥＴが”１”の場合、
Ｄ型フリップフロップ回路ＤＦＦは保持している１ビッ
トデータＱｍ−１を強制的に”１”に書き換える。スイ
ッチ制御信号ＳＥＴが”０”の場合については、例え
ば、次の表１に示す組み合わせで、信号ＳＭ，ＴＭ，Ｃ
ＭＰ，ＥＸＰが設定されることになっている。なお、表
１中の期待値ｅｘｐは、”１”又は”０”である。
【００３２】
【表１】
【００３３】また、全てのスキャンパス用フリップフロ
ップ回路ＳＦＦに同じ値の期待値ｅｘｐを設定できるよ
うにしてもよいし、そうでなくてもよい。例えば、偶数
番目のスキャンパス用フリップフロップ回路ＳＦＦに設
定する期待値ｅｘｐと奇数番目のスキャンパス用フリッ
プフロップ回路ＳＦＦに設定する期待値ｅｘｐとは互い
に異なる値に設定できるようにしてもよい。
【００３４】図７はスイッチ本体２２０を示す回路図で
ある。スイッチ本体２２０はセレクタ制御回路２２１及
びセレクタブロック２２２を含む。セレクタ制御回路２
２１は、データＧを受け、セレクタ制御信号Ｆを出力す
る。セレクタブロック２２２は、ここではデータバスＢ
Ｉ２，ＢＩ１，ＢＯ１，ＢＯ２に接続され、セレクタ制
御信号Ｆを受ける。
【００３５】図８はセレクタ制御回路２２１を示す回路
図である。セレクタ制御回路２２１はｃ−１個の論理積
回路を含む。ｍ（ここでは、ｍ＝１，２，……，ｃ−
１）番目の論理積回路は、１ビットデータＧｍとセレク
タ制御信号Ｆｍ＋１とを受け、セレクタ制御信号Ｆｍを
出力する。
【００３６】図９はセレクタブロック２２２を示す回路
図である。セレクタブロック２２２は出力用セレクタブ
ロック２２２ａ及び入力用セレクタブロック２２２ｂを
含む。出力用セレクタブロック２２２ａは、ここではデ
ータバスＢＯ１，ＢＯ２に接続され、セレクタ制御信号
Ｆを受ける。入力用セレクタブロック２２２ｂは、デー
タバスＢＩ２，ＢＩ１に接続され、セレクタ制御信号Ｆ
を受ける。
【００３７】図１０は出力用セレクタブロック２２２ａ
を示す回路図である。出力用セレクタブロック２２２ａ
はｃ個のセレクタＳＲを含む。ｍ（ここでは、ｍ＝１，
２，……，ｃ）番目のセレクタＳＲは、１ビットデータ
ＤＯｍと１ビットデータＤＯｍ＋１とセレクタ制御信号
Ｆｍとを受け、１ビットデータＸＤＯｍを出力する。
【００３８】なお、図１０のセレクタＳＲ内に描いた”
１”，”０”は選択される信号に対応させている。例え
ば、１番目のセレクタＳＲはセレクタ制御信号Ｆ１が”
０”のとき、１ビットデータＤＯ１を選択して出力し、
セレクタ制御信号Ｆ１が”１”のとき、１ビットデータ
ＤＯ２を選択して出力する。他の図についても同様であ
る。
【００３９】図１１は入力用セレクタブロック２２２ｂ
を示す回路図である。入力用セレクタブロック２２２ｂ
はｃ−１個のセレクタＳＲと、１つの論理和回路ＯＲと
を含む。ｍ（ここでは、ｍ＝１，２，……，ｃ）番目の
セレクタＳＲは、１ビットデータＸＤＩｍと１ビットデ
ータＸＤＩｍ−１とセレクタ制御信号Ｆｍとを受け、１
ビットデータＤＩｍを出力する。但し、１番目のセレク
タとは論理和回路ＯＲであり、１ビットデータＸＤ１１
とセレクタ制御信号Ｆ１とを受けて、１ビットデータＤ
Ｉ１を出力する。また、１ビットデータＤＩｂは１ビッ
トデータＸＤＩｃに常に等しい。また、論理和回路ＯＲ
を省略して、１ビットデータＸＤＩ１を１ビットデータ
ＤＩ１に常に等しくしてもよい。
【００４０】次に動作について説明する。上述したよう
に、スイッチ制御信号ＳＥＴ（図６）が”１”の場合、
Ｄ型フリップフロップ回路ＤＦＦは保持している１ビッ
トデータＱｍ−１を強制的に”１”に書き換える。これ
によって、図７のデータＧの全てのビットは”１”にな
る。セレクタ制御回路２２１は、データＧの全てのビッ
トが”１”のとき、セレクタ制御信号Ｆの全てのビット
を”１”にする。図１０の出力用セレクタブロック２２
２ａは、セレクタ制御信号Ｆの全てのビットが”１”の
とき、１ビットデータＤＯｍ＋１を１ビットデータＸＤ
Ｏｍとして出力する。図１１の入力用セレクタブロック
２２２ｂは、セレクタ制御信号Ｆの全てのビットが”
１”のとき、１ビットデータＸＤＩｍを１ビットデータ
ＤＩｍ＋１として出力する。
【００４１】以上のように、スキャンパス回路２１１に
スイッチ制御信号ＳＥＴを与えることによって、スイッ
チ制御信号ＳＥＴが”１”という条件を満たせばデータ
バスＢＯ２，ＢＩ２（図１）のうち、予め定められた配
線へデータを出力する。これによって、データに応じて
データが配線のどれに伝搬するかを判断する必要がな
い。したがって、例えばロジック回路３００をテストす
ることが、従来と比較して非常に容易になる。例えば、
ＲＡＭ１００の全てのアドレスに予め分かっている期待
値を格納する。その期待値をスイッチ２００を介してロ
ジック回路３００に設定する。これによって、ロジック
回路３００が期待通りに動作するかどうかを判断するこ
とができる。このようなテストのときに、スイッチ制御
信号ＳＥＴを”１”に設定すれば、予め定められた配線
へデータが伝搬するので、ロジック回路３００をテスト
することが非常に容易になる。
【００４２】ところで、スイッチ制御信号ＳＥＴが”
０”の場合は、データバスＢＯ２，ＢＩ２のうち、デー
タバスＢＯ１，ＢＩ１又は配線ＳＬ１からのデータの値
に対応する配線へデータを出力することになる。以下、
スイッチ制御信号ＳＥＴが”０”の場合の動作について
説明する。
【００４３】スイッチ制御信号ＳＥＴが”０”の場合に
は、表１に示したように、ノーマル、シフト、ホール
ド、コンペアのモードに設定されていることになる。
【００４４】信号ＳＭを”０”に設定すればノーマルの
モードになる。ノーマルのモードに設定すると、図６の
スキャンパス用フリップフロップ回路ＳＦＦは１ビット
データＤＯｍを取り込む。
【００４５】信号ＳＭ，ＴＭをそれぞれ”１”，”０”
に設定すればシフトのモードになる。シフトのモードに
設定すると、スキャンパスの直列シフト動作が行われ
る。すなわち、データＤＯとは別のシリアルデータＳＳ
１（図４参照）はｂ番目から１番目への順にスキャンパ
スブロックＳＢを伝搬してシリアルデータＳＳ２として
外部端子（図示せず）へ出力される。
【００４６】信号ＳＭ，ＴＭ，ＣＭＰをそれぞれ”
１”，”１”，”０”に設定すればホールドのモードに
なる。ホールドのモードに設定すると、Ｄ型フリップフ
ロップ回路ＤＦＦが出力する１ビットデータＱｍ−１
は、同じＤ型フリップフロップ回路ＤＦＦの入力データ
として入力されることになる。よって、ホールドのモー
ドの間、Ｄ型フリップフロップ回路ＤＦＦが保持してい
るデータは変化することはない。
【００４７】信号ＳＭ，ＴＭ，ＣＭＰを全て”１”に設
定すればコンペアのモードになる。コンペアのモードに
設定すると、スキャンパス用フリップフロップ回路ＳＦ
Ｆ内の比較回路ＣＴによるデータＤＯと期待値ｅｘｐと
の比較結果（データＤＯと期待値ｅｘｐとの排他的論理
和を反転したもの）がＤ型フリップフロップ回路ＤＦＦ
に書き換えて保持される。比較結果は、データＤＯと期
待値ｅｘｐとが等しいと”１”になり、データＤＯと期
待値ｅｘｐとが異なると”０”になる。
【００４８】次に、実施の形態１のスキャンパスの用い
方の一具体例を説明する。まず、例えばＲＡＭ１００の
全てのアドレスの全てのビットを”１”に設定する。こ
れによって、ＲＡＭ１００が故障していない限り、ＲＡ
Ｍ１００は常に全てのビットが”１”のデータＤＯを出
力するはずである。ただし、ここでは説明上、ＲＡＭ１
００の故障によって、ＲＡＭ１００の全てのビットのう
ち、８番地のアドレスの３番目のビットのみに”０”が
保持され、その他のビットには期待通りに”１”が保持
されたとする。
【００４９】次に、シフトのモードに設定して、全ての
スキャンパス用フリップフロップ回路ＳＦＦのＤ型フリ
ップフロップ回路ＤＦＦに”１”を保持させる。
【００５０】次に、全てのスキャンパス用フリップフロ
ップ回路ＳＦＦに設定する期待値ｅｘｐを”１”に設定
した後、コンペアのモードに設定する。
【００５１】次に、コンペアのモードの状態で、ＲＡＭ
１００のアドレスのデータＤＯを例えば０番地、１番
地、２番地、……という順で読み出す。データＤＯの各
ビットは各スキャンパス用フリップフロップ回路ＳＦＦ
に伝搬する。０番地から７番地までは、データＤＯの全
てのビットは”１”なので、各スキャンパス用フリップ
フロップ回路ＳＦＦは”１”を保持したままである。し
かし、８番地のときは、データＤＯの３番目のビットだ
けが”０”なので、次のクロックＴの例えば立ち上がり
のタイミングで３番目のＤ型フリップフロップ回路ＤＦ
Ｆには”０”が保持される。
【００５２】ＲＡＭ１００から全てのアドレスのデータ
ＤＯを読み出した後、シフトのモードに設定し、Ｄ型フ
リップフロップ回路ＤＦＦに保持されているデータをシ
リアルデータＳＳ２として出力する。この説明ではシリ
アルデータＳＳ２に”０”があることになる。この”
０”は比較結果であり、期待値と異なるデータがＲＡＭ
１００に格納されていたことを意味するので、ＲＡＭ１
００に故障があることが分かる。
【００５３】また、３番目のＤ型フリップフロップ回路
ＤＦＦが”０”を保持したことで、セレクタ制御信号Ｆ
のうち、セレクタ制御信号Ｆ１，Ｆ２が”０”になる。
これによって、出力用セレクタブロック２２２ａは、１
ビットデータＤＯ１を１ビットデータＸＤＯ１として出
力し、１ビットデータＤＯ２を１ビットデータＸＤＯ２
として出力し、１ビットデータＤＯ３以外の１ビットデ
ータＤＯｍ（ここでは、ｍ＝４，５，……ｂ）を１ビッ
トデータＸＤＯｍ−１として出力する。入力用セレクタ
ブロック２２２ｂは、１ビットデータＸＤＩ１を１ビッ
トデータＤＩ１として出力し、１ビットデータＸＤＩ２
を１ビットデータＤＩ２，ＤＩ３として出力し、１ビッ
トデータＸＤＩｍ（ここでは、ｍ＝３，５，……ｃ）を
１ビットデータＸＤＯｍ＋１として出力する。
【００５４】次に、スキャンパスブロックＳＢが保持し
ている内容が変化しないように、ホールドのモードに設
定する。これによって、故障の３番目のビットを除い
て、ＲＡＭ１００をｃビットのＲＡＭとして用いること
ができる。これによって、スイッチ２００がＲＡＭ１０
０を故障から救済するための冗長回路として機能する。
【００５５】以上のように、実施の形態では、データ保
持回路２１０のスキャンパス回路２１１は、スイッチ制
御信号ＳＥＴが所定条件を満たせば、保持しているデー
タを予め定められた値に書き換える。これによって、本
発明のスイッチ２００の動作を実現できる。
【００５６】実施の形態２．図１２はデータ保持回路２
１０を示す回路図である。実施の形態２では、データ保
持回路２１０はレジスタ２１２（リダンダンシー制御用
レジスタ）をさらに含む。レジスタ２１２はデータＱを
受けて保持し、これをデータＧとして出力する。
【００５７】図１３はレジスタ２１２を示す回路図であ
る。図１３では、レジスタ２１２はｃ個のＤ型フリップ
フロップ回路ＤＦＦを含む。ｍ（ここでは、ｍ＝１，
２，……，ｃ）番目のＤ型フリップフロップ回路ＤＦＦ
は、１ビットデータＱｍを取り込んで保持し、これを１
ビットデータＧｍとして出力する。しかし、スイッチ制
御信号ＳＥＴが”１”になると、保持している１ビット
データＧｍを”１”に書き換える。
【００５８】スイッチ制御信号ＳＥＴはスキャンパス回
路２１１へ入力されることに代えて、レジスタ２１２へ
入力されている。その他の構成については実施の形態１
と同様である。
【００５９】次に動作について説明する。上述したよう
に、スイッチ制御信号ＳＥＴが”１”の場合、Ｄ型フリ
ップフロップ回路ＤＦＦは保持している１ビットデータ
Ｑｍを強制的に”１”にする。これによって、データＧ
及びセレクタ制御信号Ｆの全てのビットは”１”にな
る。よって、実施の形態１同様、図１０の出力用セレク
タブロック２２２ａは、１ビットデータＤＯｍ＋１を１
ビットデータＸＤＯｍとして出力する。図１１の入力用
セレクタブロック２２２ｂは、１ビットデータＸＤＩｍ
を１ビットデータＤＩｍ＋１として出力する。
【００６０】その他の動作については実施の形態１と同
様である。
【００６１】なお、図１４に示すように、レジスタ２１
２をＲＳフリップフロップＲＳＦＦで構成してもよい。
ＲＳフリップフロップＲＳＦＦを図１５に示す。スイッ
チ制御信号ＳＥＴが”０”になると、ＲＳフリップフロ
ップＲＳＦＦは１ビットデータＱｍを強制的に”１”に
することができる。また、スイッチ制御信号ＳＥＴを”
１”に設定した状態で、イネーブル信号ＥＮＢを”０”
に設定すれば、スキャンパス回路２１１からの１ビット
データＱｍを取り込んで保持することができる。よっ
て、図１３の場合と等価な動作をする。
【００６２】その他に、マスタースレーブ型のフリップ
フロップやハーフラッチでレジスタ２１２を構成しても
よい。
【００６３】以上のように、レジスタ２１２にスイッチ
制御信号ＳＥＴを与えることによって、スイッチ制御信
号ＳＥＴが所定条件を満たせばデータバスＢＯ２，ＢＩ
２（図１）のうち、予め定められた配線へデータを出力
する。これによって、実施の形態１同様、データに応じ
てデータが配線のどれに伝搬するかを判断する必要がな
く、ロジック回路３００をテストすることが非常に容易
になる。
【００６４】また、以上のように、実施の形態２では、
データ保持回路２１０のレジスタ２１２は、スイッチ制
御信号ＳＥＴが所定条件を満たせば、保持しているデー
タを予め定められた値に書き換える。これによって、本
発明のスイッチ２００の動作を実現できる。
【００６５】実施の形態３．図１６はセレクタ制御回路
２２１を示す回路図である。図１６では、セレクタ制御
回路２２１はｃ個の論理積回路を含む。ｍ（ここでは、
ｍ＝１，２，……，ｃ−１）番目の論理積回路について
は、１ビットデータＧｍとセレクタ制御信号Ｆｍ＋１と
を受け、セレクタ制御信号Ｆｍを出力する。ｃ番目の論
理積回路については、１ビットデータＧｃとスイッチ制
御信号ＳＥＴとを受け、セレクタ制御信号Ｆｃを出力す
る。
【００６６】あるいは、図１７に示すようなセレクタ制
御回路２２１でもよい。図１７では、セレクタ制御回路
２２１はｃ個の論理積回路を含む。ｍ（ここでは、ｍ＝
１，２，……，ｃ）番目の論理積回路は、１ビットデー
タＧｍとスイッチ制御信号ＳＥＴとを受け、セレクタ制
御信号Ｆｍを出力する。
【００６７】スイッチ制御信号ＳＥＴはデータ保持回路
２１０へ入力されることに代えて、セレクタ制御回路２
２１へ入力されている。その他の構成については実施の
形態１又は２と同様である。
【００６８】次に図１６及び図１７の場合の動作につい
て説明する。上述したように、スイッチ制御信号ＳＥＴ
が”０”の場合、論理積回路はセレクタ制御信号Ｆｍを
強制的に”０”にする。これによって、セレクタ制御信
号Ｆの全てのビットは”０”になる。
【００６９】図１０の出力用セレクタブロック２２２ａ
は、セレクタ制御信号Ｆの全てのビットが”０”のと
き、１ビットデータＤＯｍを１ビットデータＸＤＯｍと
して出力する。図１１の入力用セレクタブロック２２２
ｂは、セレクタ制御信号Ｆの全てのビットが”０”のと
き、１ビットデータＸＤＩｍを１ビットデータＸＤＩｍ
として出力する。
【００７０】さらには、実施の形態１又は２の特徴、す
なわち、データ保持回路２１０にもスイッチ制御信号Ｓ
ＥＴを与えてもよい。データ保持回路２１０が受けるス
イッチ制御信号とセレクタ制御回路２２１が受けるスイ
ッチ制御信号とは互いに独立して設定できるとする。こ
れら２つのスイッチ制御信号を用いることによって、セ
レクタブロック２２２内のセレクタＳＲが故障している
かどうかを判断することが可能になる。例えば、まず、
データ保持回路２１０に与えるスイッチ制御信号を”
１”にすることによって、データＧの全てのビットを”
１”に設定する。この状態で、セレクタ制御回路２２１
に与えるスイッチ制御信号を”０”又は”１”に切り替
えて、データＸＤＯ，ＤＩの変化を観ることによってセ
レクタＳＲが故障しているかどうかを判断できる。
【００７１】あるいは、図１８に示すようなセレクタ制
御回路２２１でもよい。図１８では、セレクタ制御回路
２２１はｃ個の論理和回路を含む。ｍ（ここでは、ｍ＝
１，２，……，ｃ）番目の論理積回路は、１ビットデー
タＧｍとスイッチ制御信号ＳＥＴとを受け、セレクタ制
御信号Ｆｍを出力する。
【００７２】次に図１８の場合の動作について説明す
る。上述したように、スイッチ制御信号ＳＥＴが”１”
の場合、論理和回路はセレクタ制御信号Ｆｍを強制的
に”１”にする。これによって、セレクタ制御信号Ｆの
全てのビットは”１”になる。よって、実施の形態１同
様、図１０の出力用セレクタブロック２２２ａは、１ビ
ットデータＤＯｍ＋１を１ビットデータＸＤＯｍとして
出力する。図１１の入力用セレクタブロック２２２ｂ
は、１ビットデータＸＤＩｍを１ビットデータＤＩｍ＋
１として出力する。
【００７３】あるいは、図１９や図２０に示すようなセ
レクタ制御回路２２１でもよい。図１９や図２０では、
スイッチ制御信号ＳＥＴはスイッチ制御信号ＳＥＴ１，
ＳＥＴ２からなる。これら２つのスイッチ制御信号を用
いることによって、セレクタブロック２２２内のセレク
タＳＲが故障しているかどうかを判断することが可能に
なる。
【００７４】また、図１９及び図２０では、スイッチ制
御信号ＳＥＴ１，ＳＥＴ２を適切に設定すれば、セレク
タ制御信号Ｆの全てのビットを”１”にもできるし”
０”にもできる。
【００７５】以上のように、セレクタ制御回路２２１に
スイッチ制御信号ＳＥＴを与えることによって、スイッ
チ制御信号ＳＥＴが所定条件を満たせばデータバスＢＯ
２，ＢＩ２（図１）のうち、予め定められた配線へデー
タを出力する。これによって、実施の形態１又は２同
様、データに応じてデータが配線のどれに伝搬するかを
判断する必要がなく、ロジック回路３００をテストする
ことが非常に容易になる。
【００７６】また、以上のように、実施の形態３では、
セレクタ制御回路２２１は、スイッチ制御信号ＳＥＴが
所定条件を満たせば予め定められた第２信号伝送路を示
し、そうでなければデータＧの値に対応する第２信号伝
送路を示すセレクタ制御信号Ｆを出力し、セレクタブロ
ック２２２は、セレクタ制御信号Ｆが示す第２信号伝送
路にデータを出力する。これによって、本発明のスイッ
チ２００の動作を実現できる。
【００７７】実施の形態４．図２１はスイッチ本体２２
０を示す回路図である。図２１では、スイッチ本体２２
０はセレクタ制御回路２２１を省略したものであり、セ
レクタブロック２２２のみを含む。
【００７８】図２２は、出力用セレクタブロック２２２
ａを示す回路図である。図２２では、出力用セレクタブ
ロック２２２ａはｃ×２個のセレクタＳＲを含む。ｍ
（ここでは、ｍ＝１，２，……，ｃ）番目の前段のセレ
クタＳＲは、１ビットデータＤＯｍと１ビットデータＤ
Ｏｍ＋１とセレクタ制御信号Ｆｍとを受ける。ｍ番目の
後段のセレクタＳＲは、１ビットデータＱｍとｍ番目の
前段のセレクタＳＲの出力信号とスイッチ制御信号ＳＥ
Ｔとを受け、１ビットデータＸＤＯｍを出力する。
【００７９】図２３は入力用セレクタブロック２２２ｂ
を示す回路図である。図２３では、入力用セレクタブロ
ック２２２ｂは（ｃ−１）×２個のセレクタＳＲと、１
つの論理和回路ＯＲとを含む。ｍ（ここでは、ｍ＝２，
３，……，ｃ）番目の前段のセレクタＳＲについては、
１ビットデータＸＤＩｍと１ビットデータＸＤＩｍ−１
とセレクタ制御信号Ｆｍとを受ける。ｍ番目の後段のセ
レクタＳＲは、１ビットデータＸＤＩｍ−１と前段のｍ
番目のセレクタＳＲの出力信号とスイッチ制御信号ＳＥ
Ｔとを受け、１ビットデータＤＩｍを出力する。１番目
のセレクタについては、論理和回路ＯＲであり、１ビッ
トデータＸＤＩ１とセレクタ制御信号Ｆ１とを受けて、
１ビットデータＤＩ１を出力する。なお、論理和回路Ｏ
Ｒを省略して、１ビットデータＸＤＩ１を１ビットデー
タＤＩ１に常に等しくしてもよい。
【００８０】あるいは、図２４に示すような出力用セレ
クタブロック２２２ａでもよい。図２４では、ｍ番目の
後段のセレクタＳＲは、１ビットデータＱｍ−１とｍ番
目の前段のセレクタＳＲの出力信号とスイッチ制御信号
ＳＥＴとを受け、１ビットデータＸＤＯｍを出力する。
その他の構成は図２２と同様である。
【００８１】あるいは、図２５に示すような入力用セレ
クタブロック２２２ｂでもよい。図２５では、ｍ番目の
後段のセレクタＳＲは、１ビットデータＸＤＩｍと前段
のｍ番目のセレクタＳＲの出力信号とスイッチ制御信号
ＳＥＴとを受け、１ビットデータＤＩｍを出力する。そ
の他の構成は図２３と同様である。
【００８２】スイッチ制御信号ＳＥＴはデータ保持回路
２１０へ入力されることに代えて、セレクタブロック２
２２へ入力されている。その他の構成については実施の
形態１と同様である。
【００８３】次に動作について説明する。例えば図２２
及び図２３の場合、スイッチ制御信号ＳＥＴが”１”の
とき、セレクタブロック２２２は、１ビットデータＱｍ
を１ビットデータＸＤＯｍをとして出力し、１ビットデ
ータＸＤＩｍを１ビットデータＤＩｍ＋１として出力す
る。
【００８４】以上のように、図２２及び図２４の出力用
セレクタブロック２２２ａを含むセレクタブロック２２
２は、スイッチ制御信号ＳＥＴが所定条件を満たせば、
ＲＡＭ１００からの１ビットデータのうち、予め定めら
れた１ビットデータを、そうでなければ、スキャンパス
回路２１１が出力する１ビットデータを選択して出力す
る。
【００８５】また、セレクタブロック２２２にスイッチ
制御信号ＳＥＴを与えることによって、スイッチ制御信
号ＳＥＴが所定条件を満たせばデータバスＢＯ２，ＢＩ
２のうち、予め定められた配線へデータを出力する。こ
れによって、実施の形態１又は２同様、データに応じて
データが配線のどれに伝搬するかを判断する必要がな
く、ロジック回路３００をテストすることが非常に容易
になる。
【００８６】また、以上のように、実施の形態４では、
スイッチ制御信号ＳＥＴが所定条件を満たせば、後段の
セレクタＳＲによって、予め定められた第２信号伝送路
にデータを出力される。一方、スイッチ制御信号ＳＥＴ
が所定条件を満たさなければ前段のセレクタＳＲによっ
て、データＧの値に対応する第２信号伝送路にデータが
出力される。これによって、本発明のスイッチ２００の
動作を実現できる。しかも、セレクタ制御回路２２１が
必要ない。
【００８７】実施の形態５．スキャンパスは、実施の形
態１から４までのものに限らず、実施の形態５から１１
までのものに代えてもよい。スイッチ制御信号ＳＥＴを
どこに与えるかについては実施の形態１から４と同様で
ある。例えば、以後の新たに説明するスキャンパス回路
内のＤ型フリップフロップ回路ＤＦＦにスイッチ制御信
号ＳＥＴを与えればよい。
【００８８】図２６はスキャンパス回路２１１を示す回
路図である。ここでは、スキャンパス回路２１１はスキ
ャンパス制御回路２１１ａとｂ個のスキャンパスブロッ
クＳＢを含む。スキャンパス制御回路２１１ａはスキャ
ンパス制御信号Ｓを受け、これを変換してスキャンパス
ブロックＳＢの各々に出力する。その他の構成は図４と
同様である。
【００８９】図２７はスキャンパス制御回路２１１ａを
示す回路図である。スキャンパス用フリップフロップ回
路ＳＦＦを図２８に示す。信号ＡＮＤＳＩ、ＳＭ、Ｔ
Ｍ、ＣＭＰＡ、ＥＸＰＡ及びＥＸＰＢはスキャンパス制
御信号Ｓに含まれる。スキャンパス制御回路２１１ａ
は、これらの信号を信号ＴＭＳＩ、ＴＭＦＢ、ＣＭＰ０
Ｌ（ＣＭＰ０ＬＡ、ＣＭＰ０ＬＢ）、ＣＭＰ１Ｌ（ＣＭ
Ｐ１ＬＡ、ＣＭＰ１ＬＢ）に変換してスキャンパスブロ
ックＳＢの各々に出力する。なお、データＣＭＰ０Ｌ
Ａ，ＣＭＰ１ＬＡは奇数番目（１番目、３番目、５番
目、……）のスキャンパスブロックＳＢに与えられ、デ
ータＣＭＰ０ＬＢ，ＣＭＰ１ＬＢは偶数番目（２番目、
４番目、６番目、……）のスキャンパスブロックＳＢに
与えられる。上記の信号の真理値表を表２及び表３に示
す。
【００９０】
【表２】
【００９１】
【表３】
【００９２】また、表２及び表３に示す各モードの動作
を図２９〜図３３に示す。なお、図２８に対して太く描
いたものは、モードの特徴となる信号を示している。図
２９〜図３２についてはそれぞれ、ノーマルのモード、
シフトのモード、ホールドのモード、コンペアのモード
を示す。各モードの説明は、実施の形態１と同様であ
る。
【００９３】さらに、実施の形態５では、シフティング
コンペアのモード（図３３参照）が追加されている。シ
フティングコンペアのモードは、コンペアのモードとシ
フトのモードとを組み合わせたものである。すなわち、
信号ＳＭ，ＴＭ，ＣＭＰ，ＡＮＤＳＩを全て”１”に設
定すればシフティングコンペアのモードになる。シフテ
ィングコンペアのモードに設定すると、まず、コンペア
のモード同様、Ｄ型フリップフロップ回路ＤＦＦには比
較結果が保持される。もし、ｍ番目のスキャンパスブロ
ックＳＢのＤ型フリップフロップ回路ＤＦＦに”０”が
保持されれば、シフトのモードのときと同じように動作
して、”０”がｍ−１番目のスキャンパスブロックＳ
Ｂ、ｍ−２番目のスキャンパスブロックＳＢ、……、１
番目のスキャンパスブロックＳＢの順に伝搬する。これ
によって、ｍ番目から１番目までのスキャンパスブロッ
クＳＢのＤ型フリップフロップ回路ＤＦＦに”０”が保
持される。
【００９４】次に、実施の形態５のスキャンパスの用い
方の一具体例を説明する。まず、例えばＲＡＭ１００の
全てのアドレスの全てのビットを”１”に設定する。こ
れによって、ＲＡＭ１００が故障していない限り、ＲＡ
Ｍ１００は常に全てのビットが”１”のデータＤＯを出
力するはずである。ただし、ここでは説明上、ＲＡＭ１
００の故障によって、ＲＡＭ１００の全てのビットのう
ち、８番地のアドレスの３番目のビットのみに”０”が
保持され、その他のビットには期待通りに”１”が保持
されたとする。
【００９５】次に、シフトのモードに設定して、全ての
スキャンパス用フリップフロップ回路ＳＦＦのＤ型フリ
ップフロップ回路ＤＦＦに”１”を保持させる。
【００９６】次に、データＥＸＰＡ，ＥＸＰＢを”１”
に設定した後、シフティングコンペアのモードに設定す
る。
【００９７】次に、シフティングコンペアのモードの状
態で、ＲＡＭ１００のアドレスのデータＤＯを例えば０
番地、１番地、２番地、……という順で読み出す。デー
タＤＯの各ビットは各スキャンパス用フリップフロップ
回路ＳＦＦに伝搬する。０番地から７番地までは、デー
タＤＯの全てのビットは”１”なので、各スキャンパス
用フリップフロップ回路ＳＦＦは”１”を保持したまま
である。しかし、８番地のときは、データＤＯの３番目
のビットだけが”０”なので、次のクロックＴの例えば
立ち上がりのタイミングで３番目のＤ型フリップフロッ
プ回路ＤＦＦには”０”が保持される。これによって、
その次のクロックＴの例えば立ち上がりのタイミングで
２番目のＤ型フリップフロップ回路ＤＦＦに”０”が保
持され、さらに次のクロックＴの例えば立ち上がりのタ
イミングで１番目のＤ型フリップフロップ回路ＤＦＦ
に”０”が保持され、シリアルデータＳＳ２が”１”か
ら”０”になる。シリアルデータＳＳ２が”１”から”
０”になることによって、ＲＡＭ１００が故障している
ことが分かる。
【００９８】以上のように、ＲＡＭ１００から全てのア
ドレスのデータＤＯを読み出す前に、ＲＡＭ１００に故
障があることが分かるので、実施の形態１と比較して
（実施の形態１ではＲＡＭ１００から全てのアドレスの
データＤＯを読み出した後で、ＲＡＭ１００に故障があ
ることが分かる）、テストに要する時間を減らすことが
できる。
【００９９】また、図６のＤ型フリップフロップ回路Ｄ
ＦＦ同様、図２８のＤ型フリップフロップ回路ＤＦＦに
スイッチ制御信号ＳＥＴを与えてもよい。スイッチ制御
信号ＳＥＴが”１”の場合、Ｄ型フリップフロップ回路
ＤＦＦは保持している１ビットデータＱｍ−１を強制的
に”１”に書き換える。これによって、スイッチ制御信
号ＳＥＴが所定条件を満たせばデータバスＢＯ２，ＢＩ
２（図１）のうち、予め定められた配線へデータを出力
する。これによって、データに応じてデータが配線のど
れに伝搬するかを判断する必要がなく、ロジック回路３
００をテストすることが非常に容易になる。
【０１００】実施の形態６．実施の形態１〜５では、ｃ
＝ｂ−１の場合を説明したが、実施の形態６では、ｃ＜
ｂ−１の場合を説明する。具体的に、ｃ＝６、ｂ＝８で
あり、実施の形態５で説明したようなシフティングコン
ペアのモードを有する場合を用いて説明する。
【０１０１】図３４はスキャンパス回路２１１を示す回
路図である。図３４では、スキャンパス回路２１１は、
１から４番目のスキャンパスブロックＳＢからなる第１
スキャンブロック２１１１と、５から８番目のスキャン
パスブロックＳＢからなる第２スキャンブロック２１１
２とを含む。スキャンパス制御信号ＳはデータＴＡＮＳ
Ｉを含む。
【０１０２】図３５は出力用セレクタブロック２２２ａ
を示す回路図である。ここでは、図３５では、出力用セ
レクタブロック２２２ａは、３個のセレクタからなる第
１セレクタブロック２２２１ａと、３個のセレクタから
なる第２セレクタブロック２２２２ａとを含む。
【０１０３】図３６は入力用セレクタブロック２２２ｂ
を示す回路図である。ここでは、図３６では、入力用セ
レクタブロック２２２ｂは、２個のセレクタＳＲと１個
の論理和回路ＯＲとからなる第１セレクタブロック２２
２１ｂと、２個のセレクタＳＲと１個の論理和回路ＯＲ
とからなる第２セレクタブロック２２２２ｂとを含む。
【０１０４】次に、実施の形態６のスキャンパスの用い
方の一具体例を説明する。まず、例えばＲＡＭ１００の
全てのアドレスの全てのビットを”１”に設定する。こ
れによって、ＲＡＭ１００が故障していない限り、ＲＡ
Ｍ１００は常に全てのビットが”１”のデータＤＯを出
力するはずである。しかし、ここでは説明上、ＲＡＭ１
００の故障によって、ＲＡＭ１００の全てのビットのう
ち、８番地のアドレスの３番目のビットのみに”０”が
保持され、その他のビットには期待通りに”１”が保持
されたとする。
【０１０５】次に、データＴＡＮＳＩを”０”に設定す
る。これによって、８つのスキャンパスブロックＳＢが
直列につながることになる。この状態で、シリアルデー
タＳＳ１を”１”に設定し、シフトのモードに設定し
て、全てのスキャンパスブロックＳＢのＤ型フリップフ
ロップ回路ＤＦＦに”１”を保持させる。その後、デー
タＴＡＮＳＩを”１”に設定する。
【０１０６】次に、データＥＸＰＡ，ＥＸＰＢを”１”
に設定した後、シフティングコンペアのモードに設定す
る。
【０１０７】次に、シフティングコンペアのモードの状
態で、ＲＡＭ１００のアドレスのデータＤＯを例えば０
番地、１番地、２番地、……という順で読み出す。デー
タＤＯの各ビットは各スキャンパス用フリップフロップ
回路ＳＦＦに伝搬する。０番地から７番地までは、デー
タＤＯの全てのビットは”１”なので、各スキャンパス
用フリップフロップ回路ＳＦＦは”１”を保持したまま
である。しかし、８番地のときは、データＤＯの３番目
のビットだけが”０”なので、次のクロックＴの例えば
立ち上がりのタイミングで３番目のＤ型フリップフロッ
プ回路ＤＦＦには”０”が保持される。これによって、
その次のクロックＴの例えば立ち上がりのタイミングで
２番目のＤ型フリップフロップ回路ＤＦＦに”１”が保
持され、さらに次のクロックＴの例えば立ち上がりのタ
イミングで１番目のＤ型フリップフロップ回路ＤＦＦ
に”１”が保持され、シリアルデータＳＳ２が”０”か
ら”１”になる。シリアルデータＳＳ２が”０”から”
１”になることによって、ＲＡＭ１００が故障している
ことが分かる。第１スキャンブロック２１１１及び第２
スキャンブロック２１１２に分けられているので、この
シフティングコンペアの動作は、第１スキャンブロック
２１１１及び第２スキャンブロック２１１２は互いに独
立して一斉に進行することになる。
【０１０８】また、３番目のＤ型フリップフロップ回路
ＤＦＦが”０”を保持したことで、セレクタ制御信号Ｆ
のうち、セレクタ制御信号Ｆ１，Ｆ２が”０”になる。
これによって、図３５の出力用セレクタブロック２２２
ａは、１ビットデータＤＯ１を１ビットデータＸＤＯ１
として出力し、１ビットデータＤＯ２を１ビットデータ
ＸＤＯ２として出力し、１ビットデータＤＯ４を１ビッ
トデータＸＤＯ３として出力し、１ビットデータＤＯ６
を１ビットデータＸＤＯ４として出力し、１ビットデー
タＤＯ７を１ビットデータＸＤＯ５として出力し、１ビ
ットデータＤＯ８を１ビットデータＸＤＯ６として出力
する。図３６の入力用セレクタブロック２２２ｂは、１
ビットデータＸＤＩ１を１ビットデータＤＩ１として出
力し、１ビットデータＸＤＩ２を１ビットデータＤＩ
２，ＤＩ３として出力し、１ビットデータＸＤＩ３を１
ビットデータＤＩ４として出力し、１ビットデータＸＤ
Ｉ４を１ビットデータＤＩ６として出力し、１ビットデ
ータＸＤＩ５を１ビットデータＤＩ７として出力し、１
ビットデータＸＤＩ６を１ビットデータＤＩ８として出
力する。
【０１０９】次に、スキャンパスブロックＳＢが保持し
ている内容が変化しないように、ホールドのモードに設
定する。これによって、故障の３番目のビットを除い
て、ＲＡＭ１００を６ビットのＲＡＭとして用いること
ができる。これによって、スイッチ２００がＲＡＭ１０
０を故障から救済するための冗長回路として機能する。
【０１１０】以上のように、ＲＡＭ１００から全てのア
ドレスのデータＤＯを読み出す前に、ＲＡＭ１００に故
障があることが分かるので、ＲＡＭ１００から全てのア
ドレスのデータＤＯを読み出した後で、ＲＡＭ１００に
故障があることが分かる実施の形態１と比較して、テス
トに要する時間を減らすことができる。しかも、５番目
のスキャンパスブロックＳＢが出力した１ビットデータ
ＳＯ５は、第１スキャンブロック２１１１を介さずに、
直ちに１ビットデータＳＯＭとして出力される。これに
よって、ＲＡＭ１００の５番目から８番目のビットのい
ずれかに故障があっても、直ちにＲＡＭ１００に故障が
あることが分かり、テストに要する時間をさらに減らす
ことができる。
【０１１１】なお、以上のように、スキャンパス回路２
１１、出力用セレクタブロック２２２ａ、入力用セレク
タブロック２２２ｂを複数に分けるという考え方は、他
の実施の形態に適用してもよい。
【０１１２】実施の形態７．図３７は本発明の半導体装
置を示す回路図である。実施の形態７では、スイッチ２
００はマルチポートＤＲＡＭ、すなわち、ｍ番目の１ビ
ットデータＤＯｍを出力するためのポートを複数（例え
ば、図３７では２つ）有する場合である。以下、具体的
にｍ番目の１ビットデータＤＯｍを出力するためのポー
トを２つ有する場合を用いて説明する。ｍ番目の１ビッ
トデータＤＯｍを出力するための２つのポートのうち、
一方から出力される１ビットデータＤＯｍを１ビットデ
ータＤＯａｍ、他方から出力される１ビットデータＤＯ
ｍを１ビットデータＤＯｂｍとする。
【０１１３】図３８はスキャンパスブロックＳＢを示す
回路図である。スキャンパスブロックＳＢは、２つのス
キャンパス用フリップフロップ回路ＳＦＦを含む。２つ
のスキャンパスブロックＳＢのうち、一方は１ビットデ
ータＤＯａｍを受け、他方は１ビットデータＤＯｂｍを
受ける。
【０１１４】１ビットデータＤＯａｍを受けるスキャン
パス用フリップフロップ回路ＳＦＦについて、１ビット
データＳＯｍ、１ビットデータＳＯｍ＋１、スキャンパ
ス制御信号Ｓをそれぞれ１ビットデータＳＯａｍ、１ビ
ットデータＳＯａｍ＋１、スキャンパス制御信号Ｓａと
する。
【０１１５】１ビットデータＤＯｂｍを受けるスキャン
パス用フリップフロップ回路ＳＦＦについて、１ビット
データＳＯｍ、１ビットデータＳＯｍ＋１、スキャンパ
ス制御信号Ｓをそれぞれ１ビットデータＳＯｂｍ、１ビ
ットデータＳＯｂｍ＋１、スキャンパス制御信号Ｓｂと
する。
【０１１６】図３９は、スキャンパス制御回路２１１ａ
を示す回路図である。スキャンパス制御回路２１１ａは
図２７に示した構成をスキャンパス制御信号Ｓａ用及び
スキャンパス制御信号Ｓｂ用に２つ設けたものである。
【０１１７】また、セレクタブロック２２２も２つ設け
る。
【０１１８】マルチポートＤＲＡＭでは、１ビットデー
タＤＯａｍと１ビットデータＤＯｂｍとのどちらか一方
でも期待通りでないならば、ｍ番目のビットは故障と判
断する。よって、１ビットデータＤＯａｍと１ビットデ
ータＤＯｂｍとのどちらか一方でも期待値と異なれば、
ＲＡＭ１００のｍ番目のビットは用いない。１ビットデ
ータＤＯａｍ又は１ビットデータＤＯｂｍは期待値と異
なれば、１ビットデータＳＯａｍ又は１ビットデータＳ
Ｏｂｍは”０”になる。そこで、論理積回路ＡＮＤが、
１ビットデータＳＯａｍと１ビットデータＳＯｂｍとの
論理積を１ビットデータＱｍ−１として出力する。これ
によって、１ビットデータＤＯａｍと１ビットデータＤ
Ｏｂｍとのどちらか一方でも故障があれば、スイッチ２
００はｍ番目の故障のビット以外のデータＤＯａ，ＤＯ
ｂをデータバスＢＯ２に与える。これによって、マルチ
ポートＤＲＡＭを故障から救済することができる。
【０１１９】実施の形態８．図４０はスキャンパスブロ
ックＳＢを示す回路図である。図４０では、スキャンパ
スブロックＳＢは、１つのスキャンパス用フリップフロ
ップ回路ＳＦＦと１つのセレクタＳＲとを含む。セレク
タＳＲは１ビットデータＧｍ−１と、前段からの１ビッ
トデータＳＯｍ＋１と、１ビットデータＱｍ−１とを受
け、１ビットデータＧｍ−１に応じて、１ビットデータ
ＳＯｍ＋１と１ビットデータＱｍ−１とのいずれか一方
を選択して１ビットデータＳＯｍとして後段へ出力す
る。
【０１２０】次に図４０のスキャンパスブロックＳＢを
実施の形態２に適用した場合を考える。例えば、３番目
のＤ型フリップフロップ回路ＤＦＦのみに”０”が保持
されたとする。これによって、レジスタ２１２は”０”
の１ビットデータＧ２を出力する。
【０１２１】ＲＡＭ１００から全てのアドレスのデータ
ＤＯを読み出した後、シフトのモードに設定し、Ｄ型フ
リップフロップ回路ＤＦＦに保持されているデータをシ
リアルデータＳＳ２として出力する。
【０１２２】次に、再び、シフトのモードに設定して、
全てのスキャンパスブロックＳＢのＤ型フリップフロッ
プ回路ＤＦＦに”１”を保持させる。なお、１ビットデ
ータＧ２は”０”のままであり、スキャンパスブロック
ＳＢ内のセレクタＳＲは、１ビットデータＳＯｍ＋１を
１ビットデータＳＯｍとして出力するので、ｂ−１ビッ
トのスキャンパスと等価になり、ｍ番目のスキャンパス
ブロックＳＢは無視され、”０”の１ビットデータＱｍ
−１を保持したままとなる。
【０１２３】次に、データＥＸＰを”１”に設定した
後、コンペアのモードに設定する。
【０１２４】次に、コンペアのモードの状態で、ＲＡＭ
１００のアドレスのデータＤＯを例えば０番地、１番
地、２番地、……という順で読み出す。データＤＯの各
ビットは各スキャンパス用フリップフロップ回路ＳＦＦ
に伝搬する。
【０１２５】ＲＡＭ１００から全てのアドレスのデータ
ＤＯを読み出した後、シフトのモードに設定し、Ｄ型フ
リップフロップ回路ＤＦＦに保持されているデータをシ
リアルデータＳＳ２として出力する。ｍ番目のスキャン
パスブロックＳＢが無視されているにもかかわらず、も
し、シリアルデータＳＳ２に”０”があれば、ＲＡＭ１
００は２ビット以上の故障があることになり救済できな
いことになる。
【０１２６】以上のようにして、ＲＡＭ１００を故障か
ら救済できないことを知ることができる。
【０１２７】実施の形態９．図４１はスキャンパス用フ
リップフロップ回路ＳＦＦを示す回路図である。図４１
では、スキャンパス用フリップフロップ回路ＳＦＦは、
１ビットデータＧｍ−１に基づいて比較結果を所定値に
変更するための論理積回路ＡＮＤが設けられている。
【０１２８】次に図４１のスキャンパスブロックＳＢを
実施の形態２に適用した場合を考える。例えば、３番目
のＤ型フリップフロップ回路ＤＦＦのみに”０”が保持
されたとする。これによって、レジスタ２１２は”０”
の１ビットデータＧ２を出力する。
【０１２９】ＲＡＭ１００から全てのアドレスのデータ
ＤＯを読み出した後、シフトのモードに設定し、Ｄ型フ
リップフロップ回路ＤＦＦに保持されているデータをシ
リアルデータＳＳ２として出力する。
【０１３０】次に、再び、シフトのモードに設定して、
全てのスキャンパスブロックＳＢのＤ型フリップフロッ
プ回路ＤＦＦに”１”を保持させる。
【０１３１】次に、データＥＸＰを”１”に設定した
後、コンペアのモードに設定する。
【０１３２】次に、コンペアのモードの状態で、ＲＡＭ
１００のアドレスのデータＤＯを例えば０番地、１番
地、２番地、……という順で読み出す。データＤＯの各
ビットは各スキャンパス用フリップフロップ回路ＳＦＦ
に伝搬する。しかし、１ビットデータＧ２が”０”なの
で、３番目のスキャンパスブロックＳＢだけホールドの
モードの状態と等価になる。これによって、３番目のス
キャンパスブロックＳＢは”１”を保持したままであ
る。
【０１３３】ＲＡＭ１００から全てのアドレスのデータ
ＤＯを読み出した後、シフトのモードに設定し、Ｄ型フ
リップフロップ回路ＤＦＦに保持されているデータをシ
リアルデータＳＳ２として出力する。もし、シリアルデ
ータＳＳ２に”０”があれば、ＲＡＭ１００は２ビット
以上の故障があることになり救済できないことになる。
【０１３４】以上のようにして、ＲＡＭ１００を故障か
ら救済できないことを知ることができる。
【０１３５】実施の形態１０．図４２はスキャンパス用
フリップフロップ回路ＳＦＦを示す回路図である。図４
２では、スキャンパス用フリップフロップ回路ＳＦＦ
は、１ビットデータＧｍ−１に基づいて比較結果を所定
値に変更するための論理積回路ＡＮＤが設けられてい
る。
【０１３６】次に図４２のスキャンパスブロックＳＢを
実施の形態２に適用した場合を考える。例えば、３番目
のＤ型フリップフロップ回路ＤＦＦのみに”０”が保持
されたとする。これによって、レジスタ２１２は”０”
の１ビットデータＧ２を出力する。
【０１３７】ＲＡＭ１００から全てのアドレスのデータ
ＤＯを読み出した後、シフトのモードに設定し、Ｄ型フ
リップフロップ回路ＤＦＦに保持されているデータをシ
リアルデータＳＳ２として出力する。
【０１３８】次に、再び、シフトのモードに設定して、
全てのスキャンパスブロックＳＢのＤ型フリップフロッ
プ回路ＤＦＦに”１”を保持させる。
【０１３９】次に、データＥＸＰＡ，ＥＸＰＢを”１”
に設定した後、シフティングコンペアのモードに設定す
る。
【０１４０】次に、シフティングコンペアのモードの状
態で、ＲＡＭ１００のアドレスのデータＤＯを例えば０
番地、１番地、２番地、……という順で読み出す。デー
タＤＯの各ビットは各スキャンパス用フリップフロップ
回路ＳＦＦに伝搬する。しかし、１ビットデータＧ２
が”０”なので、３番目のスキャンパスブロックＳＢは
比較結果に無関係に、”１”を保持する。そして、Ｄ型
フリップフロップ回路ＤＦＦに保持されているデータを
シリアルデータＳＳ２として出力する。もし、シリアル
データＳＳ２に”０”があれば、ＲＡＭ１００は２ビッ
ト以上の故障があることになり救済できないことにな
る。
【０１４１】以上のように、ＲＡＭ１００を故障から救
済できないことを知ることができる。
【０１４２】実施の形態１１．図４３はスイッチ２００
を示す回路図である。実施の形態１１では、スイッチ２
００はスキャンパス回路２３０をさらに含む。
【０１４３】図４４はスキャンパス回路２３０を示す回
路図である。スキャンパス回路２３０はｂ個のセレクタ
ＳＲとｂ個のＤ型フリップフロップ回路ＤＦＦを含む。
ｍ（ここでは、ｍ＝１，２，……，ｂ）番目のセレクタ
ＳＲは、１ビットデータＸＸＤＩｍとｍ＋１番目のＤ型
フリップフロップ回路ＤＦＦの出力信号と信号ＳＭとを
受ける。ｍ番目のＤ型フリップフロップ回路ＤＦＦは、
ｍ番目のセレクタＳＲの出力信号を受け、１ビットデー
タＤＩｍを出力する。
【０１４４】また、図４５に示すようなスキャンパス回
路２３０に代えてもよい。図４５では、ｍ番目のセレク
タＳＲの出力信号がｍ番目の１ビットデータＤＩｍとな
る。
【０１４５】図４４や図４５に示すように、信号ＳＭ
を”０”に設定すれば、１ビットデータＸＸＤＩｍを１
ビットデータＤＩｍとすることができるとともに、１ビ
ットデータＸＸＤＩｍをｍ番目のＤ型フリップフロップ
回路ＤＦＦに保持することができる。一方、信号ＳＭ
を”１”に設定すれば、シリアルデータＳＳ３をｂ個の
Ｄ型フリップフロップ回路ＤＦＦの各々に設定できた
り、ｂ個のＤ型フリップフロップ回路ＤＦＦに保持され
ているデータをシリアルデータＳＳ４として出力するこ
とができる。
【０１４６】また、図４４又は図４５の構成に代えて、
図４６に示すように、１ビットデータＸＸＤＩｍと１ビ
ットデータＧｍ−１との論理和をｍ番目のセレクタに出
力してもよい。これによって、例えば、ＲＡＭ１００の
３番目のビットが故障のとき、１ビットデータＧ２は”
０”になる。よって、信号ＳＭを”０”に設定している
とき、たとえ、１ビットデータＸＸＤＩ３が変化して
も、３番目のセレクタＳＲは常に”０”を出力する。こ
れによって、ＲＡＭ１００の故障のため使用しない１ビ
ットデータＤＩ３を常に”０”に固定することができる
ので、その分、ＲＡＭ１００の消費電力を削減すること
ができる。
【０１４７】変形例．なお、上記の各実施の形態１〜１
１で説明した内容を適切に選択して組み合わせてもよ
い。
【０１４８】また、記憶回路はＲＡＭ以外の他に、マス
クＲＯＭ、ＥＥＰＲＯＭでもよい。
【０１４９】また、レジスタ２１２を設ける場合は、ス
キャンパス回路２１１が保持するデータとは無関係に、
レジスタ２１２がスイッチ本体２２０を制御することが
可能である。したがって、ＲＡＭ１００からのデータＤ
Ｏを、スイッチ本体２２０を制御する必要がないスキャ
ンパス回路２１１を経由して、スイッチ本体２２０へ与
えてもよい。例えば、図１０において、セレクタＳＲが
受ける１ビットデータＤＯｍ（ここでは、ｍ＝１，２，
……，ｂ）を、スキャンパス回路２１１が出力する１ビ
ットデータＱｍ−１に置き換えれば、ＲＡＭ１００から
のデータＤＯ又は外部端子（図示せず）から与えられた
シリアルデータＳＳ１によってロジック回路３００をテ
ストすることができる。すなわち、スイッチ２００は、
例えば実施の形態１ではＲＡＭ１００が出力するデータ
ＤＯを選択して出力したが、この変形例ではスキャンパ
ス回路２１１が出力するデータＱを選択して出力する。
さらに、この変形例と、例えば実施の形態１とを含めて
表現すると、スイッチ２００は、データＤＯおよびシリ
アルデータＳＳ１を構成する１ビットデータのうち、予
め定められた１ビットデータを、そうでなければデータ
保持回路２１０が保持するデータに対応する１ビットデ
ータを、ＲＡＭ１００が出力するデータＤＯのビット数
（＝ｂ）より少ないビット数（＝ｃ）だけ選択してパラ
レルに出力する、ということになる。
【０１５０】また、レジスタ２１２は、１ビットデータ
Ｑ０を保持しないものを図示したが、既述の説明によっ
て、１ビットデータＱ０を保持する必要のあるときは、
他の１ビットデータＱ１，Ｑ２，……と同様に、１ビッ
トデータＱ０を保持できるように構成してもよい。
【０１５１】また、予め定められた配線にデータを出力
する場合の所定条件は、上記の他であってもよい。
【０１５２】また、以上の説明では、信号伝送路として
配線のみの場合を示したが、信号伝送路はデータが伝搬
する経路を意味すればよい。したがって、信号伝送路
は、配線のみで構成される場合の他に、配線上に抵抗
器、コンデンサ、トランジスタ、その他の回路が存在し
ていてもよい。
【０１５３】また、本発明の半導体装置は、ＲＡＭ１０
０、スイッチ２００及びロジック回路３００のうち、少
なくともスイッチ２００を含めばよい。例えば、ＲＡＭ
１００とスイッチ２００とは互いに別々のチップ上に形
成され、少なくともデータバスＢＯ１がチップから露出
しており、例えばテスタを用いて、データバスＢＯ１を
伝搬するデータＤＯを容易に知ることができるようにし
てもよい。この場合、不必要ならば、スキャンパスを省
略できる。
【０１５４】また、スイッチをＲＡＭの冗長回路以外に
応用してもよい。この場合、スキャンパス回路は、スイ
ッチに内蔵されている場合を説明したが、少なくともス
イッチ及び複数の第１及び第２信号伝送路と同一の１チ
ップ上であって、スイッチ外部に設けられていてもよ
い。
【０１５５】
【発明の効果】請求項１に記載の発明によれば、スイッ
チは、スイッチ制御信号が所定条件を満たしさえすれ
ば、記憶回路からの複数の１ビットデータおよびシリア
ルデータを構成する１ビットデータのうち、予め定めら
れた１ビットデータを選択して出力する。これによっ
て、データ保持回路が保持するデータに応じて１ビット
データが信号伝送路のどれに伝搬するかを判断する必要
がなくなるので、スキャンパス回路や記憶回路を用いた
被テスト論理回路のテストが容易になる。
【０１５６】請求項２に記載の発明によれば、記憶回路
が出力する１ビットデータを用いて被テスト論理回路を
テストすることができる。
【０１５７】請求項３に記載の発明によれば、スキャン
パス回路が出力する１ビットデータを用いて被テスト論
理回路をテストすることができる。
【０１５８】請求項４に記載の発明によれば、データ保
持回路およびセレクタブロックによってスイッチを構成
することが可能になる。
【０１５９】請求項５に記載の発明によれば、スイッチ
制御信号が所定条件を満たさない場合、スイッチは、ス
キャンパス回路が保持するデータに無関係に、レジスタ
が保持するデータに対応する１ビットデータを選択して
出力することができる。
【０１６０】請求項６に記載の発明によれば、レジスタ
を利用してスイッチの動作を実現できる。
【０１６１】請求項７に記載の発明によれば、記憶回路
の故障を検出することができる。
【０１６２】請求項８に記載の発明によれば、スキャン
パス回路を利用してスイッチの動作を実現できる。
【０１６３】請求項９に記載の発明によれば、記憶回路
の不良を救済できるかどうかを検出することができる。
【０１６４】請求項１０に記載の発明によれば、記憶回
路の不良を救済できるかどうかを検出することができ
る。
【図面の簡単な説明】
【図１】 本発明の半導体装置を示す回路図である。
【図２】 本発明の実施の形態１のスイッチを示す回路
図である。
【図３】 本発明の実施の形態１のデータ保持回路を示
す回路図である。
【図４】 本発明の実施の形態１のスキャンパス回路を
示す回路図である。
【図５】 本発明の実施の形態１のスキャンパスブロッ
クを示す回路図である。
【図６】 本発明の実施の形態１のスキャンパス用フリ
ップフロップ回路を示す回路図である。
【図７】 本発明の実施の形態１のスイッチ本体を示す
回路図である。
【図８】 本発明の実施の形態１のセレクタ制御回路を
示す回路図である。
【図９】 本発明の実施の形態１のセレクタブロックを
示す回路図である。
【図１０】 本発明の実施の形態１の出力用セレクタブ
ロックを示す回路図である。
【図１１】 本発明の実施の形態１の入力用セレクタブ
ロックを示す回路図である。
【図１２】 本発明の実施の形態２のデータ保持回路を
示す回路図である。
【図１３】 本発明の実施の形態２のレジスタを示す回
路図である。
【図１４】 本発明の実施の形態２のレジスタを示す回
路図である。
【図１５】 本発明の実施の形態２のＲＳフリップフロ
ップ回路を示す回路図である。
【図１６】 本発明の実施の形態３のセレクタ制御回路
を示す回路図である。
【図１７】 本発明の実施の形態３のセレクタ制御回路
を示す回路図である。
【図１８】 本発明の実施の形態３のセレクタ制御回路
を示す回路図である。
【図１９】 本発明の実施の形態３のセレクタ制御回路
を示す回路図である。
【図２０】 本発明の実施の形態３のセレクタ制御回路
を示す回路図である。
【図２１】 本発明の実施の形態４のセレクタブロック
を示す回路図である。
【図２２】 本発明の実施の形態４の出力用セレクタブ
ロックを示す回路図である。
【図２３】 本発明の実施の形態４の入力用セレクタブ
ロックを示す回路図である。
【図２４】 本発明の実施の形態４の出力用セレクタブ
ロックを示す回路図である。
【図２５】 本発明の実施の形態４の入力用セレクタブ
ロックを示す回路図である。
【図２６】 本発明の実施の形態５のスキャンパス回路
を示す回路図である。
【図２７】 本発明の実施の形態５のスキャンパス制御
回路を示す回路図である。
【図２８】 本発明の実施の形態５のスキャンパス用フ
リップフロップ回路を示す回路図である。
【図２９】 本発明の実施の形態５のスキャンパス用フ
リップフロップ回路の動作を示す回路図である。
【図３０】 本発明の実施の形態５のスキャンパス用フ
リップフロップ回路の動作を示す回路図である。
【図３１】 本発明の実施の形態５のスキャンパス用フ
リップフロップ回路の動作を示す回路図である。
【図３２】 本発明の実施の形態５のスキャンパス用フ
リップフロップ回路の動作を示す回路図である。
【図３３】 本発明の実施の形態５のスキャンパス用フ
リップフロップ回路の動作を示す回路図である。
【図３４】 本発明の実施の形態６のスキャンパス回路
を示す回路図である。
【図３５】 本発明の実施の形態６の出力用セレクタブ
ロックを示す回路図である。
【図３６】 本発明の実施の形態６の入力用セレクタブ
ロックを示す回路図である。
【図３７】 本発明の実施の形態７の半導体装置を示す
回路図である。
【図３８】 本発明の実施の形態７のスキャンパスブロ
ックを示す回路図である。
【図３９】 本発明の実施の形態７のセレクタ制御回路
を示す回路図である。
【図４０】 本発明の実施の形態８のスキャンパスブロ
ックを示す回路図である。
【図４１】 本発明の実施の形態９のスキャンパス用フ
リップフロップ回路を示す回路図である。
【図４２】 本発明の実施の形態１０のスキャンパス用
フリップフロップ回路を示す回路図である。
【図４３】 本発明の実施の形態１１のスイッチを示す
回路図である。
【図４４】 本発明の実施の形態１１のスキャンパス回
路を示す回路図である。
【図４５】 本発明の実施の形態１１のスキャンパス回
路を示す回路図である。
【図４６】 本発明の実施の形態１１のスキャンパス回
路を示す回路図である。
【図４７】 従来の半導体装置を示す回路図である。
【符号の説明】
ＢＯ１，ＢＯ２，ＢＩ２，ＢＩ１ データバス（信号伝
送線路）、２００ スイッチ、ＤＯ，ＢＯ２，ＢＩ２，
ＢＩ１ データ。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数の１ビットデータをパラレルに出力
    する記憶回路と、 前記記憶回路からの複数の１ビットデータ、当該複数の
    １ビットデータとは別の複数の１ビットデータからなる
    シリアルデータを受けて保持するスキャンパス回路を有
    するデータ保持回路を含み、スイッチ制御信号を受け、
    前記スイッチ制御信号が所定条件を満たせば、前記記憶
    回路からの複数の１ビットデータおよびパラレルデータ
    を構成する１ビットデータのうち、予め定められた前記
    １ビットデータを、そうでなければ前記データ保持回路
    が保持するデータに対応する前記１ビットデータを、前
    記記憶回路が出力する前記複数の１ビットデータのビッ
    ト数より少ないビット数だけ選択してパラレルに出力す
    るスイッチと、 前記スイッチが出力する前記１ビットデータを受ける被
    テスト論理回路と、を備えた半導体装置。
  2. 【請求項２】 前記スイッチは、前記記憶回路が出力す
    る１ビットデータを選択して出力する請求項１記載の半
    導体装置。
  3. 【請求項３】 前記スイッチは、前記スキャンパス回路
    が出力する１ビットデータを選択して出力する請求項１
    記載の半導体装置。
  4. 【請求項４】 前記スイッチは、 スイッチ制御信号が所定条件を満たせば、前記記憶回路
    からの複数の１ビットデータのうち、予め定められた前
    記１ビットデータを、そうでなければ前記スキャンパス
    回路が出力する１ビットデータを選択して出力するセレ
    クタブロックをさらに含む請求項１記載の半導体装置。
  5. 【請求項５】 前記データ保持回路は、 前記スキャンパス回路が出力する１ビットデータを保持
    するレジスタをさらに有する請求項１記載の半導体装
    置。
  6. 【請求項６】 前記レジスタは、 前記スイッチ制御信号が所定条件を満たせば、保持して
    いる前記１ビットデータを予め定められた値に書き換え
    る請求項５記載の半導体装置。
  7. 【請求項７】 前記スキャンパス回路は、 互いに直列に接続され、前記シリアルデータをシリアル
    に受けて保持したり、前記記憶回路からの複数の１ビッ
    トデータをパラレルに受けて保持したりする複数のスキ
    ャンパスブロックを含み、 前記複数のスキャンパスブロックの各々は、 期待値をさらに受け、保持している前記１ビットデータ
    を前記記憶回路からの複数の１ビットデータと前記期待
    値との比較結果に書き換える請求項１記載の半導体装
    置。
  8. 【請求項８】 前記スキャンパス回路は、 前記スイッチ制御信号が所定条件を満たせば、保持して
    いる前記１ビットデータを予め定められた値に書き換え
    る請求項１記載の半導体装置。
  9. 【請求項９】 前記複数のスキャンパスブロックの各々
    は、 前段の前記スキャンパスブロックからの前記シリアルデ
    ータと、保持している１ビットデータとの一方を選択し
    て後段の前記スキャンパスブロックへ出力するセレクタ
    を含む請求項７記載の半導体装置。
  10. 【請求項１０】 前記データ保持回路は、 前記スキャンパス回路が出力する１ビットデータを保持
    するレジスタをさらに有し、 前記複数のスキャンパスブロックの各々は、 前記レジスタが保持している１ビットデータに応じて、
    前記比較結果を所定値に変更する請求項７記載の半導体
    装置。
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