JPH0773699A - デュアルポートメモリの埋込みテスト回路 - Google Patents
デュアルポートメモリの埋込みテスト回路Info
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- JPH0773699A JPH0773699A JP5243863A JP24386393A JPH0773699A JP H0773699 A JPH0773699 A JP H0773699A JP 5243863 A JP5243863 A JP 5243863A JP 24386393 A JP24386393 A JP 24386393A JP H0773699 A JPH0773699 A JP H0773699A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 両ポートからの同時書込み／読出しを行いつ
つ短いテストパターンで効率的にテスト可能なデュアル
ポートメモリの埋込みテスト回路を提供する。 【構成】 Ｍ系列のパターンデータ又はその反転パター
ンデータを選択的にアドレス入力側のＡポートのスキャ
ンレジスタ２a1〜２a3に供給する一方、Ｂポートのスキ
ャンレジスタ２b1〜２b3にはＡポートとビット反転のパ
ターンデータを選択的に供給するアドレス入力回路３を
設けるとともに、アドレス入力側のＡポートのスキャン
レジスタ２a1〜２a3を経たＭ系列のパターンデータ又は
反転パターンデータをデータ入力側のＡポートのスキャ
ンレジスタ６a1〜６a3に選択的に供給する一方、アドレ
ス入力側のＢポートスキャンレジスタ２b1〜２b3を経た
反転パターンデータ又はＭ系列のパターンデータを、デ
ータ入力側のＢポートのスキャンレジスタ６b1〜６b3に
選択的に供給するデータ入力回路７を設ける。
つ短いテストパターンで効率的にテスト可能なデュアル
ポートメモリの埋込みテスト回路を提供する。 【構成】 Ｍ系列のパターンデータ又はその反転パター
ンデータを選択的にアドレス入力側のＡポートのスキャ
ンレジスタ２a1〜２a3に供給する一方、Ｂポートのスキ
ャンレジスタ２b1〜２b3にはＡポートとビット反転のパ
ターンデータを選択的に供給するアドレス入力回路３を
設けるとともに、アドレス入力側のＡポートのスキャン
レジスタ２a1〜２a3を経たＭ系列のパターンデータ又は
反転パターンデータをデータ入力側のＡポートのスキャ
ンレジスタ６a1〜６a3に選択的に供給する一方、アドレ
ス入力側のＢポートスキャンレジスタ２b1〜２b3を経た
反転パターンデータ又はＭ系列のパターンデータを、デ
ータ入力側のＢポートのスキャンレジスタ６b1〜６b3に
選択的に供給するデータ入力回路７を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、デュアルポートメモリ
の埋込みテスト回路に関し、特に半導体集積回路内にデ
ュアルポートメモリと共に埋め込まれてそのメモリのテ
ストを行うテスト回路に関する。
の埋込みテスト回路に関し、特に半導体集積回路内にデ
ュアルポートメモリと共に埋め込まれてそのメモリのテ
ストを行うテスト回路に関する。
【０００２】
【従来の技術】デュアルポートメモリ、例えば図６に示
すように、アドレス入力（ＡＡ０……ＡＡｍ，ＢＡ０…
…ＢＡｍ）、データ入力（ＡＩ０……ＡＩｍ，ＢＩ０…
…ＢＩｍ）およびデータ出力（ＡＯ０……ＡＯｍ，ＢＯ
０……ＢＯｍ）をそれぞれ２系統持つデュアルポートＲ
ＡＭでは、Ａ，Ｂ両ポートが独立に動作できるようにな
っている。ただし、両ポートから同一アドレスに異なっ
た値を書き込むことは禁止されている。このデュアルポ
ートＲＡＭのテストに関しては、単純に考えれば、Ａ，
Ｂ両ポートから読み書きできれば良い訳であるが、仕様
上やアナログ的にみても両ポートから同時に読み書きす
るテストは必須である。
すように、アドレス入力（ＡＡ０……ＡＡｍ，ＢＡ０…
…ＢＡｍ）、データ入力（ＡＩ０……ＡＩｍ，ＢＩ０…
…ＢＩｍ）およびデータ出力（ＡＯ０……ＡＯｍ，ＢＯ
０……ＢＯｍ）をそれぞれ２系統持つデュアルポートＲ
ＡＭでは、Ａ，Ｂ両ポートが独立に動作できるようにな
っている。ただし、両ポートから同一アドレスに異なっ
た値を書き込むことは禁止されている。このデュアルポ
ートＲＡＭのテストに関しては、単純に考えれば、Ａ，
Ｂ両ポートから読み書きできれば良い訳であるが、仕様
上やアナログ的にみても両ポートから同時に読み書きす
るテストは必須である。
【０００３】
【発明が解決しようとする課題】ところで、デュアルポ
ートＲＡＭのテストに際し、テストパターンとしてＭ系
列（全周期系列）パターンを利用した従来のシングルポ
ートＲＡＭのテスト回路をそのままデュアルポートＲＡ
Ｍに当てはめた場合は、図７に示すように、Ａ，Ｂ両ポ
ートのアドレス入力ＡＡ０……ＡＡｍ，ＢＡ０……ＢＡ
ｍおよびデータ入力ＡＩ０……ＡＩｎ，ＢＩ０……ＢＩ
ｎにはＭ系列パターンが順次シフトされて入力されるこ
とになる。この際、Ｍ系列の次数は、チップ内のＲＯＭ
／ＲＡＭのうちの最大のアドレス空間によって決定され
るので、必ずしも当該ＲＡＭのアドレス入力に合ってい
る訳ではない。このため、書込み時にＡ，Ｂ両ポートが
同じアドレス入力となる場合があり得る訳で、従来方式
をそのまま採用できないことになる。
ートＲＡＭのテストに際し、テストパターンとしてＭ系
列（全周期系列）パターンを利用した従来のシングルポ
ートＲＡＭのテスト回路をそのままデュアルポートＲＡ
Ｍに当てはめた場合は、図７に示すように、Ａ，Ｂ両ポ
ートのアドレス入力ＡＡ０……ＡＡｍ，ＢＡ０……ＢＡ
ｍおよびデータ入力ＡＩ０……ＡＩｎ，ＢＩ０……ＢＩ
ｎにはＭ系列パターンが順次シフトされて入力されるこ
とになる。この際、Ｍ系列の次数は、チップ内のＲＯＭ
／ＲＡＭのうちの最大のアドレス空間によって決定され
るので、必ずしも当該ＲＡＭのアドレス入力に合ってい
る訳ではない。このため、書込み時にＡ，Ｂ両ポートが
同じアドレス入力となる場合があり得る訳で、従来方式
をそのまま採用できないことになる。
【０００４】また、Ｍ系列パターンを利用することで、
あるメモリセルに着目した場合、 Ａポートから書いてＢポートから書くのか、あるいは
その逆なのかという書込みの順序が制御できない。 Ａポートからデータ“０”を書いた後Ｂポートからデ
ータ“１”を書いて、はじめてＢポートからデータ
“１”を書けることを確認できるが、そういうデータ入
力の保証がない。 ということになり、従来のテスト方式をそのままデュア
ルポートＲＡＭに当てはめただけでは、充分にテストで
きないという問題があった。
あるメモリセルに着目した場合、 Ａポートから書いてＢポートから書くのか、あるいは
その逆なのかという書込みの順序が制御できない。 Ａポートからデータ“０”を書いた後Ｂポートからデ
ータ“１”を書いて、はじめてＢポートからデータ
“１”を書けることを確認できるが、そういうデータ入
力の保証がない。 ということになり、従来のテスト方式をそのままデュア
ルポートＲＡＭに当てはめただけでは、充分にテストで
きないという問題があった。
【０００５】なお、Ｍ系列は、一般にｎ次の場合、連続
するｎビットの２進数の値が全て異なり、０から２n −
１の値を尽くすことができる。一例として、４次のＭ系
列の場合を図８に示す。同図から明らかなように、この
系列の連続する４ビットの２進数の値は全て異なり、０
から１５の値を尽くしている。本発明は、上記課題に鑑
みてなされたものであり、その目的とするところは、両
ポートからの同時書込み／読出しを行いつつ短いテスト
パターンで効率的にテスト可能なデュアルポートメモリ
の埋込みテスト回路を提供することにある。
するｎビットの２進数の値が全て異なり、０から２n −
１の値を尽くすことができる。一例として、４次のＭ系
列の場合を図８に示す。同図から明らかなように、この
系列の連続する４ビットの２進数の値は全て異なり、０
から１５の値を尽くしている。本発明は、上記課題に鑑
みてなされたものであり、その目的とするところは、両
ポートからの同時書込み／読出しを行いつつ短いテスト
パターンで効率的にテスト可能なデュアルポートメモリ
の埋込みテスト回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明による埋込みテス
ト回路は、半導体集積回路内にデュアルポートメモリと
共に埋め込まれてそのメモリのテストを行う埋込みテス
ト回路であって、デュアルポートメモリのアドレス入力
側に各ノードに対応して各ポート毎に複数段シリアルに
接続された第１のスキャンレジスタ群と、所定パターン
データ又はその反転パターンデータを第１のスキャンレ
ジスタ群の一方のポート側に、反転パターンデータ又は
所定パターンデータを第１のスキャンレジスタ群の他方
のポート側に選択的に供給するアドレス入力回路と、デ
ュアルポートメモリのデータ入力側に各ノードに対応し
て各ポート毎に複数段シリアルに接続された第２のスキ
ャンレジスタ群と、第１のスキャンレジスタ群の一方の
ポート側を経た所定パターンデータ又は反転パターンデ
ータを第２のスキャンレジスタ群の一方のポート側に選
択的に供給するとともに、ランダムデータモードでは第
１のスキャンレジスタ群の他方のポート側を経た反転パ
ターンデータ又は所定パターンデータを、チェッカーボ
ードモードでは第１のスキャンレジスタ群の他方のポー
ト側を経た所定パターンデータ又は反転パターンデータ
を第２のスキャンレジスタ群の他方のポート側に選択的
に供給するデータ入力回路とを備えた構成となってい
る。
ト回路は、半導体集積回路内にデュアルポートメモリと
共に埋め込まれてそのメモリのテストを行う埋込みテス
ト回路であって、デュアルポートメモリのアドレス入力
側に各ノードに対応して各ポート毎に複数段シリアルに
接続された第１のスキャンレジスタ群と、所定パターン
データ又はその反転パターンデータを第１のスキャンレ
ジスタ群の一方のポート側に、反転パターンデータ又は
所定パターンデータを第１のスキャンレジスタ群の他方
のポート側に選択的に供給するアドレス入力回路と、デ
ュアルポートメモリのデータ入力側に各ノードに対応し
て各ポート毎に複数段シリアルに接続された第２のスキ
ャンレジスタ群と、第１のスキャンレジスタ群の一方の
ポート側を経た所定パターンデータ又は反転パターンデ
ータを第２のスキャンレジスタ群の一方のポート側に選
択的に供給するとともに、ランダムデータモードでは第
１のスキャンレジスタ群の他方のポート側を経た反転パ
ターンデータ又は所定パターンデータを、チェッカーボ
ードモードでは第１のスキャンレジスタ群の他方のポー
ト側を経た所定パターンデータ又は反転パターンデータ
を第２のスキャンレジスタ群の他方のポート側に選択的
に供給するデータ入力回路とを備えた構成となってい
る。
【０００７】
【作用】上記構成の埋込みテスト回路において、アドレ
ス入力回路は、所定パターンデータ又はその反転パター
ンデータを選択的にアドレス入力側のＡポートのスキャ
ンレジスタ群に供給する一方、Ｂポートのスキャンレジ
スタ群には反転パターンデータ又は所定パターンデータ
を選択的に供給する。これによれば、Ａ，Ｂ両ポートの
アドレス入力が常にビット反転となるので、Ａ，Ｂ両ポ
ートのアドレス入力が同一になることはない。また、Ａ
ポート側とＢポート側のどちらに反転パターンデータを
供給するようにするかを制御できるため、Ａ，Ｂ両ポー
トのアドレス入力を制御または予見できる。
ス入力回路は、所定パターンデータ又はその反転パター
ンデータを選択的にアドレス入力側のＡポートのスキャ
ンレジスタ群に供給する一方、Ｂポートのスキャンレジ
スタ群には反転パターンデータ又は所定パターンデータ
を選択的に供給する。これによれば、Ａ，Ｂ両ポートの
アドレス入力が常にビット反転となるので、Ａ，Ｂ両ポ
ートのアドレス入力が同一になることはない。また、Ａ
ポート側とＢポート側のどちらに反転パターンデータを
供給するようにするかを制御できるため、Ａ，Ｂ両ポー
トのアドレス入力を制御または予見できる。
【０００８】また、データ入力回路は、アドレス入力側
のＡポートのスキャンレジスタ群を経た所定パターンデ
ータ又は反転パターンデータをデータ入力側のＡポート
のスキャンレジスタ群に選択的に供給する。さらに、ラ
ンダムデータモードではアドレス入力側のＢポートのス
キャンレジスタ群を経た反転パターンデータ又は所定パ
ターンデータを、チェッカーボードモードではアドレス
入力側のＢポートのスキャンレジスタ群を経た所定パタ
ーンデータ又は反転パターンデータを、データ入力側の
Ｂポートのスキャンレジスタ群に選択的に供給する。
のＡポートのスキャンレジスタ群を経た所定パターンデ
ータ又は反転パターンデータをデータ入力側のＡポート
のスキャンレジスタ群に選択的に供給する。さらに、ラ
ンダムデータモードではアドレス入力側のＢポートのス
キャンレジスタ群を経た反転パターンデータ又は所定パ
ターンデータを、チェッカーボードモードではアドレス
入力側のＢポートのスキャンレジスタ群を経た所定パタ
ーンデータ又は反転パターンデータを、データ入力側の
Ｂポートのスキャンレジスタ群に選択的に供給する。
【０００９】これによれば、ランダムデータモードで
は、Ａポートから書き込まれるデータとＢポートから書
き込まれるデータが必ず反転するので、アドレス入力お
よびデータ入力の切替えにより、Ａ，Ｂ両ポートから全
アドレスに“０”および“１”を書き込みかつ読み出す
ことができる。また、チェッカーボードモードでは、Ａ
ポートからもＢポートからも同じデータを書き込めるた
め、書込み順序に拘らず、結果として、全アドレス空間
に対してチェッカーボード（市松模様）のパターンデー
タを書き込み、これを読み出すことができる。
は、Ａポートから書き込まれるデータとＢポートから書
き込まれるデータが必ず反転するので、アドレス入力お
よびデータ入力の切替えにより、Ａ，Ｂ両ポートから全
アドレスに“０”および“１”を書き込みかつ読み出す
ことができる。また、チェッカーボードモードでは、Ａ
ポートからもＢポートからも同じデータを書き込めるた
め、書込み順序に拘らず、結果として、全アドレス空間
に対してチェッカーボード（市松模様）のパターンデー
タを書き込み、これを読み出すことができる。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示すブロック
図である。図１において、デュアルポートＲＡＭ１のＡ
ポートのアドレス入力側には、第１のスキャンレジスタ
群として入力ノードに対応した例えば３個のスキャンレ
ジスタ（Ｂ１）２a1〜２a3が互いにシリアルに接続され
て配置されており、これらスキャンレジスタ２a1〜２a3
の各出力がデュアルポートＲＡＭ１のＡポートの各アド
レス入力ＡＡ０〜ＡＡ２となっている。同様に、Ｂポー
トのアドレス入力側にも、第１のスキャンレジスタ群と
して入力ノードに対応した例えば３個のスキャンレジス
タ（Ｂ１）２b1〜２b3が互いにシリアルに接続されて配
置されており、これらスキャンレジスタ２b1〜２b3の各
出力がデュアルポートＲＡＭ１のＢポートの各アドレス
入力ＢＡ０〜ＢＡ２となっている。
に説明する。図１は、本発明の一実施例を示すブロック
図である。図１において、デュアルポートＲＡＭ１のＡ
ポートのアドレス入力側には、第１のスキャンレジスタ
群として入力ノードに対応した例えば３個のスキャンレ
ジスタ（Ｂ１）２a1〜２a3が互いにシリアルに接続され
て配置されており、これらスキャンレジスタ２a1〜２a3
の各出力がデュアルポートＲＡＭ１のＡポートの各アド
レス入力ＡＡ０〜ＡＡ２となっている。同様に、Ｂポー
トのアドレス入力側にも、第１のスキャンレジスタ群と
して入力ノードに対応した例えば３個のスキャンレジス
タ（Ｂ１）２b1〜２b3が互いにシリアルに接続されて配
置されており、これらスキャンレジスタ２b1〜２b3の各
出力がデュアルポートＲＡＭ１のＢポートの各アドレス
入力ＢＡ０〜ＢＡ２となっている。
【００１１】スキャンレジスタ（Ｂ１）２a1〜２a3，２
b1〜２b3は、図２に示すように、シフトクロックＳCKに
同期してスキャン入力ＳINをラッチするフリップフロッ
プ２１と、セレクト信号Ｓに基づく動作モードに応じ
て、フリップフロップ２１にラッチされたスキャン入力
ＳINとアドレス入力ＩＮの各データの選択をなすデータ
セレクタ２２とによって構成されており、ノーマル動作
モード（Ｓ＝０）では、アドレス入力ＩＮのデータを選
択してデュアルポートＲＡＭ１のＡ，Ｂ両ポートの各ア
ドレス入力ＡＡ０〜ＡＡ２，ＢＡ０〜ＢＡ２とする。
b1〜２b3は、図２に示すように、シフトクロックＳCKに
同期してスキャン入力ＳINをラッチするフリップフロッ
プ２１と、セレクト信号Ｓに基づく動作モードに応じ
て、フリップフロップ２１にラッチされたスキャン入力
ＳINとアドレス入力ＩＮの各データの選択をなすデータ
セレクタ２２とによって構成されており、ノーマル動作
モード（Ｓ＝０）では、アドレス入力ＩＮのデータを選
択してデュアルポートＲＡＭ１のＡ，Ｂ両ポートの各ア
ドレス入力ＡＡ０〜ＡＡ２，ＢＡ０〜ＢＡ２とする。
【００１２】一方、テスト動作モード（Ｓ＝１）では、
スキャンレジスタ２a1〜２a3，２b1〜２b3は、一連のシ
フトレジスタとして動作し、スキャン入力ＳINとしてア
ドレス入力回路３を介して入力されるＭ系列のパターン
データ又はその反転パターンデータを順次シフトする。
アドレス入力回路３は、スキャン入力ＳINとアドレス反
転信号ＡINV とを２入力とするＥＸ‐ＯＲ（排他的論理
和）ゲート４と、同様にスキャン入力ＳINとアドレス反
転信号ＡINV とを２入力とするＥＸ‐ＮＯＲ（排他的否
定論理和）ゲート５とから構成されている。
スキャンレジスタ２a1〜２a3，２b1〜２b3は、一連のシ
フトレジスタとして動作し、スキャン入力ＳINとしてア
ドレス入力回路３を介して入力されるＭ系列のパターン
データ又はその反転パターンデータを順次シフトする。
アドレス入力回路３は、スキャン入力ＳINとアドレス反
転信号ＡINV とを２入力とするＥＸ‐ＯＲ（排他的論理
和）ゲート４と、同様にスキャン入力ＳINとアドレス反
転信号ＡINV とを２入力とするＥＸ‐ＮＯＲ（排他的否
定論理和）ゲート５とから構成されている。
【００１３】このアドレス入力回路３において、ＥＸ‐
ＯＲゲート４は、アドレス反転信号ＡINV が論理“０”
（以下、単に“０”と記す）のときスキャン入力ＳINで
あるＭ系列のパターンデータをそのまま出力するバッフ
ァとして機能し、アドレス反転信号ＡINV が論理“１”
（以下、単に“１”と記す）のときＭ系列のパターンデ
ータを反転して出力するインバータとして機能する。一
方、ＥＸ‐ＮＯＲゲート５は、アドレス反転信号ＡINV
が“０”のときＭ系列のパターンデータを反転して出力
するインバータとして機能し、アドレス反転信号ＡINV
が“１”のときＭ系列のパターンデータをそのまま出力
するバッファとして機能する。
ＯＲゲート４は、アドレス反転信号ＡINV が論理“０”
（以下、単に“０”と記す）のときスキャン入力ＳINで
あるＭ系列のパターンデータをそのまま出力するバッフ
ァとして機能し、アドレス反転信号ＡINV が論理“１”
（以下、単に“１”と記す）のときＭ系列のパターンデ
ータを反転して出力するインバータとして機能する。一
方、ＥＸ‐ＮＯＲゲート５は、アドレス反転信号ＡINV
が“０”のときＭ系列のパターンデータを反転して出力
するインバータとして機能し、アドレス反転信号ＡINV
が“１”のときＭ系列のパターンデータをそのまま出力
するバッファとして機能する。
【００１４】したがって、Ａポートのスキャンレジスタ
２a1〜２a3とＢポートのスキャンレジスタ２b1〜２b3に
は、互いにビット反転のパターンデータが入力されるこ
とになる。このＭ系列のパターンデータ又はその反転パ
ターンデータをスキャンレジスタ２a1〜２a3，２b1〜２
b3によって順次シフトすれば、Ａ，Ｂ両ポートの各アド
レス入力に対して最終的に全アドレスが指定され、シフ
トする毎にデュアルポートＲＡＭ１を読み書きすること
により、デュアルポートＲＡＭ１の全アドレスについて
データの読み書きが可能となる。
２a1〜２a3とＢポートのスキャンレジスタ２b1〜２b3に
は、互いにビット反転のパターンデータが入力されるこ
とになる。このＭ系列のパターンデータ又はその反転パ
ターンデータをスキャンレジスタ２a1〜２a3，２b1〜２
b3によって順次シフトすれば、Ａ，Ｂ両ポートの各アド
レス入力に対して最終的に全アドレスが指定され、シフ
トする毎にデュアルポートＲＡＭ１を読み書きすること
により、デュアルポートＲＡＭ１の全アドレスについて
データの読み書きが可能となる。
【００１５】このように、ＥＸ‐ＯＲゲート４およびＥ
Ｘ‐ＮＯＲゲート５による反転回路によってアドレス入
力回路３を構成し、このアドレス入力回路３を通してＭ
系列のパターンデータ又はその反転パターンデータを
Ａ，Ｂ両ポートのスキャンレジスタ２a1〜２a3，２b1〜
２b3に供給するようにしたことにより、Ａ，Ｂ両ポート
のアドレス入力ＡＡ０〜ＡＡ２，ＢＡ０〜ＢＡ２が常に
ビット反転となるので、Ａ，Ｂ両ポートのアドレス入力
が同一になることはない。また、Ａポート側とＢポート
側のどちらに反転パターンデータを供給するようにする
かを、アドレス反転信号ＡINV によって制御できるた
め、Ａ，Ｂ両ポートのアドレス入力を制御または予見で
きる。
Ｘ‐ＮＯＲゲート５による反転回路によってアドレス入
力回路３を構成し、このアドレス入力回路３を通してＭ
系列のパターンデータ又はその反転パターンデータを
Ａ，Ｂ両ポートのスキャンレジスタ２a1〜２a3，２b1〜
２b3に供給するようにしたことにより、Ａ，Ｂ両ポート
のアドレス入力ＡＡ０〜ＡＡ２，ＢＡ０〜ＢＡ２が常に
ビット反転となるので、Ａ，Ｂ両ポートのアドレス入力
が同一になることはない。また、Ａポート側とＢポート
側のどちらに反転パターンデータを供給するようにする
かを、アドレス反転信号ＡINV によって制御できるた
め、Ａ，Ｂ両ポートのアドレス入力を制御または予見で
きる。
【００１６】すなわち、アドレス入力が４入力で４次の
Ｍ系列をシフトさせた場合、時刻、Ｍ系列、Ａポートの
データおよびＢポートのデータの関係は、表１に示すよ
うになる。
Ｍ系列をシフトさせた場合、時刻、Ｍ系列、Ａポートの
データおよびＢポートのデータの関係は、表１に示すよ
うになる。
【表１】 これを、アドレス側から逆に見ると、表２に示すように
なる。
なる。
【表２】 さらに、書込み順序別に整理すると、表３に示すよう
に、Ａ→Ｂの書込みとＢ→Ａの書込みが必ず半分ずつに
なる。
に、Ａ→Ｂの書込みとＢ→Ａの書込みが必ず半分ずつに
なる。
【表３】 したがって、アドレス入力回路３において、Ａポート側
とＢポート側のどちらに反転パターンデータを供給する
かを、アドレス反転信号ＡINV によって切り替えること
により、ＡポートとＢポートのアドレスが逆になり、最
終的に全アドレスに対してＡ→Ｂの書込みとＢ→Ａの書
込みが実現される。
とＢポート側のどちらに反転パターンデータを供給する
かを、アドレス反転信号ＡINV によって切り替えること
により、ＡポートとＢポートのアドレスが逆になり、最
終的に全アドレスに対してＡ→Ｂの書込みとＢ→Ａの書
込みが実現される。
【００１７】デュアルポートＲＡＭ１のＡポートのデー
タ入力側には、第２のスキャンレジスタ群として入力ノ
ードに対応した例えば３個のスキャンレジスタ（Ｂ２）
６a1〜６a3が互いにシリアルに接続されて配置されてお
り、これらスキャンレジスタ６a1〜６a3の各出力がデュ
アルポートＲＡＭ１のＡポートの各データ入力ＡＩ０〜
ＡＩ２となっている。同様に、Ｂポートのデータ入力側
にも、第２のスキャンレジスタ群として入力ノードに対
応した例えば３個のスキャンレジスタ（Ｂ２）６b1〜６
b3が互いにシリアルに接続されて配置されており、これ
らスキャンレジスタ６b1〜６b3の各出力がデュアルポー
トＲＡＭ１のＢポートの各データ入力ＢＩ０〜ＢＩ２と
なっている。
タ入力側には、第２のスキャンレジスタ群として入力ノ
ードに対応した例えば３個のスキャンレジスタ（Ｂ２）
６a1〜６a3が互いにシリアルに接続されて配置されてお
り、これらスキャンレジスタ６a1〜６a3の各出力がデュ
アルポートＲＡＭ１のＡポートの各データ入力ＡＩ０〜
ＡＩ２となっている。同様に、Ｂポートのデータ入力側
にも、第２のスキャンレジスタ群として入力ノードに対
応した例えば３個のスキャンレジスタ（Ｂ２）６b1〜６
b3が互いにシリアルに接続されて配置されており、これ
らスキャンレジスタ６b1〜６b3の各出力がデュアルポー
トＲＡＭ１のＢポートの各データ入力ＢＩ０〜ＢＩ２と
なっている。
【００１８】スキャンレジスタ（Ｂ２）６b1〜６b3，６
b1〜６b3は、図３に示すように、セレクト信号Ｓに基づ
く動作モードに応じてスキャン入力ＳINとデータ入力Ｉ
Ｎの各データの選択をなすデータセレクタ２３によって
構成されており、ノーマル動作モード（Ｓ＝０）では、
データ入力ＩＮを選択してデュアルポートＲＡＭ１のデ
ータ入力ＡＩ０〜ＡＩ２，ＢＩ０〜ＢＩ２とする。一
方、テスト動作モード（Ｓ＝１）では、スキャンレジス
タ６a1〜６a3，６b1〜６b3は、一連のシフトレジスタと
して動作し、スキャン入力ＳINとしてデータ入力回路７
（７ａ，７ｂ）を介して入力されるＭ系列のパターンデ
ータ又はその反転パターンデータを順次シフトしてデー
タ入力ＡＩ０〜ＡＩ２，ＢＩ０〜ＢＩ２とする。
b1〜６b3は、図３に示すように、セレクト信号Ｓに基づ
く動作モードに応じてスキャン入力ＳINとデータ入力Ｉ
Ｎの各データの選択をなすデータセレクタ２３によって
構成されており、ノーマル動作モード（Ｓ＝０）では、
データ入力ＩＮを選択してデュアルポートＲＡＭ１のデ
ータ入力ＡＩ０〜ＡＩ２，ＢＩ０〜ＢＩ２とする。一
方、テスト動作モード（Ｓ＝１）では、スキャンレジス
タ６a1〜６a3，６b1〜６b3は、一連のシフトレジスタと
して動作し、スキャン入力ＳINとしてデータ入力回路７
（７ａ，７ｂ）を介して入力されるＭ系列のパターンデ
ータ又はその反転パターンデータを順次シフトしてデー
タ入力ＡＩ０〜ＡＩ２，ＢＩ０〜ＢＩ２とする。
【００１９】データ入力回路７（７ａ，７ｂ）は、Ａポ
ート側の２段目のスキャンレジスタ２a2の出力として導
出されるＭ系列のパターンデータ又はその反転パターン
データとデータ反転信号ＩINV とを２入力とするＥＸ‐
ＯＲゲート８と、チェッカーボードモード信号ＣＢとデ
ータ反転信号ＩINV とを２入力とするＥＸ‐ＮＯＲゲー
ト９と、Ｂポート側の２段目のスキャンレジスタ２b2の
出力として導出されるＭ系列のパターンデータ又はその
反転パターンデータとＥＸ‐ＮＯＲゲート９の出力とを
２入力とするＥＸ‐ＯＲゲート１０とによって構成され
ている。ＥＸ‐ＯＲゲート８は、データ反転信号ＩINV
が“０”のときバッファとして機能し、データ反転信号
ＩINV が“１”のときインバータとして機能する。
ート側の２段目のスキャンレジスタ２a2の出力として導
出されるＭ系列のパターンデータ又はその反転パターン
データとデータ反転信号ＩINV とを２入力とするＥＸ‐
ＯＲゲート８と、チェッカーボードモード信号ＣＢとデ
ータ反転信号ＩINV とを２入力とするＥＸ‐ＮＯＲゲー
ト９と、Ｂポート側の２段目のスキャンレジスタ２b2の
出力として導出されるＭ系列のパターンデータ又はその
反転パターンデータとＥＸ‐ＮＯＲゲート９の出力とを
２入力とするＥＸ‐ＯＲゲート１０とによって構成され
ている。ＥＸ‐ＯＲゲート８は、データ反転信号ＩINV
が“０”のときバッファとして機能し、データ反転信号
ＩINV が“１”のときインバータとして機能する。
【００２０】一方、ＥＸ‐ＯＲゲート１０は、チェッカ
ーボードモード信号ＣＢが“０”のランダムデータモー
ドでは、データ反転信号ＩINV が“０”のときインバー
タとして機能し、データ反転信号ＩINV が“１”のとき
バッファとして機能する。また、チェッカーボードモー
ド信号ＣＢが“１”のチェッカーボードモードでは、デ
ータ反転信号ＩINV が“０”のときバッファとして機能
し、データ反転信号ＩINV が“１”のときインバータと
して機能する。
ーボードモード信号ＣＢが“０”のランダムデータモー
ドでは、データ反転信号ＩINV が“０”のときインバー
タとして機能し、データ反転信号ＩINV が“１”のとき
バッファとして機能する。また、チェッカーボードモー
ド信号ＣＢが“１”のチェッカーボードモードでは、デ
ータ反転信号ＩINV が“０”のときバッファとして機能
し、データ反転信号ＩINV が“１”のときインバータと
して機能する。
【００２１】これにより、ランダムデータモードでは、
データ反転信号ＩINV が“０”のとき、Ｍ系列のパター
ンデータがＡポートのデータ入力ＡＩ０〜ＡＩ２とな
り、その反転パターンデータがＢポートのデータ入力Ｂ
Ｉ０〜ＢＩ２となる。また、データ反転信号ＩINV が
“１”のとき、反転パターンデータがＡポートのデータ
入力ＡＩ０〜ＡＩ２となり、Ｍ系列のパターンデータが
Ｂポートのデータ入力ＢＩ０〜ＢＩ２となる。一方、チ
ェッカーボードモードでは、データ反転信号ＩINV が
“０”のとき、Ｍ系列のパターンデータがＡ，Ｂ両ポー
トのデータ入力ＡＩ０〜ＡＩ２，ＢＩ０〜ＢＩ２とな
り、データ反転信号ＩINV が“１”のとき、反転パター
ンデータがＡ，Ｂ両ポートのデータ入力ＡＩ０〜ＡＩ
２，ＢＩ０〜ＢＩ２となる。
データ反転信号ＩINV が“０”のとき、Ｍ系列のパター
ンデータがＡポートのデータ入力ＡＩ０〜ＡＩ２とな
り、その反転パターンデータがＢポートのデータ入力Ｂ
Ｉ０〜ＢＩ２となる。また、データ反転信号ＩINV が
“１”のとき、反転パターンデータがＡポートのデータ
入力ＡＩ０〜ＡＩ２となり、Ｍ系列のパターンデータが
Ｂポートのデータ入力ＢＩ０〜ＢＩ２となる。一方、チ
ェッカーボードモードでは、データ反転信号ＩINV が
“０”のとき、Ｍ系列のパターンデータがＡ，Ｂ両ポー
トのデータ入力ＡＩ０〜ＡＩ２，ＢＩ０〜ＢＩ２とな
り、データ反転信号ＩINV が“１”のとき、反転パター
ンデータがＡ，Ｂ両ポートのデータ入力ＡＩ０〜ＡＩ
２，ＢＩ０〜ＢＩ２となる。
【００２２】この各モードとＡ，Ｂ両ポートのデータ入
力ＡＩ０〜ＡＩ２，ＢＩ０〜ＢＩ２の関係を表４に示
す。
力ＡＩ０〜ＡＩ２，ＢＩ０〜ＢＩ２の関係を表４に示
す。
【表４】 すなわち、上記構成のデータ入力回路７（７ａ，７ｂ）
によれば、ランダムデータモードでは、Ａポートから書
き込まれるデータとＢポートから書き込まれるデータ
が、Ａポートから“０”ならＢポートから“１”、Ａポ
ートから“１”ならＢポートから“０”というように必
ず反転する。このデータ入力の切替えと先述したアドレ
ス入力の切替えによる計４回の書込み読出しにより、
Ａ，Ｂ両ポートから全アドレスに“０”および“１”を
書き込み、読み出すことができる。
によれば、ランダムデータモードでは、Ａポートから書
き込まれるデータとＢポートから書き込まれるデータ
が、Ａポートから“０”ならＢポートから“１”、Ａポ
ートから“１”ならＢポートから“０”というように必
ず反転する。このデータ入力の切替えと先述したアドレ
ス入力の切替えによる計４回の書込み読出しにより、
Ａ，Ｂ両ポートから全アドレスに“０”および“１”を
書き込み、読み出すことができる。
【００２３】また、チェッカーボードモードでは、Ａポ
ートからもＢポートからも同じデータが書き込まれ、本
例の場合、アドレス入力が３ビットの構成であり、その
２ビット目からデータ入力を導出するようにしているの
で、アドレス０(0 0) ，アドレス１(0 1) に対しては
“０”，アドレス２(1 0) ，アドレス３(1 1) に対して
は“１”，……が書き込まれる。したがって、書込み順
序に拘らず、結果として、デュアルポートＲＡＭ１の全
アドレス空間に対してチェッカーボードのパターンデー
タを書き込み、これを読み出すことができる。
ートからもＢポートからも同じデータが書き込まれ、本
例の場合、アドレス入力が３ビットの構成であり、その
２ビット目からデータ入力を導出するようにしているの
で、アドレス０(0 0) ，アドレス１(0 1) に対しては
“０”，アドレス２(1 0) ，アドレス３(1 1) に対して
は“１”，……が書き込まれる。したがって、書込み順
序に拘らず、結果として、デュアルポートＲＡＭ１の全
アドレス空間に対してチェッカーボードのパターンデー
タを書き込み、これを読み出すことができる。
【００２４】実際のテストにおいては、ランダムデータ
モード、チェッカーボードモードと順次テストを行う。
そのテストシーケンスを表５に示す。
モード、チェッカーボードモードと順次テストを行う。
そのテストシーケンスを表５に示す。
【表５】 なお、表５において、ＡはＡポートの入力がＭ系列のパ
ターンデータ、Ａ反転はＡポートの入力がＭ系列のパタ
ーンデータの反転パターンデータ、ＢはＢポートの入力
がＭ系列のパターンデータ、Ｂ反転はＢポートの入力が
Ｍ系列のパターンデータの反転パターンデータをそれぞ
れ表している。ただし、シーケンス１１，１２のチェッ
カーボードテストは、よほど高い信頼性を望む場合以外
は省略が可能である。このため、結局のところ、同サイ
ズのシングルポートＲＡＭの５／３倍のパターン数でテ
ストできることになる。
ターンデータ、Ａ反転はＡポートの入力がＭ系列のパタ
ーンデータの反転パターンデータ、ＢはＢポートの入力
がＭ系列のパターンデータ、Ｂ反転はＢポートの入力が
Ｍ系列のパターンデータの反転パターンデータをそれぞ
れ表している。ただし、シーケンス１１，１２のチェッ
カーボードテストは、よほど高い信頼性を望む場合以外
は省略が可能である。このため、結局のところ、同サイ
ズのシングルポートＲＡＭの５／３倍のパターン数でテ
ストできることになる。
【００２５】デュアルポートＲＡＭ１のデータ出力側に
も、データ入力側と同様に、第３のレジスタ群として出
力ノードに対応した各々３個のスキャンレジスタ（Ｂ
３）１１a1〜１１a3，１１b1〜１１b3がＡ，Ｂ各ポート
に互いにシリアルに接続されて配置され、さらにＡポー
ト→Ｂポートと順に接続されている。これらスキャンレ
ジスタ（Ｂ３）１１a1〜１１a3，１１b1〜１１b3は、図
４に示すように、スキャン入力ＳINとしてデータセレク
タ１２から供給されるＭ系列のパターンデータとデータ
入力ＩＮを２入力とするＥＸ‐ＯＲゲート２４と、シフ
トクロックＳCKに同期してＥＸ‐ＯＲゲート２４の出力
をラッチするフリップフロップ２５とによって構成され
ており、データ入力ＩＮをそのままデータ出力ＯＵＴと
して、またフリップフロップ２５の出力をスキャン出力
ＳOUT としてそれぞれ導出する。
も、データ入力側と同様に、第３のレジスタ群として出
力ノードに対応した各々３個のスキャンレジスタ（Ｂ
３）１１a1〜１１a3，１１b1〜１１b3がＡ，Ｂ各ポート
に互いにシリアルに接続されて配置され、さらにＡポー
ト→Ｂポートと順に接続されている。これらスキャンレ
ジスタ（Ｂ３）１１a1〜１１a3，１１b1〜１１b3は、図
４に示すように、スキャン入力ＳINとしてデータセレク
タ１２から供給されるＭ系列のパターンデータとデータ
入力ＩＮを２入力とするＥＸ‐ＯＲゲート２４と、シフ
トクロックＳCKに同期してＥＸ‐ＯＲゲート２４の出力
をラッチするフリップフロップ２５とによって構成され
ており、データ入力ＩＮをそのままデータ出力ＯＵＴと
して、またフリップフロップ２５の出力をスキャン出力
ＳOUT としてそれぞれ導出する。
【００２６】データセレクタ１２は、アドレス反転信号
ＡINV が“０”のときに、アドレス入力におけるＡポー
トの３段目のスキャンレジスタ２a3の出力データを選択
し、アドレス反転信号ＡINV が“１”のときに、Ｂポー
トの３段目のスキャンレジスタ２b3の出力データを選択
する。その結果、アドレス反転信号ＡINV が“０”のと
きには、データ入力側のＡポートのスキャンレジスタ２
a1〜２a3を通過してＭ系列のパターンデータが、またア
ドレス反転信号ＡINV が“１”のときには、Ｂポートの
スキャンレジスタ２b1〜２b3を通過してＭ系列のパター
ンデータが、データ出力側のスキャンレジスタ１１a1〜
１１a3，１１b1〜１１b3に供給される。
ＡINV が“０”のときに、アドレス入力におけるＡポー
トの３段目のスキャンレジスタ２a3の出力データを選択
し、アドレス反転信号ＡINV が“１”のときに、Ｂポー
トの３段目のスキャンレジスタ２b3の出力データを選択
する。その結果、アドレス反転信号ＡINV が“０”のと
きには、データ入力側のＡポートのスキャンレジスタ２
a1〜２a3を通過してＭ系列のパターンデータが、またア
ドレス反転信号ＡINV が“１”のときには、Ｂポートの
スキャンレジスタ２b1〜２b3を通過してＭ系列のパター
ンデータが、データ出力側のスキャンレジスタ１１a1〜
１１a3，１１b1〜１１b3に供給される。
【００２７】このように、Ａ，Ｂ両ポートの最終段でデ
ータセレクタ１２によってシフトパスを選択すること
で、常に入力されたＭ系列のパターンデータをそのまま
出力することができる。これにより、チップ内に複数の
ＲＯＭ／ＲＡＭが存在する場合に、先ずアドレスのテス
ト回路、次にデータ入力のテスト回路、最後にデータ出
力のテスト回路という順番に数珠つなぎに接続すること
ができる。また、Ａ，Ｂ両ポートのテスト回路がどちら
も正しくシフト動作を行うか、データセレクタ１２を切
り替えてシフト動作をさせて確認することもできる。
ータセレクタ１２によってシフトパスを選択すること
で、常に入力されたＭ系列のパターンデータをそのまま
出力することができる。これにより、チップ内に複数の
ＲＯＭ／ＲＡＭが存在する場合に、先ずアドレスのテス
ト回路、次にデータ入力のテスト回路、最後にデータ出
力のテスト回路という順番に数珠つなぎに接続すること
ができる。また、Ａ，Ｂ両ポートのテスト回路がどちら
も正しくシフト動作を行うか、データセレクタ１２を切
り替えてシフト動作をさせて確認することもできる。
【００２８】上述したように、デュアルポートＲＡＭ１
の埋込みテスト回路においては、アドレス入力回路３に
よってＡ，Ｂ両ポートのアドレス入力が同一にならず、
かつ両ポートのアドレス入力の制御が可能であるととも
に、データ入力回路７によって両ポートそれぞれから
“０”，“１”の書込みが可能であるため、例えばＭ系
列を使用した短いテストパターンにて効率的にデュアル
ポートＲＡＭ１の同時書込み／同時読出しテストを実現
できる。また、上記構成の埋込みテスト回路によれば、
図５に示すように、シングルポートＲＡＭ１３の既存の
テスト回路と混在した状態で使用できる。
の埋込みテスト回路においては、アドレス入力回路３に
よってＡ，Ｂ両ポートのアドレス入力が同一にならず、
かつ両ポートのアドレス入力の制御が可能であるととも
に、データ入力回路７によって両ポートそれぞれから
“０”，“１”の書込みが可能であるため、例えばＭ系
列を使用した短いテストパターンにて効率的にデュアル
ポートＲＡＭ１の同時書込み／同時読出しテストを実現
できる。また、上記構成の埋込みテスト回路によれば、
図５に示すように、シングルポートＲＡＭ１３の既存の
テスト回路と混在した状態で使用できる。
【００２９】図５において、図１と同等部分には同一符
号を付して示してあり、デュアルポートＲＡＭ１のアド
レス入力側を経た後、シングルポートＲＡＭ１３のアド
レス入力側に供給されるパターンデータとしては、デー
タセレクタ１２によって常にＭ系列のパターンデータが
選択される。そして、シングルポートＲＡＭ１３のアド
レス入力側を経たＭ系列のパターンデータは、シングル
ポートＲＡＭ１３のデータ入力側に供給され、その後デ
ュアルポートＲＡＭ１のデータ出力側のＡ，Ｂ両ポート
を経てシングルポートＲＡＭ１３のデータ出力に供給さ
れるように接続される。
号を付して示してあり、デュアルポートＲＡＭ１のアド
レス入力側を経た後、シングルポートＲＡＭ１３のアド
レス入力側に供給されるパターンデータとしては、デー
タセレクタ１２によって常にＭ系列のパターンデータが
選択される。そして、シングルポートＲＡＭ１３のアド
レス入力側を経たＭ系列のパターンデータは、シングル
ポートＲＡＭ１３のデータ入力側に供給され、その後デ
ュアルポートＲＡＭ１のデータ出力側のＡ，Ｂ両ポート
を経てシングルポートＲＡＭ１３のデータ出力に供給さ
れるように接続される。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
所定パターンデータ又はその反転パターンデータを選択
的にアドレス入力側のＡポートのスキャンレジスタ群に
供給する一方、Ｂポートのスキャンレジスタ群には反転
パターンデータ又は所定パターンデータを選択的に供給
するアドレス入力回路を設けたことにより、Ａ，Ｂ両ポ
ートのアドレス入力が常にビット反転となり、両ポート
のアドレス入力が同一になることはないとともに、Ａ，
Ｂ両ポートのアドレス入力を制御または予見できるた
め、短いテストパターンにて効率的にデュアルポートメ
モリの同時書込み／同時読出しテストを実現できること
になる。
所定パターンデータ又はその反転パターンデータを選択
的にアドレス入力側のＡポートのスキャンレジスタ群に
供給する一方、Ｂポートのスキャンレジスタ群には反転
パターンデータ又は所定パターンデータを選択的に供給
するアドレス入力回路を設けたことにより、Ａ，Ｂ両ポ
ートのアドレス入力が常にビット反転となり、両ポート
のアドレス入力が同一になることはないとともに、Ａ，
Ｂ両ポートのアドレス入力を制御または予見できるた
め、短いテストパターンにて効率的にデュアルポートメ
モリの同時書込み／同時読出しテストを実現できること
になる。
【００３１】また、アドレス入力側のＡポートのスキャ
ンレジスタ群を経た所定パターンデータ又は反転パター
ンデータをデータ入力側のＡポートのスキャンレジスタ
群に選択的に供給するとともに、アドレス入力側のＢポ
ートスキャンレジスタ群を経た反転パターンデータ又は
所定パターンデータを、データ入力側のＢポートのスキ
ャンレジスタ群に選択的に供給するデータ入力回路を設
けたことにより、Ａポートから書き込まれるデータとＢ
ポートから書き込まれるデータが必ず反転するので、
Ａ，Ｂ両ポートから全アドレスに“０”および“１”を
書き込みかつ読み出すことができることになる。
ンレジスタ群を経た所定パターンデータ又は反転パター
ンデータをデータ入力側のＡポートのスキャンレジスタ
群に選択的に供給するとともに、アドレス入力側のＢポ
ートスキャンレジスタ群を経た反転パターンデータ又は
所定パターンデータを、データ入力側のＢポートのスキ
ャンレジスタ群に選択的に供給するデータ入力回路を設
けたことにより、Ａポートから書き込まれるデータとＢ
ポートから書き込まれるデータが必ず反転するので、
Ａ，Ｂ両ポートから全アドレスに“０”および“１”を
書き込みかつ読み出すことができることになる。
【００３２】さらに、チェッカーボードモードではデー
タ入力回路が、アドレス入力側のＢポートのスキャンレ
ジスタ群を経た所定パターンデータ又は反転パターンデ
ータを、データ入力側のＢポートのスキャンレジスタ群
に選択的に供給することにより、ＡポートからもＢポー
トからも同じデータを書き込めるため、書込み順序に拘
らず、結果として、全アドレス空間に対してチェッカー
ボードのパターンデータを書き込み、これを読み出すこ
とができることになる。
タ入力回路が、アドレス入力側のＢポートのスキャンレ
ジスタ群を経た所定パターンデータ又は反転パターンデ
ータを、データ入力側のＢポートのスキャンレジスタ群
に選択的に供給することにより、ＡポートからもＢポー
トからも同じデータを書き込めるため、書込み順序に拘
らず、結果として、全アドレス空間に対してチェッカー
ボードのパターンデータを書き込み、これを読み出すこ
とができることになる。
【図１】本発明の一実施例を示すブロック図である。
【図２】スキャンレジスタ（Ｂ１）の具体的な構成の一
例を示すブロック図である。
例を示すブロック図である。
【図３】スキャンレジスタ（Ｂ２）の具体的な構成の一
例を示すブロック図である。
例を示すブロック図である。
【図４】スキャンレジスタ（Ｂ３）の具体的な構成の一
例を示すブロック図である。
例を示すブロック図である。
【図５】本発明の変形例を示すブロック図である。
【図６】デュアルポートＲＡＭの構成図である。
【図７】従来方式を適用した場合の入力状態図である。
【図８】４次のＭ系列を示す図である。
１ デュアルポートＲＡＭ ２a1〜２a3，２b1〜２b3 スキャンレジスタ（第１のス
キャンレジスタ群） ３ アドレス入力回路 ６a1〜６a3，６b1〜６b3 スキャンレジスタ（第２のス
キャンレジスタ群） ７（７ａ，７ｂ） データ入力回路 １１a1〜１１a3，１１b1〜１１b3 スキャンレジスタ
（第３のスキャンレジスタ群） １２ データセレクタ
キャンレジスタ群） ３ アドレス入力回路 ６a1〜６a3，６b1〜６b3 スキャンレジスタ（第２のス
キャンレジスタ群） ７（７ａ，７ｂ） データ入力回路 １１a1〜１１a3，１１b1〜１１b3 スキャンレジスタ
（第３のスキャンレジスタ群） １２ データセレクタ
Claims (3)
- 【請求項１】 半導体集積回路内にデュアルポートメモ
リと共に埋め込まれてそのメモリのテストを行う埋込み
テスト回路であって、 前記デュアルポートメモリのアドレス入力側に各ノード
に対応して各ポート毎に複数段シリアルに接続された第
１のスキャンレジスタ群と、 所定パターンデータ又はその反転パターンデータを前記
第１のスキャンレジスタ群の一方のポート側に、前記反
転パターンデータ又は前記所定パターンデータを前記第
１のスキャンレジスタ群の他方のポート側に選択的に供
給するアドレス入力回路と、 前記デュアルポートメモリのデータ入力側に各ノードに
対応して各ポート毎に複数段シリアルに接続された第２
のスキャンレジスタ群と、 前記第１のスキャンレジスタ群の一方のポート側を経た
前記所定パターンデータ又は前記反転パターンデータを
前記第２のスキャンレジスタ群の一方のポート側に選択
的に供給するとともに、ランダムデータモードでは前記
第１のスキャンレジスタ群の他方のポート側を経た前記
反転パターンデータ又は前記所定パターンデータを、チ
ェッカーボードモードでは前記第１のスキャンレジスタ
群の他方のポート側を経た前記所定パターンデータ又は
前記反転パターンデータを前記第２のスキャンレジスタ
群の他方のポート側に選択的に供給するデータ入力回路
とを備えたことを特徴とするデュアルポートメモリの埋
込みテスト回路。 - 【請求項２】 前記データ入力回路は、前記所定パター
ンデータ又は前記反転パターンデータを前記第１のスキ
ャンレジスタ群の途中段から導出することを特徴とする
請求項１記載のデュアルポートメモリの埋込みテスト回
路。 - 【請求項３】 前記デュアルポートメモリのデータ出力
側に各ノードに対応して各ポート毎に複数段シリアルに
接続されかつ両ポート間でシリアルに接続された第３の
スキャンレジスタ群と、 前記第１のスキャンレジスタ群のいずれか一方のポート
側を経た前記所定パターンデータを選択して前記第３の
スキャンレジスタ群に供給するデータセレクタとを有す
ることを特徴とする請求項１記載のデュアルポートメモ
リの埋込みテスト回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243863A JPH0773699A (ja) | 1993-09-02 | 1993-09-02 | デュアルポートメモリの埋込みテスト回路 |
| US08/295,439 US5579322A (en) | 1993-09-02 | 1994-08-25 | Dual port memory having testing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5243863A JPH0773699A (ja) | 1993-09-02 | 1993-09-02 | デュアルポートメモリの埋込みテスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0773699A true JPH0773699A (ja) | 1995-03-17 |
Family
ID=17110097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5243863A Pending JPH0773699A (ja) | 1993-09-02 | 1993-09-02 | デュアルポートメモリの埋込みテスト回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5579322A (ja) |
| JP (1) | JPH0773699A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359848B1 (ko) * | 1999-12-29 | 2002-11-07 | 주식회사 하이닉스반도체 | 다중포트 램에서의 내장형 자기진단 방법 |
| JP2007109372A (ja) * | 2005-10-14 | 2007-04-26 | Internatl Business Mach Corp <Ibm> | マルチポート・メモリ・アレイの走査メモリ・テスト方法（メモリ・アレイ、メモリ・アレイのテスト法、及びマルチポート浮動小数点レジスタ） |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812469A (en) * | 1996-12-31 | 1998-09-22 | Logic Vision, Inc. | Method and apparatus for testing multi-port memory |
| GB9907254D0 (en) * | 1999-03-29 | 1999-05-26 | Sgs Thomson Microelectronics | Synchronous data adaptor |
| JP3913413B2 (ja) * | 1999-08-25 | 2007-05-09 | 富士通株式会社 | 半導体装置 |
| US6510530B1 (en) * | 1999-09-23 | 2003-01-21 | Nortel Networks Limited | At-speed built-in self testing of multi-port compact sRAMs |
| US6333872B1 (en) | 2000-11-06 | 2001-12-25 | International Business Machines Corporation | Self-test method for testing read stability in a dual-port SRAM cell |
| US6496432B2 (en) | 2000-12-08 | 2002-12-17 | International Business Machines Corporation | Method and apparatus for testing a write function of a dual-port static memory cell |
| FR2821202B1 (fr) * | 2001-02-21 | 2003-06-20 | St Microelectronics Sa | Procede de test d'un plan-memoire a acces sequentiel, et dispositif semiconducteur de memoire a acces sequentiel correspondant |
| CN1625782A (zh) * | 2002-05-15 | 2005-06-08 | 因芬奈昂技术股份有限公司 | 具有存储器器件的集成电路及用于测试该集成电路的方法 |
| CN100364015C (zh) * | 2003-11-19 | 2008-01-23 | 华为技术有限公司 | 一种多端口存储器的测试方法 |
| US7707472B1 (en) * | 2004-05-17 | 2010-04-27 | Altera Corporation | Method and apparatus for routing efficient built-in self test for on-chip circuit blocks |
| US7139204B1 (en) | 2004-06-07 | 2006-11-21 | Virage Logic Corporation | Method and system for testing a dual-port memory at speed in a stressed environment |
| US7356746B2 (en) * | 2005-11-30 | 2008-04-08 | Infineon Technologies Ag | Embedded testing circuit for testing a dual port memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3961252A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
| DE69016509T2 (de) * | 1989-05-31 | 1995-06-01 | Fujitsu Ltd | Integrierte Halbleiterschaltungsanordnung mit Testschaltung. |
| US5222067A (en) * | 1990-03-08 | 1993-06-22 | Terenix Co., Ltd. | Detection of pattern-sensitive faults in RAM by use of M-sequencers |
-
1993
- 1993-09-02 JP JP5243863A patent/JPH0773699A/ja active Pending
-
1994
- 1994-08-25 US US08/295,439 patent/US5579322A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100359848B1 (ko) * | 1999-12-29 | 2002-11-07 | 주식회사 하이닉스반도체 | 다중포트 램에서의 내장형 자기진단 방법 |
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Also Published As
| Publication number | Publication date |
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| US5579322A (en) | 1996-11-26 |
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