JP2003196996A - 集積回路メモリの冗長列試験システムおよび方法 - Google Patents
集積回路メモリの冗長列試験システムおよび方法Info
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C29/26—Accessing multiple arrays
- G11C2029/2602—Concurrent test
Abstract
(57)【要約】
【課題】 試験モード動作中により広い帯域幅を与える
追加の並列信号ビットを半導体メモリに連結された入出
力データ・バスに一時的に追加することによって、半導
体メモリの列と冗長列とを同時に試験するシステムおよ
び方法を提供すること。 【解決手段】 入出力データ・バスは、通常は列データ
を搬送するｎ個の並列信号ビットを有するが、追加の並
列信号ビットは通常は列データも冗長列データも搬送し
ない。追加の並列信号ビットは、通常は、データ・バス
上に出力されるデータに関連づけられたエコー・クロッ
クなどのクロック信号を搬送することができる。
追加の並列信号ビットを半導体メモリに連結された入出
力データ・バスに一時的に追加することによって、半導
体メモリの列と冗長列とを同時に試験するシステムおよ
び方法を提供すること。 【解決手段】 入出力データ・バスは、通常は列データ
を搬送するｎ個の並列信号ビットを有するが、追加の並
列信号ビットは通常は列データも冗長列データも搬送し
ない。追加の並列信号ビットは、通常は、データ・バス
上に出力されるデータに関連づけられたエコー・クロッ
クなどのクロック信号を搬送することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路メモリに
関し、より詳細には、１つまたは複数の冗長列が設けら
れた集積回路メモリ、特にダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）と、その試験モードに関す
る。
関し、より詳細には、１つまたは複数の冗長列が設けら
れた集積回路メモリ、特にダイナミック・ランダム・ア
クセス・メモリ（ＤＲＡＭ）と、その試験モードに関す
る。
【０００２】
【従来の技術】論理集積回路（ＩＣ）に埋め込まれたＤ
ＲＡＭやＤＲＡＭマクロを含めて、多くの集積回路メモ
リは、メモリ・アレイからデータ・バスにかけて列パス
に沿って存在する障害要素の代わりに使用可能な置換要
素として冗長列を備えている。したがって、何らかの理
由で列に障害が発生した場合、試験および修復手続きを
使用して、その障害列を冗長列に置き換える。
ＲＡＭやＤＲＡＭマクロを含めて、多くの集積回路メモ
リは、メモリ・アレイからデータ・バスにかけて列パス
に沿って存在する障害要素の代わりに使用可能な置換要
素として冗長列を備えている。したがって、何らかの理
由で列に障害が発生した場合、試験および修復手続きを
使用して、その障害列を冗長列に置き換える。
【０００３】したがって、冗長列は、通常動作中に入出
力データ・バスによって搬送されるデータ・ビット数を
超えた、メモリ・アレイまでの使用可能な列データ・パ
ス数の余剰数を表す。通常動作時には、冗長列は、列に
障害があると判定された場合にのみ使用されるため、冗
長列のためにＩＣメモリの外部まで（別々のピンまでな
ど）、あるいはメモリ・マクロの外部まで完全な並列デ
ータ・パスを設けることは、追加のＩＣ面積と外部ピン
が必要になるため望ましくない。
力データ・バスによって搬送されるデータ・ビット数を
超えた、メモリ・アレイまでの使用可能な列データ・パ
ス数の余剰数を表す。通常動作時には、冗長列は、列に
障害があると判定された場合にのみ使用されるため、冗
長列のためにＩＣメモリの外部まで（別々のピンまでな
ど）、あるいはメモリ・マクロの外部まで完全な並列デ
ータ・パスを設けることは、追加のＩＣ面積と外部ピン
が必要になるため望ましくない。
【０００４】ＩＣメモリまたはメモリ・マクロの生産試
験時には、メモリ・アレイの各列だけでなく冗長列も試
験して、障害がないか判定する必要がある。しかし、こ
れまではこれらの冗長列用に、メモリ・アレイからＩＣ
の外部またはメモリ・マクロの外部まで完全な並列デー
タ・パスを設けない限り、メモリ・アレイの通常の列と
同じテスト・パスで冗長列を試験することができなかっ
た。さらに、ワード線空間全体を試験し終わるまでメモ
リ・アレイの各ワード線のオン／オフを個別に順次に繰
り返すことによって列動作を試験しなければならないた
め、各試験工程を完了するにはかなりの時間を要した。
験時には、メモリ・アレイの各列だけでなく冗長列も試
験して、障害がないか判定する必要がある。しかし、こ
れまではこれらの冗長列用に、メモリ・アレイからＩＣ
の外部またはメモリ・マクロの外部まで完全な並列デー
タ・パスを設けない限り、メモリ・アレイの通常の列と
同じテスト・パスで冗長列を試験することができなかっ
た。さらに、ワード線空間全体を試験し終わるまでメモ
リ・アレイの各ワード線のオン／オフを個別に順次に繰
り返すことによって列動作を試験しなければならないた
め、各試験工程を完了するにはかなりの時間を要した。
【０００５】
【発明が解決しようとする課題】したがって、メモリ・
アレイから外部までの別々の完全なデータ・パスを設け
る必要なしに、通常の列と同じメモリ・アレイ試験工程
で冗長列を試験する方法を提供することが望ましいであ
ろう。そのようにすれば、外部入出力データ・バスやピ
ン数を増やさなくても重要な試験時間が節約される。
アレイから外部までの別々の完全なデータ・パスを設け
る必要なしに、通常の列と同じメモリ・アレイ試験工程
で冗長列を試験する方法を提供することが望ましいであ
ろう。そのようにすれば、外部入出力データ・バスやピ
ン数を増やさなくても重要な試験時間が節約される。
【０００６】
【課題を解決するための手段】したがって、本発明の一
態様では、半導体メモリに連結された入出力データ・バ
スに一時的に追加の並列信号ビットを追加することによ
って半導体メモリの列と冗長列とを同時に試験する方法
が提供される。入出力データ・バスは、通常は列データ
を搬送するｎ個の信号ビットを有するが、追加の並列信
号ビットは通常は列データも冗長列データも搬送しな
い。本発明の好ましい態様によれば、追加の並列信号ビ
ットは、通常は、クロック信号を搬送する。
態様では、半導体メモリに連結された入出力データ・バ
スに一時的に追加の並列信号ビットを追加することによ
って半導体メモリの列と冗長列とを同時に試験する方法
が提供される。入出力データ・バスは、通常は列データ
を搬送するｎ個の信号ビットを有するが、追加の並列信
号ビットは通常は列データも冗長列データも搬送しな
い。本発明の好ましい態様によれば、追加の並列信号ビ
ットは、通常は、クロック信号を搬送する。
【０００７】本発明の好ましい一態様では、メモリ・ア
レイを有する半導体メモリの列と冗長列とを同時に試験
する方法が提供される。この方法は、通常は、メモリ・
アレイと、それぞれｍバースト・ビットを有するｎ並列
信号ビットを有するデータ・バスとの間での１回の転送
につきｍ×ｎデータ・ビット・アクセスを行わせ、試験
中には、ｎ個の並列信号と追加の並列信号とを介して一
時的に１回の転送に付きｍ×（ｎ＋１）データ・ビット
・アクセスを行わせてｍ×ｎ本の列と同時にｍ本の追加
の冗長列を試験し、追加の並列信号は通常はメモリ・ア
レイの外部のデータ・パスには接続されない。
レイを有する半導体メモリの列と冗長列とを同時に試験
する方法が提供される。この方法は、通常は、メモリ・
アレイと、それぞれｍバースト・ビットを有するｎ並列
信号ビットを有するデータ・バスとの間での１回の転送
につきｍ×ｎデータ・ビット・アクセスを行わせ、試験
中には、ｎ個の並列信号と追加の並列信号とを介して一
時的に１回の転送に付きｍ×（ｎ＋１）データ・ビット
・アクセスを行わせてｍ×ｎ本の列と同時にｍ本の追加
の冗長列を試験し、追加の並列信号は通常はメモリ・ア
レイの外部のデータ・パスには接続されない。
【０００８】本発明の他の態様によれば、半導体メモリ
の列と冗長列とを同時に試験するシステムが提供され
る。このシステムは、通常は列データを搬送するｎ個の
並列信号ビットを有する入出力データ・バスと、通常は
列データまたは冗長列データ以外の信号を搬送する追加
の並列信号ビットとを備える。追加の並列信号ビット
は、試験中には入出力データ・バスに一時的に追加され
るように適合化され、それによって試験のためにｎ個の
並列信号ビットと追加の並列信号ビットとにより列デー
タと冗長列データとに同時にアクセスできるようになっ
ている。
の列と冗長列とを同時に試験するシステムが提供され
る。このシステムは、通常は列データを搬送するｎ個の
並列信号ビットを有する入出力データ・バスと、通常は
列データまたは冗長列データ以外の信号を搬送する追加
の並列信号ビットとを備える。追加の並列信号ビット
は、試験中には入出力データ・バスに一時的に追加され
るように適合化され、それによって試験のためにｎ個の
並列信号ビットと追加の並列信号ビットとにより列デー
タと冗長列データとに同時にアクセスできるようになっ
ている。
【０００９】
【発明の実施の形態】図１は、本発明の好ましい実施形
態を示すブロック図であり、具体的には読取りパスの動
作を例示する図である。図１に示すように、例示のメモ
リ・アレイ２０は、５１２本のワード線と、２，３０４
本のビット線および６４本の追加の冗長ビット線とから
成る空間を介してアクセスされる。８本のビット線から
成る各グループが、アレイの１本のデータ線を介して二
次センス増幅器によって多重化され、それによって２，
３０４／８＝２８８本のデータ線上でアレイ・データに
アクセスするようになっている。２８８本のデータ線
は、さらに、それぞれ７２本のデータ線から成る４つの
グループに分けられ、７２本のデータ線から成る各グル
ープごとに２本の冗長列が設けられている。
態を示すブロック図であり、具体的には読取りパスの動
作を例示する図である。図１に示すように、例示のメモ
リ・アレイ２０は、５１２本のワード線と、２，３０４
本のビット線および６４本の追加の冗長ビット線とから
成る空間を介してアクセスされる。８本のビット線から
成る各グループが、アレイの１本のデータ線を介して二
次センス増幅器によって多重化され、それによって２，
３０４／８＝２８８本のデータ線上でアレイ・データに
アクセスするようになっている。２８８本のデータ線
は、さらに、それぞれ７２本のデータ線から成る４つの
グループに分けられ、７２本のデータ線から成る各グル
ープごとに２本の冗長列が設けられている。
【００１０】通常動作時には、試験モード時とは異な
り、冗長列スイッチ２２を使用して、使用可能な７２本
のデータ線と２本の冗長列のうちから７２本の列データ
・パスを設ける。メモリを修復して障害列を置き換える
場合、冗長列のうちの１本または２本を７２本の列デー
タ・パス（参照番号２４）へとスイッチさせることがで
き、また、いずれの冗長列もスイッチさせないこともで
きるのに対し、障害列は７２本の列データ・パスからス
イッチにより切り離されることを理解されたい。試験モ
ード動作中は、冗長列スイッチ２２は、７２本のデータ
線を単に７２本の列データ・パス（２４）に通し、２本
の冗長列（２６）を２本の冗長データ・パス（２８）に
通す。
り、冗長列スイッチ２２を使用して、使用可能な７２本
のデータ線と２本の冗長列のうちから７２本の列データ
・パスを設ける。メモリを修復して障害列を置き換える
場合、冗長列のうちの１本または２本を７２本の列デー
タ・パス（参照番号２４）へとスイッチさせることがで
き、また、いずれの冗長列もスイッチさせないこともで
きるのに対し、障害列は７２本の列データ・パスからス
イッチにより切り離されることを理解されたい。試験モ
ード動作中は、冗長列スイッチ２２は、７２本のデータ
線を単に７２本の列データ・パス（２４）に通し、２本
の冗長列（２６）を２本の冗長データ・パス（２８）に
通す。
【００１１】各グループの７２本の列データ・パス（２
４）はさらに、２：１マルチプレクサ３０に接続され、
出力で３６本の読取りデータ線となる。アドレス・ビッ
トＡｘが、４個の各マルチプレクサ３０の選択入力とし
て機能する。
４）はさらに、２：１マルチプレクサ３０に接続され、
出力で３６本の読取りデータ線となる。アドレス・ビッ
トＡｘが、４個の各マルチプレクサ３０の選択入力とし
て機能する。
【００１２】メモリはさらに、１８個のバースト・マル
チプレクサ３２を備え、各バースト・マルチプレクサの
直列化比率は８：１である（入力で８並列ビット、出力
で８ビット直列バースト・データ）。各バースト・マル
チプレクサ３２は、４個の２：１マルチプレクサ３０の
それぞれから２ビットの出力を受け取る。通常動作時に
１８個のバースト・マルチプレクサ３２のそれぞれを使
用してメモリ・アレイへの読取りアクセスが行われる。
各バースト・マルチプレクサ３２に入力されるバースト
・アドレス（ＢＵＲＳＴ ＡＤＤＲ）によって、各バー
スト・マルチプレクサ３２からのデータの順次読出しが
制御される。それぞれがバースト・マルチプレクサ３２
の出力を受け取る１８個の出力ラッチ３３が、１８本の
ビット並列入出力データ・バス（Ｉ／Ｏ−０．．．Ｉ／
Ｏ−１７）上にデータを出力する。主クロック（ＣＬＫ
＿ＭＡＩＮ）から発生されるバースト・クロック信号
（ＢＵＲＳＴ ＣＬＫ）（図２およびそれに付随する以
下の説明参照）が、ＣＬＫ＿ＭＡＩＮの１サイクルに２
ビットのレートで入出力データ・バス上にデータを送り
出す。
チプレクサ３２を備え、各バースト・マルチプレクサの
直列化比率は８：１である（入力で８並列ビット、出力
で８ビット直列バースト・データ）。各バースト・マル
チプレクサ３２は、４個の２：１マルチプレクサ３０の
それぞれから２ビットの出力を受け取る。通常動作時に
１８個のバースト・マルチプレクサ３２のそれぞれを使
用してメモリ・アレイへの読取りアクセスが行われる。
各バースト・マルチプレクサ３２に入力されるバースト
・アドレス（ＢＵＲＳＴ ＡＤＤＲ）によって、各バー
スト・マルチプレクサ３２からのデータの順次読出しが
制御される。それぞれがバースト・マルチプレクサ３２
の出力を受け取る１８個の出力ラッチ３３が、１８本の
ビット並列入出力データ・バス（Ｉ／Ｏ−０．．．Ｉ／
Ｏ−１７）上にデータを出力する。主クロック（ＣＬＫ
＿ＭＡＩＮ）から発生されるバースト・クロック信号
（ＢＵＲＳＴ ＣＬＫ）（図２およびそれに付随する以
下の説明参照）が、ＣＬＫ＿ＭＡＩＮの１サイクルに２
ビットのレートで入出力データ・バス上にデータを送り
出す。
【００１３】追加のバースト・マルチプレクサ３４が、
試験モード動作時のみ、メモリ・アレイの８本の冗長列
２６に試験モード・データ・パスを提供する。このバー
スト・マルチプレクサ３４は通常動作中には使用されな
い。８本の冗長列はすべて、このバースト・マルチプレ
クサ３４への入力である。各冗長列からのデータは、試
験モード動作中にバーストとして、１８個のバースト・
マルチプレクサ３２のそれぞれによって出力される順次
データ・バーストと同時かつ並行して、順次出力され
る。
試験モード動作時のみ、メモリ・アレイの８本の冗長列
２６に試験モード・データ・パスを提供する。このバー
スト・マルチプレクサ３４は通常動作中には使用されな
い。８本の冗長列はすべて、このバースト・マルチプレ
クサ３４への入力である。各冗長列からのデータは、試
験モード動作中にバーストとして、１８個のバースト・
マルチプレクサ３２のそれぞれによって出力される順次
データ・バーストと同時かつ並行して、順次出力され
る。
【００１４】バースト・マルチプレクサ３４からの冗長
列データは、半導体メモリの通常動作中には外部には出
力されない。通常動作中には、出力ラッチ３８がエコー
・クロック信号ＣＱを出力する。これはローカルで再生
成される信号で、データ・バス（Ｉ／Ｏ−０．．．Ｉ／
Ｏ−１７）上に出力されるデータのタイミングを表す。
エコー・クロック信号ＣＱは、半導体メモリに入力され
る主クロック信号ＣＬＫ＿ＭＡＩＮの再生成信号であ
る。したがって、出力ラッチ３８は、通常動作中には列
データも冗長列データも搬送せず、エコー・クロック信
号ＣＱを搬送するために使用される。
列データは、半導体メモリの通常動作中には外部には出
力されない。通常動作中には、出力ラッチ３８がエコー
・クロック信号ＣＱを出力する。これはローカルで再生
成される信号で、データ・バス（Ｉ／Ｏ−０．．．Ｉ／
Ｏ−１７）上に出力されるデータのタイミングを表す。
エコー・クロック信号ＣＱは、半導体メモリに入力され
る主クロック信号ＣＬＫ＿ＭＡＩＮの再生成信号であ
る。したがって、出力ラッチ３８は、通常動作中には列
データも冗長列データも搬送せず、エコー・クロック信
号ＣＱを搬送するために使用される。
【００１５】試験モード動作中は、出力ラッチ３８が冗
長列データを出力するためのデータ・パスを設ける。試
験モード動作中は、マルチプレクサ３４への選択入力端
子でＴＥＳＴ信号がアクティブのときに８ビットの冗長
列データが８：１バースト・マルチプレクサ３４から
２：１マルチプレクサを介して出力ラッチ３８に順次渡
される。この冗長列データは、１８個のバースト・マル
チプレクサ３２からデータが出力されるのと同じバース
トで、出力ラッチ３８で供給可能になり、したがって、
列データと冗長列データとを同時に試験することが可能
になる。
長列データを出力するためのデータ・パスを設ける。試
験モード動作中は、マルチプレクサ３４への選択入力端
子でＴＥＳＴ信号がアクティブのときに８ビットの冗長
列データが８：１バースト・マルチプレクサ３４から
２：１マルチプレクサを介して出力ラッチ３８に順次渡
される。この冗長列データは、１８個のバースト・マル
チプレクサ３２からデータが出力されるのと同じバース
トで、出力ラッチ３８で供給可能になり、したがって、
列データと冗長列データとを同時に試験することが可能
になる。
【００１６】以下に、エコー・クロック信号ＣＱおよび
ＣＬＫ＿ＭＡＩＮからのバースト・クロック（ＢＵＲＳ
Ｔ ＣＬＫ）の生成について説明する具体例を、図２お
よび図３を参照しながら示す。主クロック信号（ＣＬＫ
＿ＭＡＩＮ）は、ＢＵＲＳＴＣＬＫを発生する回路に入
力される。ＢＵＲＳＴ ＣＬＫは、ＣＬＫ＿ＭＡＩＮの
各立上がりと各立下がりでパルスを生じる信号である。
エコー・クロックＣＱは、ＢＵＲＳＴ ＣＬＫからＣＬ
Ｋ＿ＭＡＩＮの再生成信号として、図２に示すようにし
て生成される。
ＣＬＫ＿ＭＡＩＮからのバースト・クロック（ＢＵＲＳ
Ｔ ＣＬＫ）の生成について説明する具体例を、図２お
よび図３を参照しながら示す。主クロック信号（ＣＬＫ
＿ＭＡＩＮ）は、ＢＵＲＳＴＣＬＫを発生する回路に入
力される。ＢＵＲＳＴ ＣＬＫは、ＣＬＫ＿ＭＡＩＮの
各立上がりと各立下がりでパルスを生じる信号である。
エコー・クロックＣＱは、ＢＵＲＳＴ ＣＬＫからＣＬ
Ｋ＿ＭＡＩＮの再生成信号として、図２に示すようにし
て生成される。
【００１７】ＢＵＲＳＴ ＣＬＫによって、ＣＬＫ＿Ｍ
ＡＩＮの２倍のレートで出力ラッチ３３および３８から
データをクロック出力させることができる。図２では、
１つの出力ラッチ３３または出力ラッチ３８からのデー
タ出力がＩ／Ｏ Ｄａｔａとして示されている。
ＡＩＮの２倍のレートで出力ラッチ３３および３８から
データをクロック出力させることができる。図２では、
１つの出力ラッチ３３または出力ラッチ３８からのデー
タ出力がＩ／Ｏ Ｄａｔａとして示されている。
【００１８】図３に、２：１マルチプレクサ３６への入
力信号として信号（参照番号４０）を発生する例示の回
路を示す。この回路は、トグル構成で接続されたフリッ
プ・フロップ４２を備え、これは反転ＢＵＲＳＴ＿ＣＬ
Ｋの立下がりでラッチされる。通常動作では、マルチプ
レクサ３６はこの信号４０を、マルチプレクサ３６に入
力されるディスエーブルされたＴＥＳＴに基づいて通
す。次に、出力ラッチ３８がこの信号をＣＱ（エコー・
クロック）としてクロック出力する。
力信号として信号（参照番号４０）を発生する例示の回
路を示す。この回路は、トグル構成で接続されたフリッ
プ・フロップ４２を備え、これは反転ＢＵＲＳＴ＿ＣＬ
Ｋの立下がりでラッチされる。通常動作では、マルチプ
レクサ３６はこの信号４０を、マルチプレクサ３６に入
力されるディスエーブルされたＴＥＳＴに基づいて通
す。次に、出力ラッチ３８がこの信号をＣＱ（エコー・
クロック）としてクロック出力する。
【００１９】以上、本発明の好ましい実施形態を読取り
パス回路に関して説明したが、以下に、この好ましい実
施形態の動作を読取り動作に関して具体的に説明する。
上述のように、通常動作では、メモリ・アレイから冗長
列スイッチ２６の２８８ビット出力としてデータが取り
出される。障害データ線を冗長列２６に置き換える修復
を行った後、通常動作では、冗長列スイッチ２２は、グ
ループ２５の通常データ線を介して、または冗長列２６
を介してメモリ・アレイにアクセスすることができるよ
うに設定される。この２８８ビットは、２：１マルチプ
レクサ３０へのアドレス入力Ａｘ（選択）によってさら
に１４４ビットに制限される。次に、この１４４ビット
のバースト・データは、１８個の８ビット・バースト・
マルチプレクサ３２と１８個の出力ラッチ３３とを介し
て１８本の並列ビット入出力データ・バスＩ／Ｏ−
０．．．Ｉ／Ｏ−１７に８ビットの直列バーストとして
出力される。したがって、通常動作では、読取りアクセ
ス中に１４４本の列データ・パスの出力のみが、データ
・バスＩ／Ｏ−０．．．Ｉ／Ｏ−１７に送られる。この
１４４本の列データ・パスは、グループ２５の通常のデ
ータ線と、使用されなくなった障害データ線の代わりと
なるいくつかの冗長列２６の両方を含むことができる。
パス回路に関して説明したが、以下に、この好ましい実
施形態の動作を読取り動作に関して具体的に説明する。
上述のように、通常動作では、メモリ・アレイから冗長
列スイッチ２６の２８８ビット出力としてデータが取り
出される。障害データ線を冗長列２６に置き換える修復
を行った後、通常動作では、冗長列スイッチ２２は、グ
ループ２５の通常データ線を介して、または冗長列２６
を介してメモリ・アレイにアクセスすることができるよ
うに設定される。この２８８ビットは、２：１マルチプ
レクサ３０へのアドレス入力Ａｘ（選択）によってさら
に１４４ビットに制限される。次に、この１４４ビット
のバースト・データは、１８個の８ビット・バースト・
マルチプレクサ３２と１８個の出力ラッチ３３とを介し
て１８本の並列ビット入出力データ・バスＩ／Ｏ−
０．．．Ｉ／Ｏ−１７に８ビットの直列バーストとして
出力される。したがって、通常動作では、読取りアクセ
ス中に１４４本の列データ・パスの出力のみが、データ
・バスＩ／Ｏ−０．．．Ｉ／Ｏ−１７に送られる。この
１４４本の列データ・パスは、グループ２５の通常のデ
ータ線と、使用されなくなった障害データ線の代わりと
なるいくつかの冗長列２６の両方を含むことができる。
【００２０】通常動作では、グループ２５のすべてのデ
ータ線からと、すべての冗長列２６から同時にデータを
外部に出力するような構成はない。通常動作では、出力
ラッチ３８が、メモリ・アレイに供給されるメイン・ク
ロック（ＣＬＫ＿ＭＡＩＮ）の再生信号であるエコー・
クロック信号ＣＱを出力する。
ータ線からと、すべての冗長列２６から同時にデータを
外部に出力するような構成はない。通常動作では、出力
ラッチ３８が、メモリ・アレイに供給されるメイン・ク
ロック（ＣＬＫ＿ＭＡＩＮ）の再生信号であるエコー・
クロック信号ＣＱを出力する。
【００２１】それに対して、試験モード動作中は、２８
８本の全データ線の１４４本からデータが外部に出力さ
れるのと同時にすべての冗長列２６からデータが外部に
出力される。このような試験モードは、メモリの生産試
験中に、冗長列スイッチ２２を障害データ線置換側に設
定する前に使用されるものと予想される。このような試
験モードでは、メモリ・アレイのデータ線２５と同時に
冗長列２６の動作試験が行われる。読取りアクセス時に
は、データ線のグループ２５の１４４本の通常の列デー
タ・パスの出力が、出力ラッチ３３に送られ、データ・
バスＩ／Ｏ−０．．．Ｉ／Ｏ−１７上に出力されると同
時に、８本の冗長列の出力は８：１バースト・マルチプ
レクサ３４と２：１マルチプレクサ３６を介して出力ラ
ッチ３８に送られ、マルチプレクサ３６はＴＥＳＴ信号
がアクティブの状態で冗長列データを選択する。
８本の全データ線の１４４本からデータが外部に出力さ
れるのと同時にすべての冗長列２６からデータが外部に
出力される。このような試験モードは、メモリの生産試
験中に、冗長列スイッチ２２を障害データ線置換側に設
定する前に使用されるものと予想される。このような試
験モードでは、メモリ・アレイのデータ線２５と同時に
冗長列２６の動作試験が行われる。読取りアクセス時に
は、データ線のグループ２５の１４４本の通常の列デー
タ・パスの出力が、出力ラッチ３３に送られ、データ・
バスＩ／Ｏ−０．．．Ｉ／Ｏ−１７上に出力されると同
時に、８本の冗長列の出力は８：１バースト・マルチプ
レクサ３４と２：１マルチプレクサ３６を介して出力ラ
ッチ３８に送られ、マルチプレクサ３６はＴＥＳＴ信号
がアクティブの状態で冗長列データを選択する。
【００２２】図４に、本発明の好ましい実施形態を、特
に書込みパスに関して例示する。好ましい実施形態の書
込みパスは、以下の点で読取りパスに類似している。通
常動作時には、１８本の並列ビット入出力データ・バス
Ｉ／Ｏ−０．．．Ｉ／Ｏ−１７からのみデータを受け取
る。このデータは次に１４４本の列データ・パスを介し
て、グループ２５の通常データ線と冗長列２６とのうち
の１４４本の線に供給される。このデータは、１８本の
通常データ・ビット・レシーバ４６を介して受け取ら
れ、その出力が１８個の８ビット・バースト・レジスタ
５０に格納される。受領８ビットの直列バースト・デー
タは、バースト・クロック（ＢＵＲＳＴＣＬＫ）によっ
てクロック制御されて、データ・レシーバ４６からバー
スト・レジスタ５０に格納される。通常動作時には、特
別なレシーバ４８がイナクティブＴＥＳＴ信号によって
ディスエーブルにされる。したがって、通常動作時に
は、レシーバ４８を介して受領される信号はない。
に書込みパスに関して例示する。好ましい実施形態の書
込みパスは、以下の点で読取りパスに類似している。通
常動作時には、１８本の並列ビット入出力データ・バス
Ｉ／Ｏ−０．．．Ｉ／Ｏ−１７からのみデータを受け取
る。このデータは次に１４４本の列データ・パスを介し
て、グループ２５の通常データ線と冗長列２６とのうち
の１４４本の線に供給される。このデータは、１８本の
通常データ・ビット・レシーバ４６を介して受け取ら
れ、その出力が１８個の８ビット・バースト・レジスタ
５０に格納される。受領８ビットの直列バースト・デー
タは、バースト・クロック（ＢＵＲＳＴＣＬＫ）によっ
てクロック制御されて、データ・レシーバ４６からバー
スト・レジスタ５０に格納される。通常動作時には、特
別なレシーバ４８がイナクティブＴＥＳＴ信号によって
ディスエーブルにされる。したがって、通常動作時に
は、レシーバ４８を介して受領される信号はない。
【００２３】試験モード中の動作は以下の通りである。
この場合もやはり、冗長列スイッチ２２は、信号がスイ
ッチ２２に入力されたときにすべての信号をグループ２
５の通常データ線と冗長列２６とに通すように設定され
る。アクティブＴＥＳＴ信号によって特別なレシーバ４
８がイネーブルにされ、それによって８ビットの直列バ
ースト・データがエコー・クロック（ＣＱ）を介して入
力可能になる。この直列バーストは、ＢＵＲＳＴ ＣＬ
Ｋによってバースト・レジスタ５２にロードされた後、
冗長列スイッチ２２を介して冗長列２６への転送が可能
になる。
この場合もやはり、冗長列スイッチ２２は、信号がスイ
ッチ２２に入力されたときにすべての信号をグループ２
５の通常データ線と冗長列２６とに通すように設定され
る。アクティブＴＥＳＴ信号によって特別なレシーバ４
８がイネーブルにされ、それによって８ビットの直列バ
ースト・データがエコー・クロック（ＣＱ）を介して入
力可能になる。この直列バーストは、ＢＵＲＳＴ ＣＬ
Ｋによってバースト・レジスタ５２にロードされた後、
冗長列スイッチ２２を介して冗長列２６への転送が可能
になる。
【００２４】以上の好ましい実施形態の説明より、本発
明は、通常動作時には通常他の目的に使用される追加の
並列データ・ビットを、ｎ並列データ・ビット・バスに
一時的に追加することによって、半導体メモリの列デー
タ・パスと冗長列を同時に動作試験する方法を提供する
ことがわかるであろう。
明は、通常動作時には通常他の目的に使用される追加の
並列データ・ビットを、ｎ並列データ・ビット・バスに
一時的に追加することによって、半導体メモリの列デー
タ・パスと冗長列を同時に動作試験する方法を提供する
ことがわかるであろう。
【００２５】以上、本発明について特定の好ましい実施
形態を参照しながら説明したが、当業者なら、特許請求
の範囲に記載の本発明の真の範囲および主旨から逸脱す
ることなく加えることが可能な多くの変更および改良が
わかるであろう。
形態を参照しながら説明したが、当業者なら、特許請求
の範囲に記載の本発明の真の範囲および主旨から逸脱す
ることなく加えることが可能な多くの変更および改良が
わかるであろう。
【００２６】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２７】（１）半導体メモリに連結された、通常は
列データを搬送するｎ個の並列信号ビットを有する入出
力データ・バスに、追加の並列信号ビットを一時的に追
加することにより半導体メモリの列と冗長列とを同時に
試験する方法であって、前記追加の並列信号ビットは、
通常は列データも冗長列データも搬送しない、方法。 （２）前記並列信号ビットは、通常は前記半導体メモリ
に関連づけられたクロック信号を搬送する、上記（１）
に記載の方法。 （３）前記クロック信号は前記データ・バスに関連づけ
られる、上記（２）に記載の方法。 （４）前記ｎ並列信号ビットおよび一時的に追加される
前記並列信号ビットは、前記試験中に列データと冗長列
データとを搬送する、上記（１）に記載の方法。 （５）前記試験中に、前記ｎ並列信号ビットは列データ
を搬送し、一時的に追加される前記並列信号ビットは冗
長列データを搬送する、上記（４）に記載の方法。 （６）前記半導体メモリは、通常はメモリ・アレイと前
記データ・バスの間の１回の転送につきｍ×ｎデータ・
ビット・アクセスを提供するメモリ・アレイとして構成
され、前記方法は前記試験中に一時的に１回の転送につ
きｍ×（ｎ＋１）データ・ビット・アクセスを提供する
ステップをさらに含む、上記（５）に記載の方法。 （７）前記ｍ×ｎデータ・ビット・アクセスおよび前記
ｍ×（ｎ＋１）データ・ビット・アクセスは、バースト
として提供される、上記（６）に記載の方法。 （８）前記１転送につきｍ×（ｎ＋１）データ・ビット
・アクセスは、各々がｍバースト・ビットを有するｎ＋
１並列信号を介して提供され、前記並列信号のうちの１
つの並列信号は、前記試験中にのみ使用されて前記冗長
列へのｍバースト・ビット・アクセスを提供する、上記
（７）に記載の方法。 （９）メモリ・アレイを有する半導体メモリの列と冗長
列とを同時に試験する方法であって、通常は、メモリ・
アレイと、各並列信号がｍバースト・ビットを有するｎ
個の並列信号を有するデータ・バスとの間の１回の転送
につきｍ×ｎデータ・ビット・アクセスを提供するステ
ップと、前記ｍ×ｎ本の列と同時にｍ本の追加の冗長列
を試験するために、一時的に、前記試験中に前記ｎ並列
信号と、ｍバースト・ビットを有する追加の並列信号と
を介して１回の転送につきｍ×（ｎ＋１）データ・ビッ
ト・アクセスを提供するステップとを含み、前記追加の
並列信号は、通常は前記メモリ・アレイの外部のデータ
・パスへの接続を有しない、方法。 （１０）半導体メモリの列と冗長列とを同時に試験する
システムであって、通常は、列データを搬送するｎ個の
並列信号ビットを有する入出力データ・バスと、通常
は、列データまたは冗長列データ以外の信号を搬送する
追加の並列信号ビットとを含み、前記追加の並列信号ビ
ットは、前記試験中に前記入出力データ・バスに一時的
に追加されるように適応化され、それによって前記ｎ個
の並列信号ビットと、前記追加の並列信号ビットとが試
験のために列データと冗長列データとへ同時アクセスを
提供する、システム。 （１１）前記並列信号ビットは、通常は前記半導体メモ
リに関連づけられたクロック信号を搬送する、上記（１
０）に記載のシステム。 （１２）前記クロック信号は前記データ・バスに関連づ
けられる、上記（１１）に記載のシステム。 （１３）前記試験中に、前記ｎ並列信号ビットは列デー
タを搬送し、前記追加の並列信号ビットは冗長列データ
を搬送する、上記（１０）に記載のシステム。 （１４）前記半導体メモリは、通常は列データおよび追
加の並列信号を搬送する複数のｎ個の並列信号をさらに
含み、前記追加の並列信号は、前記試験中に前記半導体
メモリとの間で前記追加の並列信号ビットを転送するよ
うに適合化される、上記（１３）に記載のシステム。 （１５）前記追加の並列信号は、前記試験中に冗長列デ
ータを搬送するように適合化される、上記（１４）に記
載のシステム。 （１６）前記追加の並列信号はバースト・マルチプレク
サおよびバースト・レジスタによって伝送され、前記バ
ースト・マルチプレクサおよび前記バースト・レジスタ
は、前記追加の並列データ・ビットと複数の冗長列との
間のアクセスを提供するために前記半導体メモリに接続
される、上記（１５）に記載のシステム。
列データを搬送するｎ個の並列信号ビットを有する入出
力データ・バスに、追加の並列信号ビットを一時的に追
加することにより半導体メモリの列と冗長列とを同時に
試験する方法であって、前記追加の並列信号ビットは、
通常は列データも冗長列データも搬送しない、方法。 （２）前記並列信号ビットは、通常は前記半導体メモリ
に関連づけられたクロック信号を搬送する、上記（１）
に記載の方法。 （３）前記クロック信号は前記データ・バスに関連づけ
られる、上記（２）に記載の方法。 （４）前記ｎ並列信号ビットおよび一時的に追加される
前記並列信号ビットは、前記試験中に列データと冗長列
データとを搬送する、上記（１）に記載の方法。 （５）前記試験中に、前記ｎ並列信号ビットは列データ
を搬送し、一時的に追加される前記並列信号ビットは冗
長列データを搬送する、上記（４）に記載の方法。 （６）前記半導体メモリは、通常はメモリ・アレイと前
記データ・バスの間の１回の転送につきｍ×ｎデータ・
ビット・アクセスを提供するメモリ・アレイとして構成
され、前記方法は前記試験中に一時的に１回の転送につ
きｍ×（ｎ＋１）データ・ビット・アクセスを提供する
ステップをさらに含む、上記（５）に記載の方法。 （７）前記ｍ×ｎデータ・ビット・アクセスおよび前記
ｍ×（ｎ＋１）データ・ビット・アクセスは、バースト
として提供される、上記（６）に記載の方法。 （８）前記１転送につきｍ×（ｎ＋１）データ・ビット
・アクセスは、各々がｍバースト・ビットを有するｎ＋
１並列信号を介して提供され、前記並列信号のうちの１
つの並列信号は、前記試験中にのみ使用されて前記冗長
列へのｍバースト・ビット・アクセスを提供する、上記
（７）に記載の方法。 （９）メモリ・アレイを有する半導体メモリの列と冗長
列とを同時に試験する方法であって、通常は、メモリ・
アレイと、各並列信号がｍバースト・ビットを有するｎ
個の並列信号を有するデータ・バスとの間の１回の転送
につきｍ×ｎデータ・ビット・アクセスを提供するステ
ップと、前記ｍ×ｎ本の列と同時にｍ本の追加の冗長列
を試験するために、一時的に、前記試験中に前記ｎ並列
信号と、ｍバースト・ビットを有する追加の並列信号と
を介して１回の転送につきｍ×（ｎ＋１）データ・ビッ
ト・アクセスを提供するステップとを含み、前記追加の
並列信号は、通常は前記メモリ・アレイの外部のデータ
・パスへの接続を有しない、方法。 （１０）半導体メモリの列と冗長列とを同時に試験する
システムであって、通常は、列データを搬送するｎ個の
並列信号ビットを有する入出力データ・バスと、通常
は、列データまたは冗長列データ以外の信号を搬送する
追加の並列信号ビットとを含み、前記追加の並列信号ビ
ットは、前記試験中に前記入出力データ・バスに一時的
に追加されるように適応化され、それによって前記ｎ個
の並列信号ビットと、前記追加の並列信号ビットとが試
験のために列データと冗長列データとへ同時アクセスを
提供する、システム。 （１１）前記並列信号ビットは、通常は前記半導体メモ
リに関連づけられたクロック信号を搬送する、上記（１
０）に記載のシステム。 （１２）前記クロック信号は前記データ・バスに関連づ
けられる、上記（１１）に記載のシステム。 （１３）前記試験中に、前記ｎ並列信号ビットは列デー
タを搬送し、前記追加の並列信号ビットは冗長列データ
を搬送する、上記（１０）に記載のシステム。 （１４）前記半導体メモリは、通常は列データおよび追
加の並列信号を搬送する複数のｎ個の並列信号をさらに
含み、前記追加の並列信号は、前記試験中に前記半導体
メモリとの間で前記追加の並列信号ビットを転送するよ
うに適合化される、上記（１３）に記載のシステム。 （１５）前記追加の並列信号は、前記試験中に冗長列デ
ータを搬送するように適合化される、上記（１４）に記
載のシステム。 （１６）前記追加の並列信号はバースト・マルチプレク
サおよびバースト・レジスタによって伝送され、前記バ
ースト・マルチプレクサおよび前記バースト・レジスタ
は、前記追加の並列データ・ビットと複数の冗長列との
間のアクセスを提供するために前記半導体メモリに接続
される、上記（１５）に記載のシステム。
【図１】特に読取りパスの動作に関して本発明の好まし
い実施形態を示すブロック図である。
い実施形態を示すブロック図である。
【図２】図１に示す好ましい実施形態で動作する特定の
信号を示すタイミング図である。
信号を示すタイミング図である。
【図３】図１に示す好ましい実施形態で動作する信号の
発生を示す概略図である。
発生を示す概略図である。
【図４】特に書込みパスの動作に関して本発明の好まし
い実施形態を示すブロック図である。
い実施形態を示すブロック図である。
２０ メモリ・アレイ
２２ 冗長列スイッチ
２４ 列データ・パス
２５ データ線
２６ 冗長列
２８ 冗長データ・パス
３２ バースト・マルチプレクサ
３３ 出力ラッチ
３４ バースト・マルチプレクサ
３６ マルチプレクサ
４６ レシーバ
５０ バースト・レジスタ
５２ バースト・レジスタ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ハロルド・ピーロ
アメリカ合衆国05489 バーモント州アン
ダーヒル ポーカービル・ロード 298
Ｆターム(参考） 5L106 AA01 AA02 AA15 CC11 CC17
DD04 DD06 DD11 EE02 EE07
GG00 GG03
Claims (16)
- 【請求項１】半導体メモリに連結された、通常は列デー
タを搬送するｎ個の並列信号ビットを有する入出力デー
タ・バスに、追加の並列信号ビットを一時的に追加する
ことにより半導体メモリの列と冗長列とを同時に試験す
る方法であって、 前記追加の並列信号ビットは、通常は列データも冗長列
データも搬送しない、 方法。 - 【請求項２】前記並列信号ビットは、通常は前記半導体
メモリに関連づけられたクロック信号を搬送する、請求
項１に記載の方法。 - 【請求項３】前記クロック信号は前記データ・バスに関
連づけられる、請求項２に記載の方法。 - 【請求項４】前記ｎ並列信号ビットおよび一時的に追加
される前記並列信号ビットは、前記試験中に列データと
冗長列データとを搬送する、請求項１に記載の方法。 - 【請求項５】前記試験中に、前記ｎ並列信号ビットは列
データを搬送し、一時的に追加される前記並列信号ビッ
トは冗長列データを搬送する、請求項４に記載の方法。 - 【請求項６】前記半導体メモリは、通常はメモリ・アレ
イと前記データ・バスの間の１回の転送につきｍ×ｎデ
ータ・ビット・アクセスを提供するメモリ・アレイとし
て構成され、前記方法は前記試験中に一時的に１回の転
送につきｍ×（ｎ＋１）データ・ビット・アクセスを提
供するステップをさらに含む、請求項５に記載の方法。 - 【請求項７】前記ｍ×ｎデータ・ビット・アクセスおよ
び前記ｍ×（ｎ＋１）データ・ビット・アクセスは、バ
ーストとして提供される、請求項６に記載の方法。 - 【請求項８】前記１転送につきｍ×（ｎ＋１）データ・
ビット・アクセスは、各々がｍバースト・ビットを有す
るｎ＋１並列信号を介して提供され、前記並列信号のう
ちの１つの並列信号は、前記試験中にのみ使用されて前
記冗長列へのｍバースト・ビット・アクセスを提供す
る、請求項７に記載の方法。 - 【請求項９】メモリ・アレイを有する半導体メモリの列
と冗長列とを同時に試験する方法であって、 通常は、メモリ・アレイと、各並列信号がｍバースト・
ビットを有するｎ個の並列信号を有するデータ・バスと
の間の１回の転送につきｍ×ｎデータ・ビット・アクセ
スを提供するステップと、 前記ｍ×ｎ本の列と同時にｍ本の追加の冗長列を試験す
るために、一時的に、前記試験中に前記ｎ並列信号と、
ｍバースト・ビットを有する追加の並列信号とを介して
１回の転送につきｍ×（ｎ＋１）データ・ビット・アク
セスを提供するステップとを含み、 前記追加の並列信号は、通常は前記メモリ・アレイの外
部のデータ・パスへの接続を有しない、 方法。 - 【請求項１０】半導体メモリの列と冗長列とを同時に試
験するシステムであって、 通常は、列データを搬送するｎ個の並列信号ビットを有
する入出力データ・バスと、 通常は、列データまたは冗長列データ以外の信号を搬送
する追加の並列信号ビットとを含み、 前記追加の並列信号ビットは、前記試験中に前記入出力
データ・バスに一時的に追加されるように適応化され、
それによって前記ｎ個の並列信号ビットと、前記追加の
並列信号ビットとが試験のために列データと冗長列デー
タとへ同時アクセスを提供する、システム。 - 【請求項１１】前記並列信号ビットは、通常は前記半導
体メモリに関連づけられたクロック信号を搬送する、請
求項１０に記載のシステム。 - 【請求項１２】前記クロック信号は前記データ・バスに
関連づけられる、請求項１１に記載のシステム。 - 【請求項１３】前記試験中に、前記ｎ並列信号ビットは
列データを搬送し、前記追加の並列信号ビットは冗長列
データを搬送する、請求項１０に記載のシステム。 - 【請求項１４】前記半導体メモリは、通常は列データお
よび追加の並列信号を搬送する複数のｎ個の並列信号を
さらに含み、 前記追加の並列信号は、前記試験中に前記半導体メモリ
との間で前記追加の並列信号ビットを転送するように適
合化される、 請求項１３に記載のシステム。 - 【請求項１５】前記追加の並列信号は、前記試験中に冗
長列データを搬送するように適合化される、請求項１４
に記載のシステム。 - 【請求項１６】前記追加の並列信号はバースト・マルチ
プレクサおよびバースト・レジスタによって伝送され、
前記バースト・マルチプレクサおよび前記バースト・レ
ジスタは、前記追加の並列データ・ビットと複数の冗長
列との間のアクセスを提供するために前記半導体メモリ
に接続される、請求項１５に記載のシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/014,032 US6915467B2 (en) | 2001-12-11 | 2001-12-11 | System and method for testing a column redundancy of an integrated circuit memory |
| US10/014032 | 2001-12-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003196996A true JP2003196996A (ja) | 2003-07-11 |
Family
ID=21763129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002357703A Withdrawn JP2003196996A (ja) | 2001-12-11 | 2002-12-10 | 集積回路メモリの冗長列試験システムおよび方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6915467B2 (ja) |
| JP (1) | JP2003196996A (ja) |
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| US20080291760A1 (en) * | 2007-05-23 | 2008-11-27 | Micron Technology, Inc. | Sub-array architecture memory devices and related systems and methods |
| US8976604B2 (en) | 2012-02-13 | 2015-03-10 | Macronix International Co., Lt. | Method and apparatus for copying data with a memory array having redundant memory |
| US9165680B2 (en) | 2013-03-11 | 2015-10-20 | Macronix International Co., Ltd. | Memory integrated circuit with a page register/status memory capable of storing only a subset of row blocks of main column blocks |
| US9773571B2 (en) | 2014-12-16 | 2017-09-26 | Macronix International Co., Ltd. | Memory repair redundancy with array cache redundancy |
| US20160218286A1 (en) | 2015-01-23 | 2016-07-28 | Macronix International Co., Ltd. | Capped contact structure with variable adhesion layer thickness |
| US9514815B1 (en) | 2015-05-13 | 2016-12-06 | Macronix International Co., Ltd. | Verify scheme for ReRAM |
| US9691478B1 (en) | 2016-04-22 | 2017-06-27 | Macronix International Co., Ltd. | ReRAM array configuration for bipolar operation |
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| KR920009059B1 (ko) | 1989-12-29 | 1992-10-13 | 삼성전자 주식회사 | 반도체 메모리 장치의 병렬 테스트 방법 |
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-
2001
- 2001-12-11 US US10/014,032 patent/US6915467B2/en not_active Expired - Fee Related
-
2002
- 2002-12-10 JP JP2002357703A patent/JP2003196996A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US20030110424A1 (en) | 2003-06-12 |
| US6915467B2 (en) | 2005-07-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
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|
| A02 | Decision of refusal |
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|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20081218 |