JP3820006B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、ワイドデータバスを有する記憶装置と論理回路を単一チップ上に混載した半導体集積回路における、半導体集積回路と同一チップ上に設けられ、記録装置の単体テストをするためのテスト回路に関するものである。
【０００２】
【従来の技術】
図３は従来のテスト回路を示す回路構成図であり、図において、２０１はテスト用データ入力端子１０２からのｍビットのテスト用データ（入力データ）を、テスト用データ書き込みクロック入力端子１０３からのクロックパルスにより順次シフトさせて書き込みを行うシフトレジスタであり、このシフトレジスタ２０１は、ｍビット×ｎ段（ｍ×ｎビット）のデータを書き込むことができる。なお、図３のシフトレジスタ２０１は、８ビット×１６段（即ち、１２８ビット）のデータを書き込む場合を示す。また、シフトレジスタ２０１には、テスト用出力制御入力端子１０８からの制御信号に基づいて出力制御を行う出力制御機能が付いている。
【０００３】
２０２はテスト対象である記憶装置としての１６ＭビットのＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であり、このＤＲＡＭ２０２は、テスト用アドレス入力端子１０４、テスト用行アドレスストローブ入力端子１０５及びテスト用列アドレスストローブ入力端子１０６からの制御信号に従ってアドレス（行アドレス及び列アドレス）が入力され、テスト用書き込み制御入力端子１０７からの制御信号により、入力されたアドレスにシフトレジスタ２０１のテスト用データの書き込みが行われる。また、このＤＲＡＭ２０２にも、シフトレジスタ２０１と同様、テスト用出力制御入力端子１０８からの制御信号（シフトレジスタ２０１に入力される制御信号とは反転された制御信号）に基づいて出力制御を行う出力制御機能が付いている。
【０００４】
２０３は複数の入力のデータを、テスト用データ出力選択入力端子１０９からの選択制御信号により、テスト用データ出力端子１０１に出力するマルチプレクサである。２０４はシフトレジスタ２０１、ＤＲＡＭ２０２及びマルチプレクサ２０３をつなぐ、ｍ×ｎビット幅（ここで、ｍはチップのテスト用データバスビット幅、ｎは内部ワイドデータバスビット幅／ｍ）のワイドデータバスである。この図３のワイドデータバス２０４のビット幅は、８×１６（１２８）ビット幅である場合を示す。
【０００５】
なお、各配線につけられている数字（４，８，１２，１２８）は、転送されるデータのビット数を示している。
また、シフトレジスタ２０１のＤ（７：０）及びＱ（１２７：０）、ＤＲＡＭ２０２のＡ（１１：０）及びＤＱ（１２７：０）、マルチプレクサ２０３のＤ（１２７：０）、Ｑ（７：０）及びＳＥＬ（３：０）も、入出力されるデータのビット数を示している。例えば、Ｄ（７：０）は８ビットのデータが入力されることを示している。
【０００６】
次に動作について説明する。
（１）まず、ＤＲＡＭ２０２へのテスト用データ書き込み時の動作を説明する。
テスト用データ入力端子１０２からのテスト用データ（入力データ）は、シフトレジスタ２０１へ、テスト用データ書き込みクロック入力端子１０３からのクロックパルスの立ち上がりに応じて、クロックパルス１発毎に８ビットずつ書き込まれていく。従って、シフトレジスタ２０１に１２８ビットのテスト用データを書き込むためには、クロックパルス１発毎に８ビットずつ（シフトレジスタ２０１のＱ（１２７：０）に、Ｑ（１２７：１１９）からＱ（７：０）まで）書き込まれるので、１６発のクロックパルスが必要である。
【０００７】
ここで、シフトレジスタ２０１に８ビットずつテスト用データが順次書き込まれていくが、このように書き込まれたテスト用データは、Ｑ（１２７：０）から常に出力される状態にある。しかし、シフトレジスタ２０１には出力制御機能があり、テスト用出力制御入力端子１０８からの制御信号、例えばＨレベル（ロジックで言えば１）が、シフトレジスタ２０１のＯＥに入力されている場合、シフトレジスタ２０１に書き込まれたデータのＱ（１２７：０）からの出力は、禁止される状態となっている（出力しないように制御されている）。一方、テスト用出力制御入力端子１０８からの制御信号Ｈレベル（１）は、ＤＲＡＭ２０２に反転されて入力されている（即ち、ＤＲＡＭ２０２にはＬレベル（０）が入力されている）ので、ＤＲＡＭ２０２のＤＱ（１２７：０）は、シフトレジスタ２０１のＱ（１２７：０）とは逆にデータを出力してもよい状態になっている。このように、テスト用出力制御入力端子１０８からの制御信号により、シフトレジスタ２０１及びＤＲＡＭ２０２の出力制御を行うのは、ワイドデータバス２０４に転送されるデータが衝突しないようにするためである。
【０００８】
そして、シフトレジスタ２０１に８ビットずつ１６発分のテスト用データ（１２８ビット分のテスト用データ）が書き込まれると、テスト用出力制御入力端子１０８からの制御信号をＨレベル（１）からＬレベル（０）にする。すると、シフトレジスタ２０１のＱ（１２７：０）がテスト用データを出力してもよい状態となって、シフトレジスタ２０１からテスト用データが出力される。このように、シフトレジスタ２０１に書き込まれた１２８ビットのテスト用データは、１２８ビット幅のワイドデータバス２０４を介してＤＲＡＭ２０２に１回の書き込み動作で書き込みが行われる。
【０００９】
ＤＲＡＭ２０２は、書き込み動作時には、テスト用書き込み制御入力端子１０７からＨレベル（１）の制御信号の反転されたＬレベル（０）が入力され、読み出し動作時には、テスト用書き込み制御入力端子１０７からＬレベル（０）の制御信号の反転されたＨレベル（１）が入力される。従って、１２８ビットのテスト用データがＤＲＡＭ２０２に書き込まれる時は、テスト用書き込み制御入力端子１０７からＨレベル（１）の制御信号が送られている。
【００１０】
１２８ビットのテスト用データは、１回の書き込み動作でＤＲＡＭ２０２に格納するデータの記憶場所であるアドレスに書き込まれる。従って、テスト用データをＤＲＡＭ２０２に書き込む前に、ＤＲＡＭ２０２には、アドレスを書き込んでおく必要がある。アドレスは、テスト用アドレス入力端子１０４から１２ビットのアドレスデータとして入力される。アドレスのうち、行アドレスを入力する場合には、テスト用行アドレスストローブ入力端子１０５からの制御信号をＨレベルとし、反転されたＬレベル（０）の信号をＤＲＡＭ２０２のＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）に入力する。また、列アドレスを入力する場合には、テスト用列アドレスストローブ入力端子１０６からの制御信号をＨレベル（１）とし、反転されたＬレベル（０）の信号をＤＲＡＭ２０２のＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）に入力する。なお、通常時（行及び列アドレスを入力しない時）、テスト用行アドレスストローブ入力端子１０５及びテスト用列アドレスストローブ入力端子１０６からの制御信号はＬｏｗ（０）であり、ＤＲＡＭ２０２のＲＡＳ及びＣＡＳには信号Ｈｉｇｈ（１）が入っている。
テスト用アドレス入力端子１０４から送られるアドレスデータは１２ビットである。行アドレスは、アドレスデータ１２ビット分の〔１，０〕の組み合わせ、即ち、２12行（４０９６行）あり、列アドレスは、アドレスデータ１２ビットのうちの５ビット分の〔１，０〕の組み合わせ、即ち、２5 列（３２列）ある。
【００１１】
（２）次に、ＤＲＡＭ２０２に書き込まれたテスト用データ読み出し時（ＤＲＡＭ２０２の機能判定時）の動作について説明する。
テスト用出力制御入力端子１０８の制御信号をＨレベル（１）に切り換えて（反転された信号Ｌレベル（０）をＤＲＡＭ２０２に入力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）を出力してもよい状態とすると共に、テスト用書き込み制御入力端子１０７の制御信号をＬレベル（０）に切り換えて（反転された信号Ｈレベル（１）をＤＲＡＭ２０２に入力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）をデータ読み出し状態にし、ＤＲＡＭ２０２に書き込まれたテスト用データを１回の読み出し動作で読み出し、ワイドデータバス２０４を介してマルチプレクサ２０３に転送する。
【００１２】
そして、マルチプレクサ２０３にテスト用データが送られると、テスト用データ出力選択入力端子１０９を１６回（ｎ回）切り換えて、マルチプレクサ２０３から８ビット（ｍビット）単位でテスト用データをチップのテスト用データ出力端子１０１から読み出す。なお、１６通りの信号の切り換えができるように、テスト用データ出力選択入力端子１０９からの選択制御信号は４ビットとなっている。この読み出した８ビットのテスト用データと予め用意された８ビット期待値との比較を１６個分（ｎ回）行うことにより、ＤＲＡＭ２０２の機能判定を行う。
【００１３】
なお、本願に関連する先行技術文献として、特開昭６０−１８５３００号公報が挙げられる。
【００１４】
【発明が解決しようとする課題】
従来のテスト回路は以上のように構成されているので、
（１）シフトレジスタ２０１へのテスト用データ書き込み時、１６発（ｎ発）のクロックパルスを加えなければならず、クロックパルス分だけテスト時間がかかってしまうという課題があった。
（２）また、ＤＲＡＭ２０２に書き込まれたテスト用データの正常・異常判定をワイドデータバス分行うには、テスト用データ出力選択入力端子１０９からの選択信号を１６回（ｎ回）切り換え、チップの８ビット（ｍビット）のテスト用データ出力端子１０１からテスト用データを読み出し、８ビット（ｍビット）期待値との比較を１６（ｎ回）回行わなければならず、テスト時間がさらにかかってしまうという課題があった。
なお、テスト用データ出力端子１０１を１２８ビットとすれば、１２８ビットのテスト用データ出力端子１０１から１２８ビットのテスト用データを読み出せるので、マルチプレクサ２０３による１６回の切り換え作業も不要となり、１２８ビットの期待値との比較を１回で行うことができるように考えられるが、半導体集積回路（ＩＣ）のパッケージのピン数には制限があり、テスト用データ出力端子１０１はあくまでテスト用の端子であってテスト用データ出力端子１０１に多くのピン数を割くことができないという事情があるため、テスト用データ出力端子１０１は８ビットとされている。
【００１５】
この発明は上記のような課題を解決するためになされたもので、記憶装置への書き込み及び記憶装置からの読み出し時間（機能判定時間）を短くし、テスト時間を短縮することができると共に、記憶装置の単体テストを確実にできる半導体装置を得ることを目的とする。
【００１６】
【課題を解決するための手段】
この発明に係る半導体装置は、ｍ（ｍは自然数）個の入力端子からｍビットデータをクロックで取り込みｍビットデータを出力し、このｍビットデータをｎ（ｎは２以上の自然数）本に分岐し、ｎ個の同一のｍビットデータを出力するデータ書き込み手段と、ｍ×ｎ個のデータ入出力部を有し、データ書き込み手段の出力に応じて、データ入出力部を介してｎ個のｍビットデータが書き込まれ、書き込まれたｎ個のｍビットデータが読み出され、データ入出力部を介して出力される記憶装置と、記憶装置から読み出されたｎ個のｍビットデータを受け、ｍ×ｎ個のデータが書き込まれ、ｎ個の中のいずれのｍビットデータを第１の出力端子へ出力するかを選択する出力選択信号に応じて、ｍビットデータを第１の出力端子へ出力するマルチプレクサと、記憶装置から読み出されたｎ個のｍビットデータを受け、これらのデータの一致・不一致を判定して第２の出力端子へ出力する判定回路と、データ書き込み手段、記憶装置のデータ入出力部、マルチプレクサ及び判定回路と接続され、データ書き込み手段と記憶装置間、マルチプレクサと記憶装置間、及び判定回路と憶装置間で、ｎ個のｍビットデータを転送可能なｍ×ｎ本のバスを有するワイドデータバスとを備えたものである。
【００１７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるテスト回路を示す回路構成図であり、図において、２０５はテスト用データ入力端子（入出力端子）１０２からのｍビットのテスト用データ（ｍビットデータ）を、テスト用データ書き込みクロック入力端子１０３からのクロックパルス１発で書き込みを行い、直ちにこのｍビットのテスト用データを出力するＤフリップフロップ（データ書き込み手段）である。なお、図１のＤフリップフロップ２０５は、８ビットのテスト用データを書き込む場合を示している。また、Ｄフリップフロップ２０５には、図３に示した従来のテスト回路におけるシフトレジスタ２０１と同様、テスト用出力制御入力端子１０８からの制御信号に基づいて出力制御を行う出力制御機能が付いている。
【００１８】
２０２はテスト対象である記憶装置としての１６ＭビットのＤＲＡＭであり、このＤＲＡＭ２０２は、テスト用アドレス入力端子１０４、テスト用行アドレスストローブ入力端子１０５及びテスト用列アドレスストローブ入力端子１０６からの制御信号に従ってアドレス（行アドレス及び列アドレス）が入力され、テスト用書き込み制御入力端子１０７からの制御信号により、入力されたアドレスにＤフリップフロップ２０５のテスト用データの書き込みが行われる。また、このＤＲＡＭ２０２にも、Ｄフリップフロップ２０５と同様、テスト用出力制御入力端子１０８からの制御信号（Ｄフリップフロップ２０５に入力される制御信号とは反転された制御信号）に基づいて出力制御を行う出力制御機能が付いている。
【００１９】
２０３はテスト用データ出力選択入力端子１０９からの選択制御信号（選択信号）により選択された特定の入力データ（ｎ個のｍビットデータ）をテスト用データ出力端子１０１に出力するマルチプレクサ（選択データ出力部、機能判定手段）である。２０６はｎ個のｍビットデータそれぞれの一致・不一致を判定する一致・不一致判定回路（一致・不一致判定部、機能判定手段）であり、この一致・不一致判定回路２０６の判定結果は、テスト用一致・不一致判定結果出力端子１１０に出力される。なお、図１の一致・不一致判定回路２０６は、１６個の８ビットデータの一致・不一致を判定するものである。
【００２０】
２０４はｍ×ｎビット幅（ここで、ｍはチップのテスト用データバスビット幅、ｎは内部ワイドデータバスビット幅／ｍ）のワイドデータバスである。このワイドデータバス２０４のビット幅は、８×１６（１２８）である。２０７はＤフリップフロップ２０５とワイドデータバス２０４をつなぐｍビットのデータ線（データ書き込み手段）であり、このデータ線２０７は、ｍビットの同一データをそのままｎ本に分岐してｎ個のｍビットデータをｍ×ｎビットのワイドデータバス２０４に送るものである。なお、データ線２０７は、８ビットのデータを１６本に分岐している。２０８はワイドデータバス２０４と一致・不一致判定回路２０６をつなぐｍビットのデータ線（一致・不一致判定部、機能判定手段）であり、このデータ線２０８は、ワイドデータバス２０４からのｍ×ｎビットのデータをｎ個の同一ｍビットデータに分配して一致・不一致判定回路２０６に送るものである。データ線２０８は、１２８ビットのデータを１６個の同一８ビットデータに分配している。また、各配線につけられている数字（４，８，１２，１２８）は、転送されるデータのビット数を示している。
【００２１】
上述したチップのテスト用データ入力端子１０２とテスト用データ出力端子１０１は、ｍビットデータの双方向端子として入出力共通の場合でもよい。
また、記憶装置としてＤＲＡＭ２０２を示したが、ＳＲＡＭなどの記憶装置であってもよい。
【００２２】
次に動作について説明する。
（１）まず、ＤＲＡＭ２０２へのテスト用データ書き込み時の動作を説明する。 テスト用データ入力端子１０２からの８ビットのテスト用データは、テスト用データ書き込みクロック入力端子１０３からのクロックパルスの立ち上がりに応じて、クロックパルス１発で８ビットのデータがＤフリップフロップ２０５に書き込まれ、この書き込まれた８ビットのテスト用データは、直ちにＤフリップフロップ２０５のＱ（７：０）から出力される。
【００２３】
Ｄフリップフロップ２０５及びＤＲＡＭ２０２はともに出力制御機能を備えている。テスト用出力制御入力端子１０８からの制御信号がＨレベル（１）の場合、Ｄフリップフロップ２０５のＱ（７：０）は出力が禁止された状態となり、一方、ＤＲＡＭ２０２は制御信号Ｈレベル（１）が反転されてＬレベル（０）が入力されているので、ＤＱ（１２７：０）からデータを出力してもよい状態になっている。逆に、テスト用出力制御入力端子１０８からの制御信号がＬレベル（０）の場合、Ｄフリップフロップ２０５は８ビットのテスト用データをＱ（７：０）から出力してもよい状態になり、一方、ＤＲＡＭ２０２は制御信号Ｌレベル（０）が反転されてＨレベル（１）が入力されているので、ＤＲＡＭ２０２のＤＱ（１２７：０）は出力が禁止された状態となる。このように、出力制御機能が設けられているので、Ｄフリップフロップ２０５及びＤＲＡＭ２０２から出力されるデータがワイドデータバス２０４上で衝突することはない。なお、テスト用データの書き込み動作時には、テスト用出力制御入力端子１０８の制御信号はＬレベル（０）となっている。
【００２４】
Ｄフリップフロップ２０５のＱ（７：０）から出力された８ビットのテスト用データは、データ線２０７において同一の８ビットデータをそのまま１６本に分岐される。そして、同一の８ビットデータ１６個（即ち、１２８ビットのデータ）が１回の書き込み動作で１２８ビット幅のワイドデータバス２０４を介してＤＲＡＭ２０２に書き込まれる。
【００２５】
ＤＲＡＭ２０２は、書き込み動作時には、テスト用書き込み制御入力端子１０７からＨレベル（１）の制御信号の反転されたＬレベル（０）が入力され、読み出し動作時には、テスト用書き込み制御入力端子１０７からＬレベル（０）の制御信号の反転されたＨレベル（１）が入力される。従って、１２８ビットのテスト用データがＤＲＡＭ２０２に書き込まれる時は、テスト用書き込み制御入力端子１０７からＨレベル（１）の制御信号が送られている。
【００２６】
なお、テスト用データをＤＲＡＭ２０２に書き込む前に、ＤＲＡＭ２０２には、アドレスを書き込んでおく必要があるが、このアドレスの書き込みは、テスト用アドレス入力端子１０４から１２ビットのアドレスデータとして入力され、テスト用行アドレスストローブ入力端子１０５及びテスト用列アドレスストローブ入力端子１０６からの制御信号に基づいて、行アドレス及び列アドレスが書き込まれる。
また、行アドレスは、テスト用アドレス入力端子１０４からのアドレスデータ１２ビット分の〔１，０〕の組み合わせ、即ち、２12行（４０９６行）あり、列アドレスは、アドレスデータ１２ビットのうちの５ビット分の〔１，０〕の組み合わせ、即ち、２5 列（３２列）ある。
【００２７】
（２）次に、ＤＲＡＭ２０２に書き込まれたテスト用データ読み出し時（ＤＲＡＭ２０２の機能判定時）の動作について説明する。
テスト用出力制御入力端子１０８の制御信号をＨレベル（１）に切り換えて（反転された信号Ｌレベル（０）をＤＲＡＭ２０２に入力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）を出力してもよい状態とすると共に、テスト用書き込み制御入力端子１０７の制御信号をＬレベル（０）に切り換えて（反転された信号Ｈレベル（１）をＤＲＡＭ２０２に入力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）をデータ読み出し状態にし、ＤＲＡＭ２０２に書き込まれた１２８ビットのテスト用データ（１６個の同一８ビットデータ）を１回の読み出し動作で読み出し、ワイドデータバス２０４を介してマルチプレクサ２０３及び一致・不一致判定回路２０６に転送する。
【００２８】
ＤＲＡＭ２０２から転送された１２８ビットのテスト用データ（１６個の同一８ビットデータ）は、マルチプレクサ２０３に書き込まれる。テスト用データ出力選択入力端子１０９からの選択制御信号をある値に固定し、マルチプレクサ２０３から１６個の同一８ビットデータの中から１個の８ビットデータを、チップのテスト用データ出力端子１０１から読み出す。そして、この読み出した８ビットのテスト用データと予め用意された８ビット期待値との比較を１回行う。
【００２９】
また、ＤＲＡＭ２０２から転送された１２８ビットのテスト用データ（１６個の同一８ビットデータ）は、データ線２０８により、８ビットの同一データ１６個に分配されて、一致・不一致判定回路２０６に送られる。そして、一致・不一致判定回路２０６は、８ビットの同一データ１６個それぞれの一致・不一致を判定し、この判定結果をテスト用一致・不一致判定結果出力端子１１０でモニタする。通常、ＤＲＡＭ２０２が正常であれば、８ビットのデータ１６個が一致し、ＤＲＡＭ２０２に異常な箇所があれば、８ビットのデータ１６個が不一致となる。例えば、出力結果が１であれば一致であり、出力結果が０であれば不一致であると判断される。
【００３０】
このように、テスト用データ出力端子１０１から出力された８ビットのテスト用データと予め用意された８ビット期待値とが一致し、かつ、テスト用一致・不一致判定結果出力端子１１０の判定結果が一致すれば、ＤＲＡＭ２０２は正常であると判断され、テスト用データ出力端子１０１の出力結果またはテスト用一致・不一致判定結果出力端子１１０の判定結果のいずれか一方でも一致しなければ、ＤＲＡＭ２０２の異常と判断される。
【００３１】
以上のように、この実施の形態１によれば、Ｄフリップフロップ２０５を用いて１発のクロックパルスでｍビットのテスト用データを書き込み、ｍビットのテスト用データを出力し、データ線２０７でｍビットのテスト用データを同一ｍビットデータｎ個に分岐して、ＤＲＡＭ２０２に１回の書き込み動作でｍ×ｎビットのテスト用データを書き込むように構成したので、シフトレジスタ２０１を用いた従来のテスト回路よりも書き込みクロック数を（ｎ−１）回減らすことができる。
【００３２】
また、テスト用データ出力選択入力端子１０９からの選択制御信号を固定し、マルチプレクサ２０３からテスト用データ出力端子１０１に出力されるｍビットのテスト用データとｍビットの期待値との比較を１回行うと共に、一致・不一致判定回路２０６にてｎ個の同一ｍビットデータの一致・不一致をモニタして、ＤＲＡＭ２０２の全ｍ×ｎビット出力の正常・異常の判定を行うように構成したので、従来のテスト回路では、テスト用データ出力選択入力端子１０９からの選択制御信号をｎ回切り換えて、チップのｍビットのテスト用データをテスト用データ出力端子１０１から読み出し、ｍビットの期待値との比較をｎ回行う必要があったが、この実施の形態１では、ｍビットのテスト用データとｍビットの期待値との比較が１回で済み、テスト時間を短縮することができる。
【００３３】
実施の形態２．
上記実施の形態１では、マルチプレクサ２０３からテスト用データ出力端子１０１に出力されるｍビットデータと予め用意されたｍビット期待値とを比較すると共に、一致・不一致判定回路２０６により、ｍビットデータｎ個の一致・不一致を判定し、ＤＲＡＭ２０２の正常・異常をテストするものであるが、上記実施の形態１によるテスト回路では、一致・不一致判定回路２０６中に故障（例えば、あるノードの縮退故障）などがある場合には、ＤＲＡＭ２０２が異常であるにもかかわらず、ＤＲＡＭ２０２が正常であると判断してしまうおそれがある。例えば、実際はｍビットのデータが全て１（オール１）である場合に、ＤＲＡＭ２０２の異常によりある１ビットのデータが０と記憶されているにもかかわらず、一致・不一致判定回路２０６中のノードの縮退故障により、その対応するビット（データが０であるビット）が常に１である場合、一致・不一致判定回路２０６はｍビットデータｎ個が一致と判断し、ＤＲＡＭ２０２が異常であるのに、正常と判断してしまう。
そこで、この実施の形態２では、一致・不一致判定回路２０６中の故障を検出し、一致・不一致判定回路２０６の故障による誤判定を防ぐように構成したものである。
【００３４】
図２はそのようなこの発明の実施の形態２によるテスト回路を示す回路構成図であり、図において、２０９は一致・不一致判定回路２０６中の故障を検出するためのテストパターンを生成し、この生成したテストパターンを一致・不一致判定回路２０６に送るテストパターン生成回路（テストパターン生成手段）である。このテストパターン生成回路２０９は、テスト用一致・不一致判定回路テスト入力端子１１２からの制御信号に基づいて出力制御を行う出力制御機能が付いている。２１０はテスト用出力制御入力端子１０８からの制御信号とテスト用一致・不一致判定回路テスト入力端子１１２からの制御信号の反転信号との論理積をとって、Ｄフリップフロップ２０５に出力するＡＮＤ回路である。２１１はテスト用出力制御入力端子１０８からの制御信号とテスト用一致・不一致判定回路テスト入力端子１１２からの制御信号との論理和をとって、ＤＲＡＭ２０２に出力するＯＲ回路である。
なお、図２において、図１と同一または相当する構成部分には、同一符号を付し重複する説明を省略する。
【００３５】
次に動作について説明する。
ＤＲＡＭ２０２の正常・異常をテストする場合、テスト用一致・不一致判定回路テスト入力端子１１２からの制御信号はＬレベル（０）となっている。従って、ＡＮＤ回路２１０には、テスト用一致・不一致判定回路テスト入力端子１１２からの制御信号Ｌレベル（０）の反転されたＨレベル（１）が入力されるので、ＡＮＤ回路２１０の出力は、テスト用出力制御入力端子１０８からの制御信号に応じて変わる（即ち、制御信号がＨレベルならＨレベルを出力し、ＬレベルならＬレベルを出力する）。また、ＯＲ回路２１１には、テスト用一致・不一致判定回路テスト入力端子１１２からの制御信号Ｌレベル（０）がそのまま入力されるので、ＯＲ回路２１１の出力も、テスト用出力制御入力端子１０８からの制御信号に応じて変わる（即ち、制御信号がＨレベルならＨレベルを出力し、ＬレベルならＬレベルを出力する）。この時、テストパターン生成回路２０９には、テスト用一致・不一致判定回路テスト入力端子１１２からの制御信号Ｌレベル（０）がそのまま入力され、テストパターン生成回路２０９は、Ｑ（１２７：０）から出力しないように制御されている。
このような状態において、上記実施の形態１の場合と同様の動作で、ＤＲＡＭ２０２の単体テストが行われる。
【００３６】
一致・不一致判定回路２０６の故障をテストする場合、テスト用一致・不一致判定回路テスト入力端子１１２からの制御信号は、Ｈレベル（１）となっている。従って、ＡＮＤ回路２１０には、制御信号Ｈレベル（１）の反転されたＬレベル（０）が入力されるので、ＡＮＤ回路２１０の出力は必ずＬレベル（０）になり、Ｄフリップフロップ２０５のＱ（７：０）からの出力は禁止される。また、ＯＲ回路２１１には、制御信号Ｈレベル（１）がそのまま入力されるので、ＯＲ回路２１１の出力は必ずＨレベル（１）となり、反転されたＬレベル（０）がＤＲＡＭ２０２に入力され、ＤＲＡＭ２０２のＤＱ（１２７：０）からの出力は禁止される。一方、テストパターン生成回路２０９のＱ（１２７：０）は、出力してもよい状態となり、ワイドデータバス２０４を介して一致・不一致判定回路２０６にテストパターンデータが転送される。このように、Ｄフリップフロップ２０５、ＤＲＡＭ２０２及びテストパターン生成回路２０９の出力制御を行うことにより、ワイドデータバス２０４上でデータの衝突が起こるのを防ぐことができる。
【００３７】
一致・不一致判定回路２０６の故障をテストする場合について説明する。
テストパターン生成回路２０９で生成したテストパターンを、テストパターン生成回路２０９のＱ（１２７：０）からワイドデータバス２０４を介して、一致・不一致判定回路２０６に転送する。テストパターンとしては、例えば１ビットだけＨレベルでその他の１２７ビットはＬレベルとし、Ｈレベルを順次シフトしていくパターンと、逆に１ビットだけＬレベルでその他の１２７ビットはＨレベルとし、Ｌレベルを順次シフトしていくパターンとする。このようなテストパターンを一致・不一致判定回路２０６のＤ（１２７：１２０）〜Ｄ（７：０）に入力すると、一致・不一致判定回路２０６が正常であれば、テスト用一致・不一致判定結果出力端子１１０から出力される判定結果は全て不一致（例えば０）となり、一方、一致・不一致判定回路２０６に縮退故障などの故障があれば、テスト用一致・不一致判定結果出力端子１１０から出力される判定結果は一致（例えば１）となる場合が生じる。このようにして、一致・不一致判定回路２０６のＨレベルまたはＬレベルの縮退故障を検出する。
【００３８】
以上のように、この実施の形態２によれば、テストパターン生成回路２０９が生成したテストパターンを一致・不一致判定回路２０６に送り、一致・不一致判定回路２０６の故障を検出するようにしたので、一致・不一致判定回路２０６の故障によるＤＲＡＭ２０２の機能の誤判定を防ぐことができる。
【００３９】
【発明の効果】
以上のように、この発明によれば、ｍ（ｍは自然数）個の入力端子からｍビットデータをクロックで取り込みｍビットデータを出力し、このｍビットデータをｎ（ｎは２以上の自然数）本に分岐し、ｎ個の同一のｍビットデータを出力するデータ書き込み手段と、ｍ×ｎ個のデータ入出力部を有し、データ書き込み手段の出力に応じて、データ入出力部を介してｎ個のｍビットデータが書き込まれ、書き込まれたｎ個のｍビットデータが読み出され、データ入出力部を介して出力される記憶装置と、記憶装置から読み出されたｎ個のｍビットデータを受け、ｍ×ｎ個のデータが書き込まれ、ｎ個の中のいずれのｍビットデータを第１の出力端子へ出力するかを選択する出力選択信号に応じて、ｍビットデータを第１の出力端子へ出力するマルチプレクサと、記憶装置から読み出されたｎ個のｍビットデータを受け、これらのデータの一致・不一致を判定して第２の出力端子へ出力する判定回路と、データ書き込み手段、記憶装置のデータ入出力部、マルチプレクサ及び判定回路と接続され、データ書き込み手段と記憶装置間、マルチプレクサと記憶装置間、及び判定回路と憶装置間で、ｎ個のｍビットデータを転送可能なｍ×ｎ本のバスを有するワイドデータバスとを備えるように構成したので、記憶装置にテスト用のｍビットデータを書き込む時間を短縮することができると共に、記憶装置の機能判定を行う時間も短縮することができ、その結果、記憶装置の単体テストの全体時間を短縮することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるテスト回路を示す回路構成図である。
【図２】 この発明の実施の形態２によるテスト回路を示す回路構成図である。
【図３】 従来のテスト回路を示す回路構成図である。
【符号の説明】
１０１ テスト用データ出力端子（入出力端子）、１０２ テスト用データ入力端子（入出力端子）、２０２ ＤＲＡＭ（記憶装置）、２０３ マルチプレクサ（選択データ出力部、機能判定手段）、２０４ ワイドデータバス、２０５ Ｄフリップフロップ（データ書き込み手段）、２０６ 一致・不一致判定回路（一致・不一致判定部、機能判定手段）、２０７ データ線（データ書き込み手段）、２０８ データ線（一致・不一致判定部、機能判定手段）、２０９ テストパターン生成回路（テストパターン生成手段）。
【発明の属する技術分野】
この発明は、ワイドデータバスを有する記憶装置と論理回路を単一チップ上に混載した半導体集積回路における、半導体集積回路と同一チップ上に設けられ、記録装置の単体テストをするためのテスト回路に関するものである。
【０００２】
【従来の技術】
図３は従来のテスト回路を示す回路構成図であり、図において、２０１はテスト用データ入力端子１０２からのｍビットのテスト用データ（入力データ）を、テスト用データ書き込みクロック入力端子１０３からのクロックパルスにより順次シフトさせて書き込みを行うシフトレジスタであり、このシフトレジスタ２０１は、ｍビット×ｎ段（ｍ×ｎビット）のデータを書き込むことができる。なお、図３のシフトレジスタ２０１は、８ビット×１６段（即ち、１２８ビット）のデータを書き込む場合を示す。また、シフトレジスタ２０１には、テスト用出力制御入力端子１０８からの制御信号に基づいて出力制御を行う出力制御機能が付いている。
【０００３】
２０２はテスト対象である記憶装置としての１６ＭビットのＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）であり、このＤＲＡＭ２０２は、テスト用アドレス入力端子１０４、テスト用行アドレスストローブ入力端子１０５及びテスト用列アドレスストローブ入力端子１０６からの制御信号に従ってアドレス（行アドレス及び列アドレス）が入力され、テスト用書き込み制御入力端子１０７からの制御信号により、入力されたアドレスにシフトレジスタ２０１のテスト用データの書き込みが行われる。また、このＤＲＡＭ２０２にも、シフトレジスタ２０１と同様、テスト用出力制御入力端子１０８からの制御信号（シフトレジスタ２０１に入力される制御信号とは反転された制御信号）に基づいて出力制御を行う出力制御機能が付いている。
【０００４】
２０３は複数の入力のデータを、テスト用データ出力選択入力端子１０９からの選択制御信号により、テスト用データ出力端子１０１に出力するマルチプレクサである。２０４はシフトレジスタ２０１、ＤＲＡＭ２０２及びマルチプレクサ２０３をつなぐ、ｍ×ｎビット幅（ここで、ｍはチップのテスト用データバスビット幅、ｎは内部ワイドデータバスビット幅／ｍ）のワイドデータバスである。この図３のワイドデータバス２０４のビット幅は、８×１６（１２８）ビット幅である場合を示す。
【０００５】
なお、各配線につけられている数字（４，８，１２，１２８）は、転送されるデータのビット数を示している。
また、シフトレジスタ２０１のＤ（７：０）及びＱ（１２７：０）、ＤＲＡＭ２０２のＡ（１１：０）及びＤＱ（１２７：０）、マルチプレクサ２０３のＤ（１２７：０）、Ｑ（７：０）及びＳＥＬ（３：０）も、入出力されるデータのビット数を示している。例えば、Ｄ（７：０）は８ビットのデータが入力されることを示している。
【０００６】
次に動作について説明する。
（１）まず、ＤＲＡＭ２０２へのテスト用データ書き込み時の動作を説明する。
テスト用データ入力端子１０２からのテスト用データ（入力データ）は、シフトレジスタ２０１へ、テスト用データ書き込みクロック入力端子１０３からのクロックパルスの立ち上がりに応じて、クロックパルス１発毎に８ビットずつ書き込まれていく。従って、シフトレジスタ２０１に１２８ビットのテスト用データを書き込むためには、クロックパルス１発毎に８ビットずつ（シフトレジスタ２０１のＱ（１２７：０）に、Ｑ（１２７：１１９）からＱ（７：０）まで）書き込まれるので、１６発のクロックパルスが必要である。
【０００７】
ここで、シフトレジスタ２０１に８ビットずつテスト用データが順次書き込まれていくが、このように書き込まれたテスト用データは、Ｑ（１２７：０）から常に出力される状態にある。しかし、シフトレジスタ２０１には出力制御機能があり、テスト用出力制御入力端子１０８からの制御信号、例えばＨレベル（ロジックで言えば１）が、シフトレジスタ２０１のＯＥに入力されている場合、シフトレジスタ２０１に書き込まれたデータのＱ（１２７：０）からの出力は、禁止される状態となっている（出力しないように制御されている）。一方、テスト用出力制御入力端子１０８からの制御信号Ｈレベル（１）は、ＤＲＡＭ２０２に反転されて入力されている（即ち、ＤＲＡＭ２０２にはＬレベル（０）が入力されている）ので、ＤＲＡＭ２０２のＤＱ（１２７：０）は、シフトレジスタ２０１のＱ（１２７：０）とは逆にデータを出力してもよい状態になっている。このように、テスト用出力制御入力端子１０８からの制御信号により、シフトレジスタ２０１及びＤＲＡＭ２０２の出力制御を行うのは、ワイドデータバス２０４に転送されるデータが衝突しないようにするためである。
【０００８】
そして、シフトレジスタ２０１に８ビットずつ１６発分のテスト用データ（１２８ビット分のテスト用データ）が書き込まれると、テスト用出力制御入力端子１０８からの制御信号をＨレベル（１）からＬレベル（０）にする。すると、シフトレジスタ２０１のＱ（１２７：０）がテスト用データを出力してもよい状態となって、シフトレジスタ２０１からテスト用データが出力される。このように、シフトレジスタ２０１に書き込まれた１２８ビットのテスト用データは、１２８ビット幅のワイドデータバス２０４を介してＤＲＡＭ２０２に１回の書き込み動作で書き込みが行われる。
【０００９】
ＤＲＡＭ２０２は、書き込み動作時には、テスト用書き込み制御入力端子１０７からＨレベル（１）の制御信号の反転されたＬレベル（０）が入力され、読み出し動作時には、テスト用書き込み制御入力端子１０７からＬレベル（０）の制御信号の反転されたＨレベル（１）が入力される。従って、１２８ビットのテスト用データがＤＲＡＭ２０２に書き込まれる時は、テスト用書き込み制御入力端子１０７からＨレベル（１）の制御信号が送られている。
【００１０】
１２８ビットのテスト用データは、１回の書き込み動作でＤＲＡＭ２０２に格納するデータの記憶場所であるアドレスに書き込まれる。従って、テスト用データをＤＲＡＭ２０２に書き込む前に、ＤＲＡＭ２０２には、アドレスを書き込んでおく必要がある。アドレスは、テスト用アドレス入力端子１０４から１２ビットのアドレスデータとして入力される。アドレスのうち、行アドレスを入力する場合には、テスト用行アドレスストローブ入力端子１０５からの制御信号をＨレベルとし、反転されたＬレベル（０）の信号をＤＲＡＭ２０２のＲＡＳ（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）に入力する。また、列アドレスを入力する場合には、テスト用列アドレスストローブ入力端子１０６からの制御信号をＨレベル（１）とし、反転されたＬレベル（０）の信号をＤＲＡＭ２０２のＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）に入力する。なお、通常時（行及び列アドレスを入力しない時）、テスト用行アドレスストローブ入力端子１０５及びテスト用列アドレスストローブ入力端子１０６からの制御信号はＬｏｗ（０）であり、ＤＲＡＭ２０２のＲＡＳ及びＣＡＳには信号Ｈｉｇｈ（１）が入っている。
テスト用アドレス入力端子１０４から送られるアドレスデータは１２ビットである。行アドレスは、アドレスデータ１２ビット分の〔１，０〕の組み合わせ、即ち、２12行（４０９６行）あり、列アドレスは、アドレスデータ１２ビットのうちの５ビット分の〔１，０〕の組み合わせ、即ち、２5 列（３２列）ある。
【００１１】
（２）次に、ＤＲＡＭ２０２に書き込まれたテスト用データ読み出し時（ＤＲＡＭ２０２の機能判定時）の動作について説明する。
テスト用出力制御入力端子１０８の制御信号をＨレベル（１）に切り換えて（反転された信号Ｌレベル（０）をＤＲＡＭ２０２に入力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）を出力してもよい状態とすると共に、テスト用書き込み制御入力端子１０７の制御信号をＬレベル（０）に切り換えて（反転された信号Ｈレベル（１）をＤＲＡＭ２０２に入力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）をデータ読み出し状態にし、ＤＲＡＭ２０２に書き込まれたテスト用データを１回の読み出し動作で読み出し、ワイドデータバス２０４を介してマルチプレクサ２０３に転送する。
【００１２】
そして、マルチプレクサ２０３にテスト用データが送られると、テスト用データ出力選択入力端子１０９を１６回（ｎ回）切り換えて、マルチプレクサ２０３から８ビット（ｍビット）単位でテスト用データをチップのテスト用データ出力端子１０１から読み出す。なお、１６通りの信号の切り換えができるように、テスト用データ出力選択入力端子１０９からの選択制御信号は４ビットとなっている。この読み出した８ビットのテスト用データと予め用意された８ビット期待値との比較を１６個分（ｎ回）行うことにより、ＤＲＡＭ２０２の機能判定を行う。
【００１３】
なお、本願に関連する先行技術文献として、特開昭６０−１８５３００号公報が挙げられる。
【００１４】
【発明が解決しようとする課題】
従来のテスト回路は以上のように構成されているので、
（１）シフトレジスタ２０１へのテスト用データ書き込み時、１６発（ｎ発）のクロックパルスを加えなければならず、クロックパルス分だけテスト時間がかかってしまうという課題があった。
（２）また、ＤＲＡＭ２０２に書き込まれたテスト用データの正常・異常判定をワイドデータバス分行うには、テスト用データ出力選択入力端子１０９からの選択信号を１６回（ｎ回）切り換え、チップの８ビット（ｍビット）のテスト用データ出力端子１０１からテスト用データを読み出し、８ビット（ｍビット）期待値との比較を１６（ｎ回）回行わなければならず、テスト時間がさらにかかってしまうという課題があった。
なお、テスト用データ出力端子１０１を１２８ビットとすれば、１２８ビットのテスト用データ出力端子１０１から１２８ビットのテスト用データを読み出せるので、マルチプレクサ２０３による１６回の切り換え作業も不要となり、１２８ビットの期待値との比較を１回で行うことができるように考えられるが、半導体集積回路（ＩＣ）のパッケージのピン数には制限があり、テスト用データ出力端子１０１はあくまでテスト用の端子であってテスト用データ出力端子１０１に多くのピン数を割くことができないという事情があるため、テスト用データ出力端子１０１は８ビットとされている。
【００１５】
この発明は上記のような課題を解決するためになされたもので、記憶装置への書き込み及び記憶装置からの読み出し時間（機能判定時間）を短くし、テスト時間を短縮することができると共に、記憶装置の単体テストを確実にできる半導体装置を得ることを目的とする。
【００１６】
【課題を解決するための手段】
この発明に係る半導体装置は、ｍ（ｍは自然数）個の入力端子からｍビットデータをクロックで取り込みｍビットデータを出力し、このｍビットデータをｎ（ｎは２以上の自然数）本に分岐し、ｎ個の同一のｍビットデータを出力するデータ書き込み手段と、ｍ×ｎ個のデータ入出力部を有し、データ書き込み手段の出力に応じて、データ入出力部を介してｎ個のｍビットデータが書き込まれ、書き込まれたｎ個のｍビットデータが読み出され、データ入出力部を介して出力される記憶装置と、記憶装置から読み出されたｎ個のｍビットデータを受け、ｍ×ｎ個のデータが書き込まれ、ｎ個の中のいずれのｍビットデータを第１の出力端子へ出力するかを選択する出力選択信号に応じて、ｍビットデータを第１の出力端子へ出力するマルチプレクサと、記憶装置から読み出されたｎ個のｍビットデータを受け、これらのデータの一致・不一致を判定して第２の出力端子へ出力する判定回路と、データ書き込み手段、記憶装置のデータ入出力部、マルチプレクサ及び判定回路と接続され、データ書き込み手段と記憶装置間、マルチプレクサと記憶装置間、及び判定回路と憶装置間で、ｎ個のｍビットデータを転送可能なｍ×ｎ本のバスを有するワイドデータバスとを備えたものである。
【００１７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるテスト回路を示す回路構成図であり、図において、２０５はテスト用データ入力端子（入出力端子）１０２からのｍビットのテスト用データ（ｍビットデータ）を、テスト用データ書き込みクロック入力端子１０３からのクロックパルス１発で書き込みを行い、直ちにこのｍビットのテスト用データを出力するＤフリップフロップ（データ書き込み手段）である。なお、図１のＤフリップフロップ２０５は、８ビットのテスト用データを書き込む場合を示している。また、Ｄフリップフロップ２０５には、図３に示した従来のテスト回路におけるシフトレジスタ２０１と同様、テスト用出力制御入力端子１０８からの制御信号に基づいて出力制御を行う出力制御機能が付いている。
【００１８】
２０２はテスト対象である記憶装置としての１６ＭビットのＤＲＡＭであり、このＤＲＡＭ２０２は、テスト用アドレス入力端子１０４、テスト用行アドレスストローブ入力端子１０５及びテスト用列アドレスストローブ入力端子１０６からの制御信号に従ってアドレス（行アドレス及び列アドレス）が入力され、テスト用書き込み制御入力端子１０７からの制御信号により、入力されたアドレスにＤフリップフロップ２０５のテスト用データの書き込みが行われる。また、このＤＲＡＭ２０２にも、Ｄフリップフロップ２０５と同様、テスト用出力制御入力端子１０８からの制御信号（Ｄフリップフロップ２０５に入力される制御信号とは反転された制御信号）に基づいて出力制御を行う出力制御機能が付いている。
【００１９】
２０３はテスト用データ出力選択入力端子１０９からの選択制御信号（選択信号）により選択された特定の入力データ（ｎ個のｍビットデータ）をテスト用データ出力端子１０１に出力するマルチプレクサ（選択データ出力部、機能判定手段）である。２０６はｎ個のｍビットデータそれぞれの一致・不一致を判定する一致・不一致判定回路（一致・不一致判定部、機能判定手段）であり、この一致・不一致判定回路２０６の判定結果は、テスト用一致・不一致判定結果出力端子１１０に出力される。なお、図１の一致・不一致判定回路２０６は、１６個の８ビットデータの一致・不一致を判定するものである。
【００２０】
２０４はｍ×ｎビット幅（ここで、ｍはチップのテスト用データバスビット幅、ｎは内部ワイドデータバスビット幅／ｍ）のワイドデータバスである。このワイドデータバス２０４のビット幅は、８×１６（１２８）である。２０７はＤフリップフロップ２０５とワイドデータバス２０４をつなぐｍビットのデータ線（データ書き込み手段）であり、このデータ線２０７は、ｍビットの同一データをそのままｎ本に分岐してｎ個のｍビットデータをｍ×ｎビットのワイドデータバス２０４に送るものである。なお、データ線２０７は、８ビットのデータを１６本に分岐している。２０８はワイドデータバス２０４と一致・不一致判定回路２０６をつなぐｍビットのデータ線（一致・不一致判定部、機能判定手段）であり、このデータ線２０８は、ワイドデータバス２０４からのｍ×ｎビットのデータをｎ個の同一ｍビットデータに分配して一致・不一致判定回路２０６に送るものである。データ線２０８は、１２８ビットのデータを１６個の同一８ビットデータに分配している。また、各配線につけられている数字（４，８，１２，１２８）は、転送されるデータのビット数を示している。
【００２１】
上述したチップのテスト用データ入力端子１０２とテスト用データ出力端子１０１は、ｍビットデータの双方向端子として入出力共通の場合でもよい。
また、記憶装置としてＤＲＡＭ２０２を示したが、ＳＲＡＭなどの記憶装置であってもよい。
【００２２】
次に動作について説明する。
（１）まず、ＤＲＡＭ２０２へのテスト用データ書き込み時の動作を説明する。 テスト用データ入力端子１０２からの８ビットのテスト用データは、テスト用データ書き込みクロック入力端子１０３からのクロックパルスの立ち上がりに応じて、クロックパルス１発で８ビットのデータがＤフリップフロップ２０５に書き込まれ、この書き込まれた８ビットのテスト用データは、直ちにＤフリップフロップ２０５のＱ（７：０）から出力される。
【００２３】
Ｄフリップフロップ２０５及びＤＲＡＭ２０２はともに出力制御機能を備えている。テスト用出力制御入力端子１０８からの制御信号がＨレベル（１）の場合、Ｄフリップフロップ２０５のＱ（７：０）は出力が禁止された状態となり、一方、ＤＲＡＭ２０２は制御信号Ｈレベル（１）が反転されてＬレベル（０）が入力されているので、ＤＱ（１２７：０）からデータを出力してもよい状態になっている。逆に、テスト用出力制御入力端子１０８からの制御信号がＬレベル（０）の場合、Ｄフリップフロップ２０５は８ビットのテスト用データをＱ（７：０）から出力してもよい状態になり、一方、ＤＲＡＭ２０２は制御信号Ｌレベル（０）が反転されてＨレベル（１）が入力されているので、ＤＲＡＭ２０２のＤＱ（１２７：０）は出力が禁止された状態となる。このように、出力制御機能が設けられているので、Ｄフリップフロップ２０５及びＤＲＡＭ２０２から出力されるデータがワイドデータバス２０４上で衝突することはない。なお、テスト用データの書き込み動作時には、テスト用出力制御入力端子１０８の制御信号はＬレベル（０）となっている。
【００２４】
Ｄフリップフロップ２０５のＱ（７：０）から出力された８ビットのテスト用データは、データ線２０７において同一の８ビットデータをそのまま１６本に分岐される。そして、同一の８ビットデータ１６個（即ち、１２８ビットのデータ）が１回の書き込み動作で１２８ビット幅のワイドデータバス２０４を介してＤＲＡＭ２０２に書き込まれる。
【００２５】
ＤＲＡＭ２０２は、書き込み動作時には、テスト用書き込み制御入力端子１０７からＨレベル（１）の制御信号の反転されたＬレベル（０）が入力され、読み出し動作時には、テスト用書き込み制御入力端子１０７からＬレベル（０）の制御信号の反転されたＨレベル（１）が入力される。従って、１２８ビットのテスト用データがＤＲＡＭ２０２に書き込まれる時は、テスト用書き込み制御入力端子１０７からＨレベル（１）の制御信号が送られている。
【００２６】
なお、テスト用データをＤＲＡＭ２０２に書き込む前に、ＤＲＡＭ２０２には、アドレスを書き込んでおく必要があるが、このアドレスの書き込みは、テスト用アドレス入力端子１０４から１２ビットのアドレスデータとして入力され、テスト用行アドレスストローブ入力端子１０５及びテスト用列アドレスストローブ入力端子１０６からの制御信号に基づいて、行アドレス及び列アドレスが書き込まれる。
また、行アドレスは、テスト用アドレス入力端子１０４からのアドレスデータ１２ビット分の〔１，０〕の組み合わせ、即ち、２12行（４０９６行）あり、列アドレスは、アドレスデータ１２ビットのうちの５ビット分の〔１，０〕の組み合わせ、即ち、２5 列（３２列）ある。
【００２７】
（２）次に、ＤＲＡＭ２０２に書き込まれたテスト用データ読み出し時（ＤＲＡＭ２０２の機能判定時）の動作について説明する。
テスト用出力制御入力端子１０８の制御信号をＨレベル（１）に切り換えて（反転された信号Ｌレベル（０）をＤＲＡＭ２０２に入力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）を出力してもよい状態とすると共に、テスト用書き込み制御入力端子１０７の制御信号をＬレベル（０）に切り換えて（反転された信号Ｈレベル（１）をＤＲＡＭ２０２に入力して）、ＤＲＡＭ２０２のＤＱ（１２７：０）をデータ読み出し状態にし、ＤＲＡＭ２０２に書き込まれた１２８ビットのテスト用データ（１６個の同一８ビットデータ）を１回の読み出し動作で読み出し、ワイドデータバス２０４を介してマルチプレクサ２０３及び一致・不一致判定回路２０６に転送する。
【００２８】
ＤＲＡＭ２０２から転送された１２８ビットのテスト用データ（１６個の同一８ビットデータ）は、マルチプレクサ２０３に書き込まれる。テスト用データ出力選択入力端子１０９からの選択制御信号をある値に固定し、マルチプレクサ２０３から１６個の同一８ビットデータの中から１個の８ビットデータを、チップのテスト用データ出力端子１０１から読み出す。そして、この読み出した８ビットのテスト用データと予め用意された８ビット期待値との比較を１回行う。
【００２９】
また、ＤＲＡＭ２０２から転送された１２８ビットのテスト用データ（１６個の同一８ビットデータ）は、データ線２０８により、８ビットの同一データ１６個に分配されて、一致・不一致判定回路２０６に送られる。そして、一致・不一致判定回路２０６は、８ビットの同一データ１６個それぞれの一致・不一致を判定し、この判定結果をテスト用一致・不一致判定結果出力端子１１０でモニタする。通常、ＤＲＡＭ２０２が正常であれば、８ビットのデータ１６個が一致し、ＤＲＡＭ２０２に異常な箇所があれば、８ビットのデータ１６個が不一致となる。例えば、出力結果が１であれば一致であり、出力結果が０であれば不一致であると判断される。
【００３０】
このように、テスト用データ出力端子１０１から出力された８ビットのテスト用データと予め用意された８ビット期待値とが一致し、かつ、テスト用一致・不一致判定結果出力端子１１０の判定結果が一致すれば、ＤＲＡＭ２０２は正常であると判断され、テスト用データ出力端子１０１の出力結果またはテスト用一致・不一致判定結果出力端子１１０の判定結果のいずれか一方でも一致しなければ、ＤＲＡＭ２０２の異常と判断される。
【００３１】
以上のように、この実施の形態１によれば、Ｄフリップフロップ２０５を用いて１発のクロックパルスでｍビットのテスト用データを書き込み、ｍビットのテスト用データを出力し、データ線２０７でｍビットのテスト用データを同一ｍビットデータｎ個に分岐して、ＤＲＡＭ２０２に１回の書き込み動作でｍ×ｎビットのテスト用データを書き込むように構成したので、シフトレジスタ２０１を用いた従来のテスト回路よりも書き込みクロック数を（ｎ−１）回減らすことができる。
【００３２】
また、テスト用データ出力選択入力端子１０９からの選択制御信号を固定し、マルチプレクサ２０３からテスト用データ出力端子１０１に出力されるｍビットのテスト用データとｍビットの期待値との比較を１回行うと共に、一致・不一致判定回路２０６にてｎ個の同一ｍビットデータの一致・不一致をモニタして、ＤＲＡＭ２０２の全ｍ×ｎビット出力の正常・異常の判定を行うように構成したので、従来のテスト回路では、テスト用データ出力選択入力端子１０９からの選択制御信号をｎ回切り換えて、チップのｍビットのテスト用データをテスト用データ出力端子１０１から読み出し、ｍビットの期待値との比較をｎ回行う必要があったが、この実施の形態１では、ｍビットのテスト用データとｍビットの期待値との比較が１回で済み、テスト時間を短縮することができる。
【００３３】
実施の形態２．
上記実施の形態１では、マルチプレクサ２０３からテスト用データ出力端子１０１に出力されるｍビットデータと予め用意されたｍビット期待値とを比較すると共に、一致・不一致判定回路２０６により、ｍビットデータｎ個の一致・不一致を判定し、ＤＲＡＭ２０２の正常・異常をテストするものであるが、上記実施の形態１によるテスト回路では、一致・不一致判定回路２０６中に故障（例えば、あるノードの縮退故障）などがある場合には、ＤＲＡＭ２０２が異常であるにもかかわらず、ＤＲＡＭ２０２が正常であると判断してしまうおそれがある。例えば、実際はｍビットのデータが全て１（オール１）である場合に、ＤＲＡＭ２０２の異常によりある１ビットのデータが０と記憶されているにもかかわらず、一致・不一致判定回路２０６中のノードの縮退故障により、その対応するビット（データが０であるビット）が常に１である場合、一致・不一致判定回路２０６はｍビットデータｎ個が一致と判断し、ＤＲＡＭ２０２が異常であるのに、正常と判断してしまう。
そこで、この実施の形態２では、一致・不一致判定回路２０６中の故障を検出し、一致・不一致判定回路２０６の故障による誤判定を防ぐように構成したものである。
【００３４】
図２はそのようなこの発明の実施の形態２によるテスト回路を示す回路構成図であり、図において、２０９は一致・不一致判定回路２０６中の故障を検出するためのテストパターンを生成し、この生成したテストパターンを一致・不一致判定回路２０６に送るテストパターン生成回路（テストパターン生成手段）である。このテストパターン生成回路２０９は、テスト用一致・不一致判定回路テスト入力端子１１２からの制御信号に基づいて出力制御を行う出力制御機能が付いている。２１０はテスト用出力制御入力端子１０８からの制御信号とテスト用一致・不一致判定回路テスト入力端子１１２からの制御信号の反転信号との論理積をとって、Ｄフリップフロップ２０５に出力するＡＮＤ回路である。２１１はテスト用出力制御入力端子１０８からの制御信号とテスト用一致・不一致判定回路テスト入力端子１１２からの制御信号との論理和をとって、ＤＲＡＭ２０２に出力するＯＲ回路である。
なお、図２において、図１と同一または相当する構成部分には、同一符号を付し重複する説明を省略する。
【００３５】
次に動作について説明する。
ＤＲＡＭ２０２の正常・異常をテストする場合、テスト用一致・不一致判定回路テスト入力端子１１２からの制御信号はＬレベル（０）となっている。従って、ＡＮＤ回路２１０には、テスト用一致・不一致判定回路テスト入力端子１１２からの制御信号Ｌレベル（０）の反転されたＨレベル（１）が入力されるので、ＡＮＤ回路２１０の出力は、テスト用出力制御入力端子１０８からの制御信号に応じて変わる（即ち、制御信号がＨレベルならＨレベルを出力し、ＬレベルならＬレベルを出力する）。また、ＯＲ回路２１１には、テスト用一致・不一致判定回路テスト入力端子１１２からの制御信号Ｌレベル（０）がそのまま入力されるので、ＯＲ回路２１１の出力も、テスト用出力制御入力端子１０８からの制御信号に応じて変わる（即ち、制御信号がＨレベルならＨレベルを出力し、ＬレベルならＬレベルを出力する）。この時、テストパターン生成回路２０９には、テスト用一致・不一致判定回路テスト入力端子１１２からの制御信号Ｌレベル（０）がそのまま入力され、テストパターン生成回路２０９は、Ｑ（１２７：０）から出力しないように制御されている。
このような状態において、上記実施の形態１の場合と同様の動作で、ＤＲＡＭ２０２の単体テストが行われる。
【００３６】
一致・不一致判定回路２０６の故障をテストする場合、テスト用一致・不一致判定回路テスト入力端子１１２からの制御信号は、Ｈレベル（１）となっている。従って、ＡＮＤ回路２１０には、制御信号Ｈレベル（１）の反転されたＬレベル（０）が入力されるので、ＡＮＤ回路２１０の出力は必ずＬレベル（０）になり、Ｄフリップフロップ２０５のＱ（７：０）からの出力は禁止される。また、ＯＲ回路２１１には、制御信号Ｈレベル（１）がそのまま入力されるので、ＯＲ回路２１１の出力は必ずＨレベル（１）となり、反転されたＬレベル（０）がＤＲＡＭ２０２に入力され、ＤＲＡＭ２０２のＤＱ（１２７：０）からの出力は禁止される。一方、テストパターン生成回路２０９のＱ（１２７：０）は、出力してもよい状態となり、ワイドデータバス２０４を介して一致・不一致判定回路２０６にテストパターンデータが転送される。このように、Ｄフリップフロップ２０５、ＤＲＡＭ２０２及びテストパターン生成回路２０９の出力制御を行うことにより、ワイドデータバス２０４上でデータの衝突が起こるのを防ぐことができる。
【００３７】
一致・不一致判定回路２０６の故障をテストする場合について説明する。
テストパターン生成回路２０９で生成したテストパターンを、テストパターン生成回路２０９のＱ（１２７：０）からワイドデータバス２０４を介して、一致・不一致判定回路２０６に転送する。テストパターンとしては、例えば１ビットだけＨレベルでその他の１２７ビットはＬレベルとし、Ｈレベルを順次シフトしていくパターンと、逆に１ビットだけＬレベルでその他の１２７ビットはＨレベルとし、Ｌレベルを順次シフトしていくパターンとする。このようなテストパターンを一致・不一致判定回路２０６のＤ（１２７：１２０）〜Ｄ（７：０）に入力すると、一致・不一致判定回路２０６が正常であれば、テスト用一致・不一致判定結果出力端子１１０から出力される判定結果は全て不一致（例えば０）となり、一方、一致・不一致判定回路２０６に縮退故障などの故障があれば、テスト用一致・不一致判定結果出力端子１１０から出力される判定結果は一致（例えば１）となる場合が生じる。このようにして、一致・不一致判定回路２０６のＨレベルまたはＬレベルの縮退故障を検出する。
【００３８】
以上のように、この実施の形態２によれば、テストパターン生成回路２０９が生成したテストパターンを一致・不一致判定回路２０６に送り、一致・不一致判定回路２０６の故障を検出するようにしたので、一致・不一致判定回路２０６の故障によるＤＲＡＭ２０２の機能の誤判定を防ぐことができる。
【００３９】
【発明の効果】
以上のように、この発明によれば、ｍ（ｍは自然数）個の入力端子からｍビットデータをクロックで取り込みｍビットデータを出力し、このｍビットデータをｎ（ｎは２以上の自然数）本に分岐し、ｎ個の同一のｍビットデータを出力するデータ書き込み手段と、ｍ×ｎ個のデータ入出力部を有し、データ書き込み手段の出力に応じて、データ入出力部を介してｎ個のｍビットデータが書き込まれ、書き込まれたｎ個のｍビットデータが読み出され、データ入出力部を介して出力される記憶装置と、記憶装置から読み出されたｎ個のｍビットデータを受け、ｍ×ｎ個のデータが書き込まれ、ｎ個の中のいずれのｍビットデータを第１の出力端子へ出力するかを選択する出力選択信号に応じて、ｍビットデータを第１の出力端子へ出力するマルチプレクサと、記憶装置から読み出されたｎ個のｍビットデータを受け、これらのデータの一致・不一致を判定して第２の出力端子へ出力する判定回路と、データ書き込み手段、記憶装置のデータ入出力部、マルチプレクサ及び判定回路と接続され、データ書き込み手段と記憶装置間、マルチプレクサと記憶装置間、及び判定回路と憶装置間で、ｎ個のｍビットデータを転送可能なｍ×ｎ本のバスを有するワイドデータバスとを備えるように構成したので、記憶装置にテスト用のｍビットデータを書き込む時間を短縮することができると共に、記憶装置の機能判定を行う時間も短縮することができ、その結果、記憶装置の単体テストの全体時間を短縮することができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるテスト回路を示す回路構成図である。
【図２】 この発明の実施の形態２によるテスト回路を示す回路構成図である。
【図３】 従来のテスト回路を示す回路構成図である。
【符号の説明】
１０１ テスト用データ出力端子（入出力端子）、１０２ テスト用データ入力端子（入出力端子）、２０２ ＤＲＡＭ（記憶装置）、２０３ マルチプレクサ（選択データ出力部、機能判定手段）、２０４ ワイドデータバス、２０５ Ｄフリップフロップ（データ書き込み手段）、２０６ 一致・不一致判定回路（一致・不一致判定部、機能判定手段）、２０７ データ線（データ書き込み手段）、２０８ データ線（一致・不一致判定部、機能判定手段）、２０９ テストパターン生成回路（テストパターン生成手段）。
Claims (2)
- ｍ（ｍは自然数）個の入力端子からｍビットデータをクロックで取り込み上記ｍビットデータを出力し、このｍビットデータをｎ（ｎは２以上の自然数）本に分岐し、ｎ個の同一の上記ｍビットデータを出力するデータ書き込み手段と、
ｍ×ｎ個のデータ入出力部を有し、上記データ書き込み手段の出力に応じて、上記データ入出力部を介してｎ個の上記ｍビットデータが書き込まれ、書き込まれたｎ個の上記ｍビットデータが読み出され、上記データ入出力部を介して出力される記憶装置と、
上記記憶装置から読み出されたｎ個の上記ｍビットデータを受け、ｍ×ｎ個のデータが書き込まれ、ｎ個の中のいずれのｍビットデータを第１の出力端子へ出力するかを選択する出力選択信号に応じて、ｍビットデータを第１の出力端子へ出力するマルチプレクサと、
上記記憶装置から読み出されたｎ個の上記ｍビットデータを受け、これらのデータの一致・不一致を判定して第２の出力端子へ出力する判定回路と、
上記データ書き込み手段、上記記憶装置の上記データ入出力部、上記マルチプレクサ及び上記判定回路と接続され、上記データ書き込み手段と上記記憶装置間、上記マルチプレクサと上記記憶装置間、及び上記判定回路と上記記憶装置間で、ｎ個の上記ｍビットデータを転送可能なｍ×ｎ本のバスを有するワイドデータバスとを備えた半導体装置。 - データ書き込み手段は、ｍビットデータを取り込みｍビットデータを出力する手段と、この手段から出力された上記ｍビットデータをｎ本に分岐してｎ個の同一の上記ｍビットデータにするデータ線とを含み、
判定回路は、ｍビットデータ毎にデータの一致・不一致を判定する手段を含むことを特徴とする請求項１記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25569197A JP3820006B2 (ja) | 1997-09-19 | 1997-09-19 | 半導体装置 |
| US09/018,934 US6092227A (en) | 1997-09-19 | 1998-02-05 | Test circuit |
| TW087101874A TW368661B (en) | 1997-09-19 | 1998-02-11 | Testing circuit |
| DE19818045A DE19818045A1 (de) | 1997-09-19 | 1998-04-22 | Prüfschaltung |
| KR1019980017959A KR100301980B1 (ko) | 1997-09-19 | 1998-05-19 | 테스트회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25569197A JP3820006B2 (ja) | 1997-09-19 | 1997-09-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1196788A JPH1196788A (ja) | 1999-04-09 |
| JP3820006B2 true JP3820006B2 (ja) | 2006-09-13 |
Family
ID=17282300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25569197A Expired - Fee Related JP3820006B2 (ja) | 1997-09-19 | 1997-09-19 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6092227A (ja) |
| JP (1) | JP3820006B2 (ja) |
| KR (1) | KR100301980B1 (ja) |
| DE (1) | DE19818045A1 (ja) |
| TW (1) | TW368661B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315042B1 (ko) * | 1999-12-23 | 2001-11-29 | 박종섭 | 버츄얼 채널 디램 |
| TWI238256B (en) * | 2000-01-18 | 2005-08-21 | Advantest Corp | Testing method for semiconductor device and its equipment |
| JP2002093192A (ja) * | 2000-09-18 | 2002-03-29 | Mitsubishi Electric Corp | 半導体記憶装置の試験方法 |
| DE10219782C1 (de) * | 2002-05-03 | 2003-11-13 | Infineon Technologies Ag | Verfahren und Hilfseinrichtung zum Testen einer RAM-Speicherschaltung |
| JP4510498B2 (ja) * | 2004-04-05 | 2010-07-21 | セイコーインスツル株式会社 | 半導体集積回路 |
| DE102006051591B3 (de) * | 2006-11-02 | 2008-04-30 | Infineon Technologies Ag | Verfahren zum Testen eines Speicherchips |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4369511A (en) * | 1979-11-21 | 1983-01-18 | Nippon Telegraph & Telephone Public Corp. | Semiconductor memory test equipment |
| US4736373A (en) * | 1981-08-03 | 1988-04-05 | Pacific Western Systems, Inc. | Memory tester having concurrent failure data readout and memory repair analysis |
| US4450560A (en) * | 1981-10-09 | 1984-05-22 | Teradyne, Inc. | Tester for LSI devices and memory devices |
| JPS60185300A (ja) * | 1984-03-02 | 1985-09-20 | Advantest Corp | パタ−ンデ−タ転送装置 |
| KR0127680B1 (ko) * | 1987-08-07 | 1998-04-03 | 미다 가쓰시게 | 반도체 기억장치 |
| US5062109A (en) * | 1988-09-02 | 1991-10-29 | Advantest Corporation | Memory tester |
| JP3240709B2 (ja) * | 1992-10-30 | 2001-12-25 | 株式会社アドバンテスト | メモリ試験装置 |
| KR987000574A (ko) * | 1995-09-22 | 1998-03-30 | 오오우라 히로시 | 메모리 시험장치 |
-
1997
- 1997-09-19 JP JP25569197A patent/JP3820006B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-05 US US09/018,934 patent/US6092227A/en not_active Expired - Lifetime
- 1998-02-11 TW TW087101874A patent/TW368661B/zh not_active IP Right Cessation
- 1998-04-22 DE DE19818045A patent/DE19818045A1/de not_active Ceased
- 1998-05-19 KR KR1019980017959A patent/KR100301980B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6092227A (en) | 2000-07-18 |
| KR19990029201A (ko) | 1999-04-26 |
| KR100301980B1 (ko) | 2001-09-06 |
| DE19818045A1 (de) | 1999-03-25 |
| TW368661B (en) | 1999-09-01 |
| JPH1196788A (ja) | 1999-04-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050815 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051031 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060314 |
|
| TRDD | Decision of grant or rejection written | ||
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060410 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060613 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060616 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100623 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110623 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110623 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110623 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120623 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120623 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130623 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140623 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |