JP3076185B2 - 半導体メモリ装置及びその検査方法 - Google Patents
半導体メモリ装置及びその検査方法Info
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
方式に関し、特に、半導体メモリ検査装置及び半導体メ
モリ装置の検査方法に関する。
タ幅も16または32ビットのものが開発されてきてい
る。これらのメモリをテストする場合、データ幅が広く
なると、データをモニタするピン数が増え、メモリ検査
装置のピンカウント等の限界により、例えばメモリのデ
ータ幅が4ビットから32ビットになった場合、メモリ
検査装置上で同時にテストできる被試験メモリの個数
は、最大8分の1に迄減少してしまう。
チップ内における並列テストが普及し始めている。たと
えば、日経エレクトロニクス1987年4月6日(No.
418号)、149〜163頁には、メモリの内部を4
ブロックに分割し、同一のデータを用いてそれぞれのメ
モリブロックに同一のデータを書込み、各ブロックから
読み出したデータが全て一致していれば“1”、一致し
ていなければ“0”を出力する手法が開示されている。
における並列テストの一例が示されている。同図におい
て、メモリブロック502〜505には同一のデータが
書込まれ、メモリブロック502〜505から出力され
たビットデータは一致検出回路506に入力されデータ
の一致が判定される。
6ビット、更に32ビットになっても、データの一致/
不一致を判定する一致検出回路506の1ビット出力だ
けモニタすれば良く、メモリ検査装置のデータをモニタ
するピン数によって制限されることなく、このためメモ
リ検査装置上で同時にテストできるメモリの個数は増え
る。
応して、内部にシリアルレジスタを有し、メモリブロッ
クから一度に複数のデータをパラレルに読み出し、それ
をシリアルレジスタで高速にチップから出力するメモリ
が実用化されている。このような特殊メモリにおいて
も、前記並列テストが利用できる。
るメモリの並列テストを説明する。図6に示すように、
4ビット並列テストでは、4つに分割されたメモリブロ
ック602,603,604,605からのデータを4
ビット毎パラレルにシリアルレジスタ612,613,
614,615に読み出した後、制御信号bを“H”レ
ベルとし、クロック信号cを供給してそれぞれのシリア
ルレジスタから1ビットずつ読み出し、各シリアルレジ
スタからの1ビットデータを一致検出回路607で比較
し、データが全て一致していれば“1”、一致していな
ければ“0”としている。
の回路構成図である。同図に示すように、一致検出回路
607は3つの2入力排他的NOR(NXOR)回路と
1つのAND回路から構成され、4入力a0,b0,c
0,d0の論理値が全て等しいときにのみ出力hが“1”
とされる。図7(B)は、2入力NXOR回路のトラン
ジスタレベルでの回路構成を示している。入力7a,7
bが共に“H”レベル又は“L”レベルのとき、出力7
cは“H”レベルとなる。
介さずメモリブロックから読み出された4ビットをメモ
リブロック分、すなわち16ビットで比較することも可
能であるが、その場合一致検出回路の回路規模が大きく
なるため、一般に図6のような構成が採られている。
体メモリ検査方式においては、分割するメモリブロック
が増えると、一致検出回路の回路量が増えるとともに、
各ブロック間での比較結果を最終的に一致又は不一致の
1ビットとして出力するためには、各メモリブロック間
を走る配線量も増加するという問題点がある。
ロック及びシリアルレジスタが4個(図8(A)参照)
から8個(図8(B)参照)に増えると、一致検出回路
としてのXNOR回路が4個増え、各ブロック間での比
較結果の論理積をとるために3入力AND回路が2個増
加することになる。また、これに伴い配線も増加する。
し、データ幅の広い半導体メモリの内部にデータ比較回
路を有し、該データ比較回路によってデータ幅を狭くし
て比較結果を出力する半導体メモリ装置において、デー
タ幅の増大に伴うデータ比較回路の回路量の増大を抑止
可能な半導体メモリ装置及び半導体メモリの検査方法を
提供することを目的とする。
め、本発明は、n個のメモリブロックと、それぞれのメ
モリブロックに規則性のあるテストデータを書き込む手
段と、それぞれのメモリブロックから前記テストデータ
を読み出す手段と、それぞれのメモリブロックに対応し
て設けられ、メモリブロックより読み出された複数個の
前記テストデータをパラレルに入力し制御信号に基づき
シリアルに出力するn個のレジスタと、を有する半導体
メモリ装置において、前記n個のレジスタの間に挿入さ
れ、これらn個のレジスタのシリアル出力端子とシリア
ル入力端子とを接続するスイッチ手段と、すべての前記
スイッチ手段を同時にオン状態とすることによって一つ
の連続したシフトレジスタを形成するように接続された
前記n個のレジスタについて最終段のレジスタから出力
されるテストデータとその前段のレジスタから出力され
るテストデータとの一致を検出する手段と、有すること
を特徴とする半導体メモリ装置を提供する。
と、それぞれのメモリブロックに規則性のあるテストデ
ータを書き込む手段と、それぞれのメモリブロックから
前記テストデータを読み出す手段と、それぞれのメモリ
ブロックに対応して設けられ、メモリブロックより読み
出された複数個の前記テストデータをパラレルに入力
し、制御信号に基づきシリアルに出力するn個のレジス
タと、を有する半導体メモリ装置の検査方法であって、
テスト時において、前記n個のメモリブロックに規則性
のあるテストデータを書き込み、これらのメモリブロッ
クから出力される前記テストデータを前記n個のレジス
タにパラレルに入力し、次に前記n個のレジスタのシリ
アル出力端子とシリアル入力端子とを接続して一つの連
続したシフトレジスタを形成し、前記一つの連続したシ
フトレジスタの最終段のレジスタから出力されるテスト
データとその前段のレジスタから出力されるテストデー
タとの一致判定結果をモニタする、ことを特徴とする半
導体メモリ装置の検査方法を提供する。
明する。
ロック図である。同図に示すように、本実施例は、書き
込み回路100、4分割されたメモリブロック102〜
105、各メモリブロックの出力(4ビット)に接続さ
れたシリアルレジスタ112〜115、各シリアルレジ
スタの間に挿入されたトランスファーゲート122〜1
24、2入力一致検出回路106、読み出し回路101
から構成されている。
は、書込み回路100により同一データが書込まれる。
4つのメモリブロック102〜105の各々から出力さ
れる4ビットデータは対応するシリアルレジスタ112
〜115の4ビットパラレル入力端子PIに入力され
る。
レベルとして、トランスファーゲート122,123,
124をオン状態とする。このとき、シリアルレジスタ
112のシリアル出力端子SOはトランスファーゲート
122を介してシリアルレジスタ113のシリアル入力
端子SIと電気的に接続され(他のシリアルレジスタに
ついても同様)、シリアルレジスタ112,113,1
14,115は一つの連続したシリアルレジスタとな
る。
しクロック信号cを供給すると、シリアルレジスタ11
2のデータは順次シフトされ、シリアルレジスタ113
に転送され、またシリアルレジスタ113のデータはシ
リアルレジスタ114に、シリアルレジスタ114のデ
ータはシリアルレジスタ115へと順次転送される。
アルレジスタ114の出力と最終段のシリアルレジスタ
115の出力が比較される。シリアルレジスタ114と
シリアルレジスタ115には、順次シリアルレジスタ1
12,113のデータも転送されるため、結局、始めの
4クロックサイクルで、シリアルレジスタ115と11
4、次の4クロックサイクルでシリアルレジスタ114
と113、次の4クロックサイクルでシリアルレジスタ
113と112のデータの比較が行われる。すなわち、
本実施例は、図5に示す従来例と同じ検出能力を備えて
いる。
リアルレジスタの構成を示している。同図に示すよう
に、4ビットシリアルレジスタは4個のD型フリップフ
ロップ301〜304から構成され、各D型フリップフ
ロップの出力端子と入力端子の間にはNチャネルMOS
トランスファーゲート315〜317が挿入されてい
る。また、メモリブロックの4ビット出力データは、パ
ラレル入力端子PI(0)〜PI(3)より入力され、
それぞれNチャネルMOSトランスファーゲート311
〜314を介してD型フリップフロップ301〜304
のデータ入力端子に接続されている。
ベルのときは、インバータ305を介してトランスファ
ーゲート311〜314のゲート電位が“H”レベルと
され、これらのトランスファーゲートはオン状態とされ
るため、メモリブロックから4ビットパラレル入力端子
PI(0)〜PI(3)に入力されたデータがクロック
信号cに同期してD型フリップフロップ301〜304
にセットされる。
ると、トランスファーゲート315〜317はオン状態
とされ、トランスファーゲート311〜314がオフ状
態とされる。このため、D型フリップフロップ301〜
304は互いに接続され4ビットシフトレジスタとして
動作し、クロック信号cに同期して、データはD型フリ
ップフロップ301から304の向きに順次シフトさ
れ、シリアル出力端子SOから出力される。
リブロック及びシリアルレジスタが4つ(図2(A)参
照)から8つ(図2(B)参照)に増えた場合でも、一
致検出のために追加される回路素子は、僅かにトランス
ファーゲート4個だけで済み、従って本実施例はメモリ
のデータ幅の増大に伴う一致検出のために要する回路素
子の増大を大幅に抑止している。また、本実施例によれ
ば、配線の増加も、図2と従来例(図8参照)との比較
からわかるように極めて少なくて済む。
に示すように、本実施例に係る半導体メモリ装置は、書
き込み回路400、8分割されたメモリブロック402
〜409、各メモリブロックの出力(4ビット)に接続
された8つのシリアルレジスタ412〜419、4つの
シリアルレジスタ412〜415のそれぞれの間に挿入
されたトランスファーゲート422〜424、4つのシ
リアルレジスタ416〜419のそれぞれの間に挿入さ
れたトランスファーゲート426〜429、シリアルレ
ジスタ415と414の出力データの一致を判定する2
入力一致検出回路410、シリアルレジスタ419と4
18の出力データの一致を判定する2入力一致検出回路
412、及び読み出し回路401から構成されている。
4つのシリアルレジスタのデータを比較するために12
クロック必要とした。このように互いに接続されるシリ
アルレジスタの数が増えると、データ比較に要するクロ
ック数が増加する。
を前記第1の実施例のように1つのシリアルレジスタと
して接続するのではなく、図4に示すように、全シリア
ルレジスタを2群のシリアルレジスタに分割し、各群に
対応して2入力一致検出回路410,412を設け、各
群内においてシリアルレジスタを互いに接続し、各群内
についてシリアルレジスタのデータの一致検出を行う。
本実施例では、一致検出回路の出力信号数は増えるが、
シリアルレジスタが8つに増えても、4つのシリアルレ
ジスタのデータ比較と同じ12クロックでデータ比較が
完了する。
たが、本発明はこれらの実施態様にのみ限定されるもの
でなく、本発明の原理に準ずる各種実施態様を含む。例
えば、本発明は、上記実施例で説明したシリアルレジス
タ、一致検出回路等をチップ内部に備えた半導体メモリ
だけでなく、これらのシリアルレジスタ、一致検出回路
等を外付け回路として備える装置も含むことは勿論であ
る。
モリ装置によれば、メモリのデータ幅が増大し、例えば
メモリブロック及びシリアルレジスタが例えば4つから
8つに増えた場合でも、一致検出のために追加するトラ
ンジスタはトランスファーゲート4個だけで済み、デー
タ幅の増大に伴う一致検出回路の回路規模の増大を特段
に抑止するという効果を有する。また、本発明によれ
ば、メモリのデータ幅の増大に伴う配線の増加も抑止し
ている。
ば、メモリのデータ幅が増大しメモリブロック及びシリ
アルレジスタが増えた場合に、シリアルレジスタを複数
の群に分け、各群に対応して一致検出回路を設けること
により、シリアルレジスタの個数の増大に伴う一致検出
に要するクロック数の増大という問題を解消し、メモリ
のデータ幅の増大に伴う一致検出に要するクロック数の
増大を抑止低減し、高速メモリテスティングを実現して
いる。
おいては、半導体メモリのデータ幅の増大に伴う一致検
出回路の回路規模の増大を抑止すると共に、半導体メモ
リのデータ幅が増大した場合でも、メモリ検査装置にお
ける同時テスト可能な被試験メモリの個数の減少を回避
すると共に、効率的なメモリテスティングを実現してい
る。
いては、半導体メモリのデータ幅の増大に伴う一致検出
に要するクロック数の増大を特段に抑止低減し、メモリ
検査装置におけるデータ幅の広い半導体メモリの高速テ
スティングを実現している。
である。
ク時の回路構成の比較を示す図である。 (A) 4つのメモリブロックの場合である。 (B) 8つのメモリブロックの場合である。
る。
である。
を示すブロック図である。
路図である。
較を示す図である。 (A) 4つのメモリブロックの場合である。 (B) 8つのメモリブロックの場合である。
02〜505,602〜605,801〜808 メモ
リブロック 106,228,410,412 一致検出回路(XN
ORゲート) 112〜115,211〜218,412〜419,6
12〜615,811〜818 シリアルレジスタ 122〜124,221〜227,311〜317,4
22〜428 トランスファーゲート 301〜304 D型フリップフロップ 305 インバータ 506,607,809 一致検出回路 701〜703 XNORゲート 704 ANDゲート 705〜707 PチャネルMOSトランジスタ 708,709 NチャネルMOSランジスタ
Claims (4)
- 【請求項1】 n個のメモリブロックと、 それぞれのメモリブロックに規則性のあるテストデータ
を書き込む手段と、 それぞれのメモリブロックから前記テストデータを読み
出す手段と、 それぞれのメモリブロックに対応して設けられ、メモリ
ブロックより読み出された複数個の前記テストデータを
パラレルに入力し制御信号に基づきシリアルに出力する
n個のレジスタと、を有する半導体メモリ装置におい
て、 前記n個のレジスタの間に挿入され、これらn個のレジ
スタのシリアル出力端子とシリアル入力端子とを接続す
るスイッチ手段と、すべての 前記スイッチ手段を同時にオン状態とすること
によって一つの連続したシフトレジスタを形成するよう
に接続された前記n個のレジスタについて最終段のレジ
スタから出力されるテストデータとその前段のレジスタ
から出力されるテストデータとの一致を検出する手段
と、 を有することを特徴とする半導体メモリ装置。 - 【請求項2】 n個のメモリブロックと、 それぞれのメモリブロックに規則性のあるテストデータ
を書き込む手段と、 それぞれのメモリブロックから前記テストデータを読み
出す手段と、 それぞれのメモリブロックに対応して設けられ、メモリ
ブロックより読み出された複数個の前記テストデータを
パラレルに入力し制御信号に基づきシリアルに出力する
n個のレジスタと、を有する半導体メモリ装置におい
て、 前記n個のレジスタはm個単位(但しmはnの約数)に
グループ化され、 各グループ内のm個のレジスタの間に挿入され、これら
m個のレジスタのシリアル出力端子とシリアル入力端子
とを 接続するスイッチ手段と、すべての前記スイッチ手段を同時にオン状態とすること
によって一つの連続したシフトレジスタを形成するよう
に接続された前記m個のレジスタについて最終段のレジ
スタから出力されるテストデータとその前段のレジスタ
から出力されるテストデータとの一致を検出する手段
と、 を有する ことを特徴とする半導体メモリ装置。 - 【請求項3】 n個のメモリブロックと、 それぞれのメモリブロックに規則性のあるテストデータ
を書き込む手段と、 それぞれのメモリブロックから前記テストデータを読み
出す手段と、 それぞれのメモリブロックに対応して設けられ、メモリ
ブロックより読み出された複数個の前記テストデータを
パラレルに入力し、制御信号に基づきシリアルに出力す
るn個のレジスタと、を有する半導体メモリ装置の検査
方法であって、 テスト時において、前記n個のメモリブロックに規則性
のあるテストデータを書き込み、 これらのメモリブロックから出力される前記テストデー
タを前記n個のレジスタにパラレルに入力し、 次に前記n個のレジスタのシリアル出力端子とシリアル
入力端子とを接続して一つの連続したシフトレジスタを
形成し、 前記一つの連続したシフトレジスタの最終段のレジスタ
から出力されるテストデータとその前段のレジスタから
出力されるテストデータとの一致判定結果をモニタす
る、 ことを特徴とする半導体メモリ装置の検査方法。 - 【請求項4】 n個のメモリブロックと、 それぞれのメモリブロックに規則性のあるテストデータ
を書き込む手段と、 それぞれのメモリブロックから前記テストデータを読み
出す手段と、 それぞれのメモリブロックに対応して設けられ、メモリ
ブロックより読み出された複数個の前記テストデータを
パラレルに入力し、制御信号に基づきシリアルに出力す
るn個のレジスタと、を有する半導体メモリ装置の検査
方法であって、 テスト時において、前記n個のメモリブロックに規則性
のあるテストデータを書き込み、 これらのメモリブロックから出力される前記テストデー
タを前記n個のレジスタにパラレルに入力し、 次に、前記n個のレジスタをm個単位(但しmはnの約
数)にグループ化し、各グループ毎にm個のレジスタの
シリアル出力端子とシリアル入力端子とを接続して一つ
の連続したシフトレジスタを形成し、 各グループ毎に前記一つの連続したシフトレジスタの最
終段のレジスタから出力されるテストデータとその前段
のレジスタから出力されるテストデータとの一致判定結
果をそれぞれモニタする、 ことを特徴とする半導体メモリ装置の検査方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05339859A JP3076185B2 (ja) | 1993-12-07 | 1993-12-07 | 半導体メモリ装置及びその検査方法 |
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KR1019940033070A KR0155180B1 (ko) | 1993-12-07 | 1994-12-07 | 일치 검출 회로를 갖는 반도체 메모리 디바이스 및 그 테스트 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05339859A JP3076185B2 (ja) | 1993-12-07 | 1993-12-07 | 半導体メモリ装置及びその検査方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07161200A JPH07161200A (ja) | 1995-06-23 |
JP3076185B2 true JP3076185B2 (ja) | 2000-08-14 |
Family
ID=18331504
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05339859A Expired - Lifetime JP3076185B2 (ja) | 1993-12-07 | 1993-12-07 | 半導体メモリ装置及びその検査方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5521870A (ja) |
JP (1) | JP3076185B2 (ja) |
KR (1) | KR0155180B1 (ja) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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