JP3076185B2 - 半導体メモリ装置及びその検査方法 - Google Patents
半導体メモリ装置及びその検査方法Info
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- JP3076185B2 JP3076185B2 JP05339859A JP33985993A JP3076185B2 JP 3076185 B2 JP3076185 B2 JP 3076185B2 JP 05339859 A JP05339859 A JP 05339859A JP 33985993 A JP33985993 A JP 33985993A JP 3076185 B2 JP3076185 B2 JP 3076185B2
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- G11C—STATIC STORES
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の検査
方式に関し、特に、半導体メモリ検査装置及び半導体メ
モリ装置の検査方法に関する。
方式に関し、特に、半導体メモリ検査装置及び半導体メ
モリ装置の検査方法に関する。
【０００２】
【従来の技術】近時メモリは大容量化に伴い、そのデー
タ幅も１６または３２ビットのものが開発されてきてい
る。これらのメモリをテストする場合、データ幅が広く
なると、データをモニタするピン数が増え、メモリ検査
装置のピンカウント等の限界により、例えばメモリのデ
ータ幅が４ビットから３２ビットになった場合、メモリ
検査装置上で同時にテストできる被試験メモリの個数
は、最大８分の１に迄減少してしまう。
タ幅も１６または３２ビットのものが開発されてきてい
る。これらのメモリをテストする場合、データ幅が広く
なると、データをモニタするピン数が増え、メモリ検査
装置のピンカウント等の限界により、例えばメモリのデ
ータ幅が４ビットから３２ビットになった場合、メモリ
検査装置上で同時にテストできる被試験メモリの個数
は、最大８分の１に迄減少してしまう。
【０００３】これを解決する従来の手法として、メモリ
チップ内における並列テストが普及し始めている。たと
えば、日経エレクトロニクス１９８７年４月６日（No.
４１８号）、１４９〜１６３頁には、メモリの内部を４
ブロックに分割し、同一のデータを用いてそれぞれのメ
モリブロックに同一のデータを書込み、各ブロックから
読み出したデータが全て一致していれば“１”、一致し
ていなければ“０”を出力する手法が開示されている。
チップ内における並列テストが普及し始めている。たと
えば、日経エレクトロニクス１９８７年４月６日（No.
４１８号）、１４９〜１６３頁には、メモリの内部を４
ブロックに分割し、同一のデータを用いてそれぞれのメ
モリブロックに同一のデータを書込み、各ブロックから
読み出したデータが全て一致していれば“１”、一致し
ていなければ“０”を出力する手法が開示されている。
【０００４】図５には、従来の半導体メモリの検査方式
における並列テストの一例が示されている。同図におい
て、メモリブロック５０２〜５０５には同一のデータが
書込まれ、メモリブロック５０２〜５０５から出力され
たビットデータは一致検出回路５０６に入力されデータ
の一致が判定される。
における並列テストの一例が示されている。同図におい
て、メモリブロック５０２〜５０５には同一のデータが
書込まれ、メモリブロック５０２〜５０５から出力され
たビットデータは一致検出回路５０６に入力されデータ
の一致が判定される。
【０００５】かかる構成により、メモリのデータ幅が１
６ビット、更に３２ビットになっても、データの一致／
不一致を判定する一致検出回路５０６の１ビット出力だ
けモニタすれば良く、メモリ検査装置のデータをモニタ
するピン数によって制限されることなく、このためメモ
リ検査装置上で同時にテストできるメモリの個数は増え
る。
６ビット、更に３２ビットになっても、データの一致／
不一致を判定する一致検出回路５０６の１ビット出力だ
けモニタすれば良く、メモリ検査装置のデータをモニタ
するピン数によって制限されることなく、このためメモ
リ検査装置上で同時にテストできるメモリの個数は増え
る。
【０００６】また、近時、メモリの高速アクセス化に対
応して、内部にシリアルレジスタを有し、メモリブロッ
クから一度に複数のデータをパラレルに読み出し、それ
をシリアルレジスタで高速にチップから出力するメモリ
が実用化されている。このような特殊メモリにおいて
も、前記並列テストが利用できる。
応して、内部にシリアルレジスタを有し、メモリブロッ
クから一度に複数のデータをパラレルに読み出し、それ
をシリアルレジスタで高速にチップから出力するメモリ
が実用化されている。このような特殊メモリにおいて
も、前記並列テストが利用できる。
【０００７】図６を参照して、シリアルレジスタを有す
るメモリの並列テストを説明する。図６に示すように、
４ビット並列テストでは、４つに分割されたメモリブロ
ック６０２，６０３，６０４，６０５からのデータを４
ビット毎パラレルにシリアルレジスタ６１２，６１３，
６１４，６１５に読み出した後、制御信号ｂを“Ｈ”レ
ベルとし、クロック信号ｃを供給してそれぞれのシリア
ルレジスタから１ビットずつ読み出し、各シリアルレジ
スタからの１ビットデータを一致検出回路６０７で比較
し、データが全て一致していれば“１”、一致していな
ければ“０”としている。
るメモリの並列テストを説明する。図６に示すように、
４ビット並列テストでは、４つに分割されたメモリブロ
ック６０２，６０３，６０４，６０５からのデータを４
ビット毎パラレルにシリアルレジスタ６１２，６１３，
６１４，６１５に読み出した後、制御信号ｂを“Ｈ”レ
ベルとし、クロック信号ｃを供給してそれぞれのシリア
ルレジスタから１ビットずつ読み出し、各シリアルレジ
スタからの１ビットデータを一致検出回路６０７で比較
し、データが全て一致していれば“１”、一致していな
ければ“０”としている。
【０００８】図７（Ａ）は、図６の一致検出回路６０７
の回路構成図である。同図に示すように、一致検出回路
６０７は３つの２入力排他的ＮＯＲ（ＮＸＯＲ）回路と
１つのＡＮＤ回路から構成され、４入力ａ0，ｂ0，ｃ
0，ｄ0の論理値が全て等しいときにのみ出力ｈが“１”
とされる。図７（Ｂ）は、２入力ＮＸＯＲ回路のトラン
ジスタレベルでの回路構成を示している。入力７ａ，７
ｂが共に“Ｈ”レベル又は“Ｌ”レベルのとき、出力７
ｃは“Ｈ”レベルとなる。
の回路構成図である。同図に示すように、一致検出回路
６０７は３つの２入力排他的ＮＯＲ（ＮＸＯＲ）回路と
１つのＡＮＤ回路から構成され、４入力ａ0，ｂ0，ｃ
0，ｄ0の論理値が全て等しいときにのみ出力ｈが“１”
とされる。図７（Ｂ）は、２入力ＮＸＯＲ回路のトラン
ジスタレベルでの回路構成を示している。入力７ａ，７
ｂが共に“Ｈ”レベル又は“Ｌ”レベルのとき、出力７
ｃは“Ｈ”レベルとなる。
【０００９】なお、図６において、シリアルレジスタを
介さずメモリブロックから読み出された４ビットをメモ
リブロック分、すなわち１６ビットで比較することも可
能であるが、その場合一致検出回路の回路規模が大きく
なるため、一般に図６のような構成が採られている。
介さずメモリブロックから読み出された４ビットをメモ
リブロック分、すなわち１６ビットで比較することも可
能であるが、その場合一致検出回路の回路規模が大きく
なるため、一般に図６のような構成が採られている。
【００１０】
【発明が解決しようとする課題】ところで、従来の半導
体メモリ検査方式においては、分割するメモリブロック
が増えると、一致検出回路の回路量が増えるとともに、
各ブロック間での比較結果を最終的に一致又は不一致の
１ビットとして出力するためには、各メモリブロック間
を走る配線量も増加するという問題点がある。
体メモリ検査方式においては、分割するメモリブロック
が増えると、一致検出回路の回路量が増えるとともに、
各ブロック間での比較結果を最終的に一致又は不一致の
１ビットとして出力するためには、各メモリブロック間
を走る配線量も増加するという問題点がある。
【００１１】具体的には、図８に示すように、メモリブ
ロック及びシリアルレジスタが４個（図８（Ａ）参照）
から８個（図８（Ｂ）参照）に増えると、一致検出回路
としてのＸＮＯＲ回路が４個増え、各ブロック間での比
較結果の論理積をとるために３入力ＡＮＤ回路が２個増
加することになる。また、これに伴い配線も増加する。
ロック及びシリアルレジスタが４個（図８（Ａ）参照）
から８個（図８（Ｂ）参照）に増えると、一致検出回路
としてのＸＮＯＲ回路が４個増え、各ブロック間での比
較結果の論理積をとるために３入力ＡＮＤ回路が２個増
加することになる。また、これに伴い配線も増加する。
【００１２】したがって、本発明は前記問題点を解消
し、データ幅の広い半導体メモリの内部にデータ比較回
路を有し、該データ比較回路によってデータ幅を狭くし
て比較結果を出力する半導体メモリ装置において、デー
タ幅の増大に伴うデータ比較回路の回路量の増大を抑止
可能な半導体メモリ装置及び半導体メモリの検査方法を
提供することを目的とする。
し、データ幅の広い半導体メモリの内部にデータ比較回
路を有し、該データ比較回路によってデータ幅を狭くし
て比較結果を出力する半導体メモリ装置において、デー
タ幅の増大に伴うデータ比較回路の回路量の増大を抑止
可能な半導体メモリ装置及び半導体メモリの検査方法を
提供することを目的とする。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、ｎ個のメモリブロックと、それぞれのメ
モリブロックに規則性のあるテストデータを書き込む手
段と、それぞれのメモリブロックから前記テストデータ
を読み出す手段と、それぞれのメモリブロックに対応し
て設けられ、メモリブロックより読み出された複数個の
前記テストデータをパラレルに入力し制御信号に基づき
シリアルに出力するｎ個のレジスタと、を有する半導体
メモリ装置において、前記ｎ個のレジスタの間に挿入さ
れ、これらｎ個のレジスタのシリアル出力端子とシリア
ル入力端子とを接続するスイッチ手段と、すべての前記
スイッチ手段を同時にオン状態とすることによって一つ
の連続したシフトレジスタを形成するように接続された
前記ｎ個のレジスタについて最終段のレジスタから出力
されるテストデータとその前段のレジスタから出力され
るテストデータとの一致を検出する手段と、有すること
を特徴とする半導体メモリ装置を提供する。
め、本発明は、ｎ個のメモリブロックと、それぞれのメ
モリブロックに規則性のあるテストデータを書き込む手
段と、それぞれのメモリブロックから前記テストデータ
を読み出す手段と、それぞれのメモリブロックに対応し
て設けられ、メモリブロックより読み出された複数個の
前記テストデータをパラレルに入力し制御信号に基づき
シリアルに出力するｎ個のレジスタと、を有する半導体
メモリ装置において、前記ｎ個のレジスタの間に挿入さ
れ、これらｎ個のレジスタのシリアル出力端子とシリア
ル入力端子とを接続するスイッチ手段と、すべての前記
スイッチ手段を同時にオン状態とすることによって一つ
の連続したシフトレジスタを形成するように接続された
前記ｎ個のレジスタについて最終段のレジスタから出力
されるテストデータとその前段のレジスタから出力され
るテストデータとの一致を検出する手段と、有すること
を特徴とする半導体メモリ装置を提供する。
【００１４】また、本発明は、ｎ個のメモリブロック
と、それぞれのメモリブロックに規則性のあるテストデ
ータを書き込む手段と、それぞれのメモリブロックから
前記テストデータを読み出す手段と、それぞれのメモリ
ブロックに対応して設けられ、メモリブロックより読み
出された複数個の前記テストデータをパラレルに入力
し、制御信号に基づきシリアルに出力するｎ個のレジス
タと、を有する半導体メモリ装置の検査方法であって、
テスト時において、前記ｎ個のメモリブロックに規則性
のあるテストデータを書き込み、これらのメモリブロッ
クから出力される前記テストデータを前記ｎ個のレジス
タにパラレルに入力し、次に前記ｎ個のレジスタのシリ
アル出力端子とシリアル入力端子とを接続して一つの連
続したシフトレジスタを形成し、前記一つの連続したシ
フトレジスタの最終段のレジスタから出力されるテスト
データとその前段のレジスタから出力されるテストデー
タとの一致判定結果をモニタする、ことを特徴とする半
導体メモリ装置の検査方法を提供する。
と、それぞれのメモリブロックに規則性のあるテストデ
ータを書き込む手段と、それぞれのメモリブロックから
前記テストデータを読み出す手段と、それぞれのメモリ
ブロックに対応して設けられ、メモリブロックより読み
出された複数個の前記テストデータをパラレルに入力
し、制御信号に基づきシリアルに出力するｎ個のレジス
タと、を有する半導体メモリ装置の検査方法であって、
テスト時において、前記ｎ個のメモリブロックに規則性
のあるテストデータを書き込み、これらのメモリブロッ
クから出力される前記テストデータを前記ｎ個のレジス
タにパラレルに入力し、次に前記ｎ個のレジスタのシリ
アル出力端子とシリアル入力端子とを接続して一つの連
続したシフトレジスタを形成し、前記一つの連続したシ
フトレジスタの最終段のレジスタから出力されるテスト
データとその前段のレジスタから出力されるテストデー
タとの一致判定結果をモニタする、ことを特徴とする半
導体メモリ装置の検査方法を提供する。
【００１５】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００１６】
【実施例１】図１は、本発明の一実施例の構成を示すブ
ロック図である。同図に示すように、本実施例は、書き
込み回路１００、４分割されたメモリブロック１０２〜
１０５、各メモリブロックの出力（４ビット）に接続さ
れたシリアルレジスタ１１２〜１１５、各シリアルレジ
スタの間に挿入されたトランスファーゲート１２２〜１
２４、２入力一致検出回路１０６、読み出し回路１０１
から構成されている。
ロック図である。同図に示すように、本実施例は、書き
込み回路１００、４分割されたメモリブロック１０２〜
１０５、各メモリブロックの出力（４ビット）に接続さ
れたシリアルレジスタ１１２〜１１５、各シリアルレジ
スタの間に挿入されたトランスファーゲート１２２〜１
２４、２入力一致検出回路１０６、読み出し回路１０１
から構成されている。
【００１７】４つのメモリブロック１０２〜１０５に
は、書込み回路１００により同一データが書込まれる。
４つのメモリブロック１０２〜１０５の各々から出力さ
れる４ビットデータは対応するシリアルレジスタ１１２
〜１１５の４ビットパラレル入力端子ＰＩに入力され
る。
は、書込み回路１００により同一データが書込まれる。
４つのメモリブロック１０２〜１０５の各々から出力さ
れる４ビットデータは対応するシリアルレジスタ１１２
〜１１５の４ビットパラレル入力端子ＰＩに入力され
る。
【００１８】次にシリアルレジスタ接続信号ａを“Ｈ”
レベルとして、トランスファーゲート１２２，１２３，
１２４をオン状態とする。このとき、シリアルレジスタ
１１２のシリアル出力端子ＳＯはトランスファーゲート
１２２を介してシリアルレジスタ１１３のシリアル入力
端子ＳＩと電気的に接続され（他のシリアルレジスタに
ついても同様）、シリアルレジスタ１１２，１１３，１
１４，１１５は一つの連続したシリアルレジスタとな
る。
レベルとして、トランスファーゲート１２２，１２３，
１２４をオン状態とする。このとき、シリアルレジスタ
１１２のシリアル出力端子ＳＯはトランスファーゲート
１２２を介してシリアルレジスタ１１３のシリアル入力
端子ＳＩと電気的に接続され（他のシリアルレジスタに
ついても同様）、シリアルレジスタ１１２，１１３，１
１４，１１５は一つの連続したシリアルレジスタとな
る。
【００１９】そして、シリアル信号ｂを“Ｈ”レベルと
しクロック信号ｃを供給すると、シリアルレジスタ１１
２のデータは順次シフトされ、シリアルレジスタ１１３
に転送され、またシリアルレジスタ１１３のデータはシ
リアルレジスタ１１４に、シリアルレジスタ１１４のデ
ータはシリアルレジスタ１１５へと順次転送される。
しクロック信号ｃを供給すると、シリアルレジスタ１１
２のデータは順次シフトされ、シリアルレジスタ１１３
に転送され、またシリアルレジスタ１１３のデータはシ
リアルレジスタ１１４に、シリアルレジスタ１１４のデ
ータはシリアルレジスタ１１５へと順次転送される。
【００２０】２入力ＸＮＯＲ回路１０６によって、シリ
アルレジスタ１１４の出力と最終段のシリアルレジスタ
１１５の出力が比較される。シリアルレジスタ１１４と
シリアルレジスタ１１５には、順次シリアルレジスタ１
１２，１１３のデータも転送されるため、結局、始めの
４クロックサイクルで、シリアルレジスタ１１５と１１
４、次の４クロックサイクルでシリアルレジスタ１１４
と１１３、次の４クロックサイクルでシリアルレジスタ
１１３と１１２のデータの比較が行われる。すなわち、
本実施例は、図５に示す従来例と同じ検出能力を備えて
いる。
アルレジスタ１１４の出力と最終段のシリアルレジスタ
１１５の出力が比較される。シリアルレジスタ１１４と
シリアルレジスタ１１５には、順次シリアルレジスタ１
１２，１１３のデータも転送されるため、結局、始めの
４クロックサイクルで、シリアルレジスタ１１５と１１
４、次の４クロックサイクルでシリアルレジスタ１１４
と１１３、次の４クロックサイクルでシリアルレジスタ
１１３と１１２のデータの比較が行われる。すなわち、
本実施例は、図５に示す従来例と同じ検出能力を備えて
いる。
【００２１】図３は、本実施例に用いられる４ビットシ
リアルレジスタの構成を示している。同図に示すよう
に、４ビットシリアルレジスタは４個のＤ型フリップフ
ロップ３０１〜３０４から構成され、各Ｄ型フリップフ
ロップの出力端子と入力端子の間にはＮチャネルＭＯＳ
トランスファーゲート３１５〜３１７が挿入されてい
る。また、メモリブロックの４ビット出力データは、パ
ラレル入力端子ＰＩ（０）〜ＰＩ（３）より入力され、
それぞれＮチャネルＭＯＳトランスファーゲート３１１
〜３１４を介してＤ型フリップフロップ３０１〜３０４
のデータ入力端子に接続されている。
リアルレジスタの構成を示している。同図に示すよう
に、４ビットシリアルレジスタは４個のＤ型フリップフ
ロップ３０１〜３０４から構成され、各Ｄ型フリップフ
ロップの出力端子と入力端子の間にはＮチャネルＭＯＳ
トランスファーゲート３１５〜３１７が挿入されてい
る。また、メモリブロックの４ビット出力データは、パ
ラレル入力端子ＰＩ（０）〜ＰＩ（３）より入力され、
それぞれＮチャネルＭＯＳトランスファーゲート３１１
〜３１４を介してＤ型フリップフロップ３０１〜３０４
のデータ入力端子に接続されている。
【００２２】図３において、シリアル信号ｂが“Ｌ”レ
ベルのときは、インバータ３０５を介してトランスファ
ーゲート３１１〜３１４のゲート電位が“Ｈ”レベルと
され、これらのトランスファーゲートはオン状態とされ
るため、メモリブロックから４ビットパラレル入力端子
ＰＩ（０）〜ＰＩ（３）に入力されたデータがクロック
信号ｃに同期してＤ型フリップフロップ３０１〜３０４
にセットされる。
ベルのときは、インバータ３０５を介してトランスファ
ーゲート３１１〜３１４のゲート電位が“Ｈ”レベルと
され、これらのトランスファーゲートはオン状態とされ
るため、メモリブロックから４ビットパラレル入力端子
ＰＩ（０）〜ＰＩ（３）に入力されたデータがクロック
信号ｃに同期してＤ型フリップフロップ３０１〜３０４
にセットされる。
【００２３】次に、シリアル信号ｂが“Ｈ”レベルとな
ると、トランスファーゲート３１５〜３１７はオン状態
とされ、トランスファーゲート３１１〜３１４がオフ状
態とされる。このため、Ｄ型フリップフロップ３０１〜
３０４は互いに接続され４ビットシフトレジスタとして
動作し、クロック信号ｃに同期して、データはＤ型フリ
ップフロップ３０１から３０４の向きに順次シフトさ
れ、シリアル出力端子ＳＯから出力される。
ると、トランスファーゲート３１５〜３１７はオン状態
とされ、トランスファーゲート３１１〜３１４がオフ状
態とされる。このため、Ｄ型フリップフロップ３０１〜
３０４は互いに接続され４ビットシフトレジスタとして
動作し、クロック信号ｃに同期して、データはＤ型フリ
ップフロップ３０１から３０４の向きに順次シフトさ
れ、シリアル出力端子ＳＯから出力される。
【００２４】本実施例によれば、図２に示すようにメモ
リブロック及びシリアルレジスタが４つ（図２（Ａ）参
照）から８つ（図２（Ｂ）参照）に増えた場合でも、一
致検出のために追加される回路素子は、僅かにトランス
ファーゲート４個だけで済み、従って本実施例はメモリ
のデータ幅の増大に伴う一致検出のために要する回路素
子の増大を大幅に抑止している。また、本実施例によれ
ば、配線の増加も、図２と従来例（図８参照）との比較
からわかるように極めて少なくて済む。
リブロック及びシリアルレジスタが４つ（図２（Ａ）参
照）から８つ（図２（Ｂ）参照）に増えた場合でも、一
致検出のために追加される回路素子は、僅かにトランス
ファーゲート４個だけで済み、従って本実施例はメモリ
のデータ幅の増大に伴う一致検出のために要する回路素
子の増大を大幅に抑止している。また、本実施例によれ
ば、配線の増加も、図２と従来例（図８参照）との比較
からわかるように極めて少なくて済む。
【００２５】
【実施例２】図４に本発明の第２の実施例を示す。同図
に示すように、本実施例に係る半導体メモリ装置は、書
き込み回路４００、８分割されたメモリブロック４０２
〜４０９、各メモリブロックの出力（４ビット）に接続
された８つのシリアルレジスタ４１２〜４１９、４つの
シリアルレジスタ４１２〜４１５のそれぞれの間に挿入
されたトランスファーゲート４２２〜４２４、４つのシ
リアルレジスタ４１６〜４１９のそれぞれの間に挿入さ
れたトランスファーゲート４２６〜４２９、シリアルレ
ジスタ４１５と４１４の出力データの一致を判定する２
入力一致検出回路４１０、シリアルレジスタ４１９と４
１８の出力データの一致を判定する２入力一致検出回路
４１２、及び読み出し回路４０１から構成されている。
に示すように、本実施例に係る半導体メモリ装置は、書
き込み回路４００、８分割されたメモリブロック４０２
〜４０９、各メモリブロックの出力（４ビット）に接続
された８つのシリアルレジスタ４１２〜４１９、４つの
シリアルレジスタ４１２〜４１５のそれぞれの間に挿入
されたトランスファーゲート４２２〜４２４、４つのシ
リアルレジスタ４１６〜４１９のそれぞれの間に挿入さ
れたトランスファーゲート４２６〜４２９、シリアルレ
ジスタ４１５と４１４の出力データの一致を判定する２
入力一致検出回路４１０、シリアルレジスタ４１９と４
１８の出力データの一致を判定する２入力一致検出回路
４１２、及び読み出し回路４０１から構成されている。
【００２６】前記第１の実施例では、互いに接続された
４つのシリアルレジスタのデータを比較するために１２
クロック必要とした。このように互いに接続されるシリ
アルレジスタの数が増えると、データ比較に要するクロ
ック数が増加する。
４つのシリアルレジスタのデータを比較するために１２
クロック必要とした。このように互いに接続されるシリ
アルレジスタの数が増えると、データ比較に要するクロ
ック数が増加する。
【００２７】本実施例においては、全シリアルレジスタ
を前記第１の実施例のように１つのシリアルレジスタと
して接続するのではなく、図４に示すように、全シリア
ルレジスタを２群のシリアルレジスタに分割し、各群に
対応して２入力一致検出回路４１０，４１２を設け、各
群内においてシリアルレジスタを互いに接続し、各群内
についてシリアルレジスタのデータの一致検出を行う。
本実施例では、一致検出回路の出力信号数は増えるが、
シリアルレジスタが８つに増えても、４つのシリアルレ
ジスタのデータ比較と同じ１２クロックでデータ比較が
完了する。
を前記第１の実施例のように１つのシリアルレジスタと
して接続するのではなく、図４に示すように、全シリア
ルレジスタを２群のシリアルレジスタに分割し、各群に
対応して２入力一致検出回路４１０，４１２を設け、各
群内においてシリアルレジスタを互いに接続し、各群内
についてシリアルレジスタのデータの一致検出を行う。
本実施例では、一致検出回路の出力信号数は増えるが、
シリアルレジスタが８つに増えても、４つのシリアルレ
ジスタのデータ比較と同じ１２クロックでデータ比較が
完了する。
【００２８】以上、本発明を上記実施例について説明し
たが、本発明はこれらの実施態様にのみ限定されるもの
でなく、本発明の原理に準ずる各種実施態様を含む。例
えば、本発明は、上記実施例で説明したシリアルレジス
タ、一致検出回路等をチップ内部に備えた半導体メモリ
だけでなく、これらのシリアルレジスタ、一致検出回路
等を外付け回路として備える装置も含むことは勿論であ
る。
たが、本発明はこれらの実施態様にのみ限定されるもの
でなく、本発明の原理に準ずる各種実施態様を含む。例
えば、本発明は、上記実施例で説明したシリアルレジス
タ、一致検出回路等をチップ内部に備えた半導体メモリ
だけでなく、これらのシリアルレジスタ、一致検出回路
等を外付け回路として備える装置も含むことは勿論であ
る。
【００２９】
【発明の効果】以上説明したとおり、本発明の半導体メ
モリ装置によれば、メモリのデータ幅が増大し、例えば
メモリブロック及びシリアルレジスタが例えば４つから
８つに増えた場合でも、一致検出のために追加するトラ
ンジスタはトランスファーゲート４個だけで済み、デー
タ幅の増大に伴う一致検出回路の回路規模の増大を特段
に抑止するという効果を有する。また、本発明によれ
ば、メモリのデータ幅の増大に伴う配線の増加も抑止し
ている。
モリ装置によれば、メモリのデータ幅が増大し、例えば
メモリブロック及びシリアルレジスタが例えば４つから
８つに増えた場合でも、一致検出のために追加するトラ
ンジスタはトランスファーゲート４個だけで済み、デー
タ幅の増大に伴う一致検出回路の回路規模の増大を特段
に抑止するという効果を有する。また、本発明によれ
ば、メモリのデータ幅の増大に伴う配線の増加も抑止し
ている。
【００３０】さらに、本発明の半導体メモリ装置によれ
ば、メモリのデータ幅が増大しメモリブロック及びシリ
アルレジスタが増えた場合に、シリアルレジスタを複数
の群に分け、各群に対応して一致検出回路を設けること
により、シリアルレジスタの個数の増大に伴う一致検出
に要するクロック数の増大という問題を解消し、メモリ
のデータ幅の増大に伴う一致検出に要するクロック数の
増大を抑止低減し、高速メモリテスティングを実現して
いる。
ば、メモリのデータ幅が増大しメモリブロック及びシリ
アルレジスタが増えた場合に、シリアルレジスタを複数
の群に分け、各群に対応して一致検出回路を設けること
により、シリアルレジスタの個数の増大に伴う一致検出
に要するクロック数の増大という問題を解消し、メモリ
のデータ幅の増大に伴う一致検出に要するクロック数の
増大を抑止低減し、高速メモリテスティングを実現して
いる。
【００３１】そして、本発明の半導体メモリ検査方法に
おいては、半導体メモリのデータ幅の増大に伴う一致検
出回路の回路規模の増大を抑止すると共に、半導体メモ
リのデータ幅が増大した場合でも、メモリ検査装置にお
ける同時テスト可能な被試験メモリの個数の減少を回避
すると共に、効率的なメモリテスティングを実現してい
る。
おいては、半導体メモリのデータ幅の増大に伴う一致検
出回路の回路規模の増大を抑止すると共に、半導体メモ
リのデータ幅が増大した場合でも、メモリ検査装置にお
ける同時テスト可能な被試験メモリの個数の減少を回避
すると共に、効率的なメモリテスティングを実現してい
る。
【００３２】また、本発明の半導体メモリ検査方法にお
いては、半導体メモリのデータ幅の増大に伴う一致検出
に要するクロック数の増大を特段に抑止低減し、メモリ
検査装置におけるデータ幅の広い半導体メモリの高速テ
スティングを実現している。
いては、半導体メモリのデータ幅の増大に伴う一致検出
に要するクロック数の増大を特段に抑止低減し、メモリ
検査装置におけるデータ幅の広い半導体メモリの高速テ
スティングを実現している。
【図１】本発明の第１の実施例の構成を示すブロック図
である。
である。
【図２】本発明の実施例における４ブロックと８ブロッ
ク時の回路構成の比較を示す図である。 （Ａ） ４つのメモリブロックの場合である。 （Ｂ） ８つのメモリブロックの場合である。
ク時の回路構成の比較を示す図である。 （Ａ） ４つのメモリブロックの場合である。 （Ｂ） ８つのメモリブロックの場合である。
【図３】本発明におけるシリアルレジスタの回路図であ
る。
る。
【図４】本発明の第２の実施例の構成を示すブロック図
である。
である。
【図５】従来例の構成を示すブロック図である。
【図６】シリアルレジスタを有する従来のメモリの構成
を示すブロック図である。
を示すブロック図である。
【図７】従来例の一致検出回路を示す図である。 （Ａ） 一致検出回路の論理回路図である。 （Ｂ） ２入力ＸＮＯＲ回路のトランジスタレベルの回
路図である。
路図である。
【図８】従来例における４ブロックと８ブロック時の比
較を示す図である。 （Ａ） ４つのメモリブロックの場合である。 （Ｂ） ８つのメモリブロックの場合である。
較を示す図である。 （Ａ） ４つのメモリブロックの場合である。 （Ｂ） ８つのメモリブロックの場合である。
ａ シリアルレジスタ接続信号 ｂ シリアル信号 ｃ クロック信号 ｄ，ｅ，ｆ，ｇ，ｈ 一致検出信号 １００，４００，５００，６００ 書込み回路 １０１，４０１，５０１，６０１ 読出し回路 １０２〜１０５，２０１〜２０８，４０２〜４０９，５
０２〜５０５，６０２〜６０５，８０１〜８０８ メモ
リブロック １０６，２２８，４１０，４１２ 一致検出回路（ＸＮ
ＯＲゲート） １１２〜１１５，２１１〜２１８，４１２〜４１９，６
１２〜６１５，８１１〜８１８ シリアルレジスタ １２２〜１２４，２２１〜２２７，３１１〜３１７，４
２２〜４２８ トランスファーゲート ３０１〜３０４ Ｄ型フリップフロップ ３０５ インバータ ５０６，６０７，８０９ 一致検出回路 ７０１〜７０３ ＸＮＯＲゲート ７０４ ＡＮＤゲート ７０５〜７０７ ＰチャネルＭＯＳトランジスタ ７０８，７０９ ＮチャネルＭＯＳランジスタ
０２〜５０５，６０２〜６０５，８０１〜８０８ メモ
リブロック １０６，２２８，４１０，４１２ 一致検出回路（ＸＮ
ＯＲゲート） １１２〜１１５，２１１〜２１８，４１２〜４１９，６
１２〜６１５，８１１〜８１８ シリアルレジスタ １２２〜１２４，２２１〜２２７，３１１〜３１７，４
２２〜４２８ トランスファーゲート ３０１〜３０４ Ｄ型フリップフロップ ３０５ インバータ ５０６，６０７，８０９ 一致検出回路 ７０１〜７０３ ＸＮＯＲゲート ７０４ ＡＮＤゲート ７０５〜７０７ ＰチャネルＭＯＳトランジスタ ７０８，７０９ ＮチャネルＭＯＳランジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−168699（ＪＰ，Ａ) 特開 昭64−76599（ＪＰ，Ａ) 特開 平２−90744（ＪＰ，Ａ) 特開 平２−38979（ＪＰ，Ａ) 特開 昭63−239698（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 ｎ個のメモリブロックと、 それぞれのメモリブロックに規則性のあるテストデータ
を書き込む手段と、 それぞれのメモリブロックから前記テストデータを読み
出す手段と、 それぞれのメモリブロックに対応して設けられ、メモリ
ブロックより読み出された複数個の前記テストデータを
パラレルに入力し制御信号に基づきシリアルに出力する
ｎ個のレジスタと、を有する半導体メモリ装置におい
て、 前記ｎ個のレジスタの間に挿入され、これらｎ個のレジ
スタのシリアル出力端子とシリアル入力端子とを接続す
るスイッチ手段と、すべての 前記スイッチ手段を同時にオン状態とすること
によって一つの連続したシフトレジスタを形成するよう
に接続された前記ｎ個のレジスタについて最終段のレジ
スタから出力されるテストデータとその前段のレジスタ
から出力されるテストデータとの一致を検出する手段
と、 を有することを特徴とする半導体メモリ装置。 - 【請求項２】 ｎ個のメモリブロックと、 それぞれのメモリブロックに規則性のあるテストデータ
を書き込む手段と、 それぞれのメモリブロックから前記テストデータを読み
出す手段と、 それぞれのメモリブロックに対応して設けられ、メモリ
ブロックより読み出された複数個の前記テストデータを
パラレルに入力し制御信号に基づきシリアルに出力する
ｎ個のレジスタと、を有する半導体メモリ装置におい
て、 前記ｎ個のレジスタはｍ個単位（但しｍはｎの約数）に
グループ化され、 各グループ内のｍ個のレジスタの間に挿入され、これら
ｍ個のレジスタのシリアル出力端子とシリアル入力端子
とを 接続するスイッチ手段と、すべての前記スイッチ手段を同時にオン状態とすること
によって一つの連続したシフトレジスタを形成するよう
に接続された前記ｍ個のレジスタについて最終段のレジ
スタから出力されるテストデータとその前段のレジスタ
から出力されるテストデータとの一致を検出する手段
と、 を有する ことを特徴とする半導体メモリ装置。 - 【請求項３】 ｎ個のメモリブロックと、 それぞれのメモリブロックに規則性のあるテストデータ
を書き込む手段と、 それぞれのメモリブロックから前記テストデータを読み
出す手段と、 それぞれのメモリブロックに対応して設けられ、メモリ
ブロックより読み出された複数個の前記テストデータを
パラレルに入力し、制御信号に基づきシリアルに出力す
るｎ個のレジスタと、を有する半導体メモリ装置の検査
方法であって、 テスト時において、前記ｎ個のメモリブロックに規則性
のあるテストデータを書き込み、 これらのメモリブロックから出力される前記テストデー
タを前記ｎ個のレジスタにパラレルに入力し、 次に前記ｎ個のレジスタのシリアル出力端子とシリアル
入力端子とを接続して一つの連続したシフトレジスタを
形成し、 前記一つの連続したシフトレジスタの最終段のレジスタ
から出力されるテストデータとその前段のレジスタから
出力されるテストデータとの一致判定結果をモニタす
る、 ことを特徴とする半導体メモリ装置の検査方法。 - 【請求項４】 ｎ個のメモリブロックと、 それぞれのメモリブロックに規則性のあるテストデータ
を書き込む手段と、 それぞれのメモリブロックから前記テストデータを読み
出す手段と、 それぞれのメモリブロックに対応して設けられ、メモリ
ブロックより読み出された複数個の前記テストデータを
パラレルに入力し、制御信号に基づきシリアルに出力す
るｎ個のレジスタと、を有する半導体メモリ装置の検査
方法であって、 テスト時において、前記ｎ個のメモリブロックに規則性
のあるテストデータを書き込み、 これらのメモリブロックから出力される前記テストデー
タを前記ｎ個のレジスタにパラレルに入力し、 次に、前記ｎ個のレジスタをｍ個単位（但しｍはｎの約
数）にグループ化し、各グループ毎にｍ個のレジスタの
シリアル出力端子とシリアル入力端子とを接続して一つ
の連続したシフトレジスタを形成し、 各グループ毎に前記一つの連続したシフトレジスタの最
終段のレジスタから出力されるテストデータとその前段
のレジスタから出力されるテストデータとの一致判定結
果をそれぞれモニタする、 ことを特徴とする半導体メモリ装置の検査方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05339859A JP3076185B2 (ja) | 1993-12-07 | 1993-12-07 | 半導体メモリ装置及びその検査方法 |
| US08/354,086 US5521870A (en) | 1993-12-07 | 1994-12-06 | Semiconductor memory device having a coincidence detection circuit and its test method |
| KR1019940033070A KR0155180B1 (ko) | 1993-12-07 | 1994-12-07 | 일치 검출 회로를 갖는 반도체 메모리 디바이스 및 그 테스트 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05339859A JP3076185B2 (ja) | 1993-12-07 | 1993-12-07 | 半導体メモリ装置及びその検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161200A JPH07161200A (ja) | 1995-06-23 |
| JP3076185B2 true JP3076185B2 (ja) | 2000-08-14 |
Family
ID=18331504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05339859A Expired - Lifetime JP3076185B2 (ja) | 1993-12-07 | 1993-12-07 | 半導体メモリ装置及びその検査方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5521870A (ja) |
| JP (1) | JP3076185B2 (ja) |
| KR (1) | KR0155180B1 (ja) |
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