KR0155180B1 - 일치 검출 회로를 갖는 반도체 메모리 디바이스 및 그 테스트 방법 - Google Patents

일치 검출 회로를 갖는 반도체 메모리 디바이스 및 그 테스트 방법 Download PDF

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Abstract

반도체 메모리 디바이스는 다수의 메모리 블록과, 상기 메모리 블록에 데이타를 기록하기 위한 기록 회로와, 상기 메모리 블록으로부터 데이타를 판독하기 위한 판독 회로와, 메모리 블록으로부터 판독된 다수의 데이타를 직렬로 출력하기 위해 대응하는 메모리 블록에 접속되는 다수의 직렬 레지스터와, 직렬로 상기 직렬 레지스터를 접속하기 위해 상기 직렬 레지스터 중 2개의 인접하는 직렬 레지스터 사이에 배열되는 다수의 스위치와, 상기 최종 직렬 레지스터 전에 배열된 직렬 레지스터로부터 출력된 데이타와 상기 스위치에 의해 접속된 상기 직렬 레지스터의 최종단에 배열된 최종 직렬 레지스터로부터 출력된 데이타의 일치를 검출하기 위한 일치 검출 수단을 포함한다.

Description

일치 검출 회로를 갖는 반도체 메모리 디바이스 및 그 테스트 방법
제1도는 본 발명의 제1실시예의 구조를 도시하는 블록도.
제2a도 및 제2b도는 본 발명의 실시예의 4개의 블록 및 8개의 블록 회로 구조 사이의 비교를 도시하는 회로로서, 제2a도는 4개의 메모리 블록의 블록도이고, 제2b도는 8개의 메모리 블록의 블록도.
제3도는 본 발명의 직렬 레지스터의 회로도.
제4도는 본 발명의 제2실시예의 구조를 도시하는 블록도.
제5도는 종래 예의 구조를 도시하는 블록도.
제6도는 직렬 레지스터를 포함하는 종래 메모리의 구조를 도시하는 블록도.
제7a도 및 제7b도는 종래 예의 일치 검출 회로를 도시하는 도면으로서, 제7a도는 일치 검출 회로의 논리 회로도이고, 4개의 메모리 블록 및 제8b도에 사용하는 경우에 도시하는 제7b도는 트랜지스터 레벨에서 2-입력 XNOR 회로의 회로도.
제8a도 및 제8b도는 종래 예의 4개 및 8개 블록간의 비교를 도시하는 도면으로, 제8a도는 4개의 메모리 블록 구조의 블록도이도, 제8b도는 8개의 메모리 블록구조의 블록도.
* 도면의 주요부분에 대한 부호의 설명
100 : 기록 회로 101 : 판독 회로
102,103,104,105 : 메모리 블록 106 : 2-입력 일치 검출 회로
112,113,114,115 : 직렬 레지스터 122,123,124 : 트랜스퍼 게이트
본 발명은 반도체 직접 회로 테스트 시스템에 관한 것으로 특히, 반도체 메모리 테스트 디바이스 및 반도체 메모리 디바이스의 테스트 방법에 관한 것이다.
최근, 반도체 메모리 디바이스의 비트수의 증가에 따라, 16 또는 32 비트의 데이타 폭을 갖고 있는 반도체 메모리 디바이스가 개발되고 있다. 반도체 메모리 디바이스의 데이타 폭의 증가와 함께 반도체 메모리 디바이스의 데이타 비트를 모니터하기 위해 메모리 테스터에 설치되는 핀의 개수도 증가되어야 하기 때문에, 반도체 메모리의 데이타 폭이 예를 들어 4에서 32비트로 증가한 경우, 메모리 테스터에서 동시에 테스트될 수 있는 반도체 메모리 디바이스의 수는 메모리 테스터에 설치된 총 핀 수의 제한으로 인해 최악의 경우 1/8로 감소될 수 있다.
상술한 문제점을 해결하기 위해, 메모리 칩 내에서 실행되는 병렬 테스트 기술이 널리 이용되고 있다. 예를 들면, NIKKEI ELECTRONICS, 1987년도 4월 6일, No.418의 149-163 페이지에 발표된 기술에 의하면, 메모리는 내부가 4개의 블록으로 분할되므로, 메모리를 테스트할 때에 동일한 데이타가 각 블록에 기록되고, 블록으로부터 판독된 모든 데이타가 일치하는 경우 1이 출력되고, 일치되지 않은 경우 0이 출력된다.
제5도는 반도체 메모리를 테스트하기 위한 종래 예의 병렬 테스트 기술을 도시하는 블록도이다. 제5도를 참조하면, 동일한 데이타는 메모리 블록(502 내지 505)에 기록되고, 메모리 블록(502 내지 505)로부터 출력된 비트 데이타는 일치 검출 회로(506)에 입력되어 서로 일치하는지의 여부가 체크된다.
상기 구성에 의하면, 반도체 메모리의 데이타 폭이 16 비트 또는 32 비트까지 증가하더라도, 메모리 블록으로부터의 비트 데이타의 일치를 검출하기 위해 일치 검출 회로(506)으로부터의 일 비트 출력 신호만을 모니터하기 때문에, 메모리 테스터에서 동시에 테스트될 수 있는 메모리의 개수는 메모리 테스터의 데이타를 모니터하기 위한 핀의 개수에 의해 제한되지 않고 증가될 수 있다.
최근에는, 이와 같이 억세스 속도의 증가에 대응할 수 있는 메모리가 메모리 블록으로부터 다수의 데이타를 병렬로 판독하여, 이 데이타를 직렬 레지스터를 통해 메모리 칩의 출력 단자로부터 고속으로 출력하는 직렬 레지스터를 포함하는 것으로 사용되고 있다. 또한, 상술한 병렬 테스트는 이러한 특정 메모리를 테스트하는 데에 적용될 수 있다.
제6도를 참조하여, 직렬 레지스터를 포함하는 메모리를 테스트하기 위한 종래 기술을 설명한다. 제6도에 도시된 바와 같이, 4 비트 병렬 테스트의 경우에 있어서, 매 4비트당 병렬로 메모리 블록(602, 603, 604 및 605)로부터 판독된 데이타는 각각 직렬 레지스터(612,613,614 및 615)에 공급된 후, 제어 신호 b를 H 레벨로 세팅하고, 클럭 신호 c를 공급함으로써, 데이타가 직렬 레지스터의 직렬 출력 단자로부터 판독되어, 일치 검출 회로(607)에 의해 비교되고 이로부터 모든 데이타가 일치할 때 1이 출력되고, 일치하지 않을 때 0이 출력된다.
제7a도는 제6도의 일치 검출 회로(607)의 회로 구조를 도시한 것이다. 제7a도를 참조하면, 일치 검출 회로(607)는 3개의 2-입력 배타적 NOR(XNOR) 회로 및 AND 게이트로 구성되어 4개의 입력 a0, b0, c0 및 d0가 동일한 논리 값일 경우에만 출력 h가 1로 세트되도록 한다. 제7b도는 트랜지스터 레벨에서 2 입력 XNOR회로의 회로 구성을 도시한 것이다. 제7b도를 참조하면, 2개의 입력(7a 및 7b)가 H 레벨 또는 L레벨일 때, 출력(7c)는 H레벨로 된다.
제6도에 도시한 메모리는 직렬 레지스터를 통하지 않고 메모리 블록 즉, 4비트 x4(메모리 블록)으로부터 판독되는 16비트 데이타를 비교하기 위해 재구성될 수 있지만, 이 경우에는 일치 검출 회로의 회로 크기가 증가한다. 그러므로, 제6도에 도시된 구성이 일반적으로 이용되고 있다.
상술한 바와 같이, 반도체 메모리를 테스트하기 위한 종래 기술은 일치 검출 회로의 회로 크기가 분할하는 블록의 수가 증가하는 만큼 증가하고 또한, 일치 또는 불일치의 상태를 표시하는 일 비트 데이타로서 메모리 블록들 사이의 비교 결과를 출력하기 위해 메모리 블록을 상호접속하는데 사용되는 와이어의 수가 증가된다는 결점을 갖고 있다.
특히, 제8도에 도시된 바와 같이, 메모리 블록의 수 및 직렬 레지스터의 수가 제8a도에 도시된 4개에서 제8b도에 도시된 8개로 증가될 때, 일치 검출 회로로서 동작되는 XNOR 게이트의 수는 4배 증가하고, 결과적으로 3-입력 AND 게이트의 수는 블록들 사이의 비교 결과의 논리 합을 얻기 위해 2배 증가하게 되고, 결과적으로 와이어의 수도 증가하게 된다.
상술한 종래 기술의 결점을 해결하기 위해, 본 발명은 큰 데이타 폭을 갖는 반도체 메모리에 설치되어 있는 데이타 비교 회로를 포함하며, 비교 결과를 데이타 폭을 좁게 하여 출력하여, 데이타 비교 회로의 회로 소자의 양이 데이타 폭의 증가로 인해 증가되지 않도록 하는 반도체 메모리를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 큰 데이타 폭을 갖는 반도체 메모리 내에 설치도어 있는 데이타 비교 회로를 포함하며, 비교 결과를 데이타 폭을 좁게 하여 출력하여, 데이타 비교 회로의 회로 소자의 양이 데이타 폭의 증가로 인해 증가되지 않도록 하는 반도체 메모리의 테스트 방법을 제공하는 것이다.
상술한 목적을 달성하기 위해 본 발명은 다수의 메모리 블록, 상기 메모리 블록에 데이타를 기록하기 위한 기록 회로, 상기 메모리 블록으로부터 데이타를 판독하기 위한 판독 회로, 각각이 대응하는 메모리 블록에 접속되어 있어 상기 메모리 블록으로부터 판독된 다수의 데이타를 직렬로 출력하는 다수의 직렬 레지스터, 상기 직렬 레지스터들을 직렬 접속하기 위해 상기 직렬 레지스터 중 2개의 인접하는 직렬 레지스터 사이에 각각 배열되어 있는 다수의 스위치, 및 상기 스위치에 의해 접속된 상기 직렬 레지스터의 최종단에 배열된 최종 직렬 레지스터로부터 출력된 데이타와 상기 최종 직렬 레지스터 앞에 배열된 직렬 레지스터로부터 출력된 데이타와의 일치를 검출하기 위한 일치 검출 수단을 포함하는 반도체 메모리 디바이스를 제공한다.
또한, 본 발명은 다수의 메모리 블록(=n개의 블록), 상기 메모리 블록으로부터 판독된 다수의 데이타를 직렬로 출력하기 위해 대응하는 메모리 블록에 각각 접속되어 있는 다수의 n개의 직렬 레지스터, 상기 n개의 직렬 레지스터를 매 m개의 직렬 레지스터씩 직렬 접속하기 위한 다수의 스위치, 및 상기 스위치에 의해 접속된 m개의 직렬 레지스터 중 최종 직렬 레지스터로부터 출력된 데이타와 상기 최종 직렬 레지스터 바로 이전에 배열된 직렬 레지스터로부터 출력된 데이타와의 일치를 각각 검출하도록 구성된 다수의 일치 검출 회로를 포함하는 반도체 메모리 디바이스를 제공한다.
본 발명의 반도체 메모리 디바이스에 있어서, 스위치는 양호하게 N 채널 트랜스퍼 게이트로 구성된다.
본 발명의 반도체 메모리 디바이스에 있어서, 일치 검출 유니트는 양호하게 2-입력 배타적 NOR 회로로 구성된다.
본 발명의 반도체 메모리 디바이스에 있어서, 직렬 레지스터는 양호하게 다수의 D형 플립플롭, 및 테스트 모드에서 직렬로 D형 플립플롭을 접속하기 위해 2개의 인접하는 D형 플립플롭 사이에 배열된 다수의 트랜스퍼 게이트로 구성된다.
본 발명의 다른 목적은 다수의 메모리 블록, 상기 메모리 블록에 데이타를 기록하기 위한 기록 회로, 상기 메모리 블록으로부터 데이타를 판독하기 위한 판독회로, 메모리 블록으로부터 판독된 데이타를 직렬로 출력하기 위해 대응하는 메모리 블록에 접속되는 다수의 n개의 직렬 레지스터를 포함하는 반도체 메모리 디바이스의 테스트 방법를 제공하는데, 이 방법은 테스트시에 상기 메모리 블록에 동일한 데이타를 기록하는 스텝, 상기 직렬 레지스터에 메모리 블록으로부터 판독된 데이타를 입력하는 스텝, 순차적으로 상기 n개의 직렬 레지스터의 데이타를 시프팅하는 스텝, 및 상기 직렬 레지스터의 최종단에 배열된 최종 직렬 레지스터로부터 출력된 데이타와 최종 직렬 레지스터 전에 배열된 직렬 레지스터로부터 출력된 데이타의 일치 검출 결과를 모니터하는 스텝을 포함한다.
또, 본 발명은 다수의 메모리 블록, 메모리 블록으로부터 판독된 데이타를 직렬로 출력하기 위해 대응하는 메모리 블록에 접속되는 다수의 직렬 레지스터를 포함하는 반도체 메모리 디바이스의 테스트 방법을 제공하는데, 이 방법은 테스트시에 상기 메모리 블록에 동일한 데이타를 기록하는 스텝, 상기 직렬 레지스터에 상기 메모리 블록으로부터 판독된 데이타를 입력하는 스텝, 상기 n개의 직렬 레지스터를 다수의 그룹으로 분할하는 스텝 -각 그룹은 매 그룹 마다 m개의 직렬 레지스터를 포함하여 이들 m개의 직렬 레지스터를 접속하고 있음-; 및 상기 m개의 직렬 레지스터의 최종단에 배열된 최종 직렬 레지스터로부터 출력된 데이타와 최종 직렬 레지스터 바로 이전에 배열된 직렬 레지스터로부터 출력된 데이타와의 일치 검출의 결과를 상기 그룹의 매 그룹 마다 모니터하는 스텝을 포함한다.
본 발명의 반도체 메모리 디바이스에 의하면, 이하 설명되는 바와 같이, 메모리의 데이타 폭이 증가하고, 메모리 블록 및 직렬 레지스터의 수가 예를 들어 4개에서 8개로 증가하더라도, 단지 4개의 트랜스퍼 게이트만이 일치 검출에 추가되기 때문에, 본 발명은 데이타 폭의 증가로 인한 회로 크기의 증가를 상당히 억제할 수 있다는 장점을 갖는다. 또한, 본 발명은 메모리의 데이타 폭의 증가로 인한 와이어 수의 증가를 억제한다.
본 발명의 반도체 메모리 테스트 방법은 일치 검출 회로의 크기의 증가를 억제하며, 메모리 테스터상에서 동시에 테스트할 수 있는 메모리 수의 감소를 억제하여 효과적인 메모리 테스팅을 실현할 수 있다.
게다가, 본 발명의 반도체 메모리에 있어서는, 직렬 레지스터의 수의 증가로 인해 일치를 검출하는데에 필요한 클럭 싸이클이 증가한다는 문제점은, 직렬 레지스터를 다수의 그룹으로 분할하고, 각각이 직렬 레지스터 그룹에 대응하도록 배열된 다수의 일치 검출 회로를 제공함으로써 해결된다. 본 발명은 메모리의 데이타 폭의 증가로 인해 일치를 검출하는데 필요한 클럭 싸이클이 증가하는 것을 상당히 억제하여 고속 메모리 테스팅을 실현한다는 장점을 갖고 있다.
게다가, 본 발명의 반도체 메모리 테스트 방법은 반도체 메모리의 데이타 폭이 증가되고 있어도 일치 검출에 필요한 클럭의 수의 증가를 억제하여 메모리 테스터로 큰 데이타 폭을 갖는 반도체 메모리의 고속 테스팅을 실현할 수 있다.
이하, 도면을 참조하여 본 발명의 양호한 실시예를 상세히 설명하겠다.
제1도에 도시된 바와 같이, 본 실시예의 반도체 메모리는 기록 회로(100), 4개의 분리 메모리 블록(102 내지 105), 대응하는 메모리 블록의 출력(4비트)에 각각이 접속된 직렬 레지스터(112 내지 115), 이웃하는 2개의 직렬 레지스터 사이에 배열된 트랜스퍼 게이트(122 내지 124), 2-입력 일치 검출 회로(106) 및 판독 회로(101)을 포함한다.
동일 데이타는 기록 회로(100)에 의해 4개의 메모리 블록(102 내지 105)에 기록된다. 4개의 메모리 블록(102 내지 105)의 각각으로부터 출력된 4개의 비트 데이타는 대응하는 직렬 레지스터(112 내지 115)의 4비트 병렬 입력 단자 PI에 각각 입력된다.
그 다음, 직렬 레지스터 접속 신호 (a)는 트랜스퍼 게이트(122, 123 및 124)를 턴온하기 위해 H레벨로 세트된다. 결과적으로, 직렬 레지스터(112)의 직렬 출력 단자 SO는 트랜스퍼 게이트(122)를 통해 다음 직렬 레지스터(113)의 직렬 입력 단자 SI에 전기적으로 접속되어(다른 직렬 레지스터에 대해서도 동일), 직렬 레지스터(112, 113, 114 및 115) 전체가 하나의 연속 직렬 레지스터를 형성한다.
직렬 신호 (b)가 H 레벨로 세트되고, 클럭 신호 (c)가 공급될 때, 직렬 레지스터(112)내의 데이타는 순차적으로 시프트되어 직렬 레지스터(113)에 전송된다. 유사하게, 직렬 레지스터(113)의 데이타는 직렬 레지스터(114)에 전송되고, 직렬 레지스터(114)의 데이타는 순차적으로 직렬 레지스터(115)에 전송된다.
직렬 레지스터(114)의 출력은 2-입력 XNOR 회로(106)에 의해 최종 단계의 직렬 레지스터(115)의 출력과 합성된다. 또한, 직렬 레지스터(112)의 데이타 및 직렬 레지스터(113)의 데이타는 직렬 레지스터(114) 및 직렬 레지스터(115)에 순차적으로 전송된다. 모든 경우에 있어서, 직렬 레지스터(115)내의 데이타는 제1의 4클럭 싸이클에서 직렬 레지스터(114)내의 데이타와 비교되고, 직렬 레지스터(114) 내의 데이타는 제2의 4클럭 싸이클에서 직렬 레지스터(113)내의 데이타와 비교되며, 직렬 레지스터(113) 내의 데이타는 제3의 4클럭 싸이클에서 직렬 레지스터(112) 내의 데이타와 비교된다.
제3도는 본 실시예에 사용된 4 비트 직렬 레지스터의 회로 구조를 도시하는 것이다. 제3도를 참조하면, 4비트 직렬 레지스터는 4개의 D형 플립플롭(301 내지 304)으로 구성되고, N 채널 MOS 트랜스퍼 게이트(315 내지 317)는 2개의 인접하는 D형 플립플롭의 출력 및 입력 단자 사이에 각각 제공된다. 각 메모리 블록에서의 4비트 출력 데이타는 병렬 입력 단자 PI(0) 내지 PI(3)에 공급되고, N 채널 MOS 트랜스퍼 게이트(311 내지 314)를 통해 D형 플립플롭(301 내지 304)의 데이타 입력 단자에 접속된다.
제3도를 참조하면, 직렬 신호(b)가 L레벨인 경우, 트랜스퍼 게이트(311 내지 314)의 게이트 전위는 이들 트랜스퍼 게이트를 턴온하기 위해 인버터(305)를 통해 H레벨로 세트되므로, 대응하는 메모리 블록으로부터 판독되어, 4 비트 병렬 입력 단자 PI(0) 내지 PI(3)에 입력되고 있는 4비트 데이타가 클럭 신호(c)와 동기하여 D형 플립플롭(301 내지 304)에 세트된다.
직렬 신호(b)가 H로 레벨로 세트될 경우, 트랜스퍼 게이트(315 내지 317)은 턴 오프되고, 트랜스퍼 게이트(311 내지 314)는 턴 온된다. 결과적으로, D형 플립플롭(301 내지 304)는 직렬로 접속되어 4 비트 시프트 레지스터로서 동작한다. 클럭신호(c)에 동기하여, 데이타는 D형 플립플롭(301 내지 304)로부터의 시작해서 순차적으로 시프트되어 직렬 출력 단자 SO에서 출력된다.
본 발명에 의하면, 제2도에 도시된 바와 같이, 일치 검출을 위해 추가되는 회로 소자는 메모리 블록의 수와 직렬 레지스터의 수가 제2a도에 도시된 4개에서 제2b도에 도시된 8개로 증가할지라도, 4개의 트랜스퍼 게이트만 필요하다. 제2a도는 본 실시예의 4개의 메모리 블록 및 4개의 시프트 레지스터 구성의 배열을 도시하는 블록도이고, 제2b도는 본 실시예의 8개의 메모리 블록(201 내지 208) 및 8개의 시프트 레지스터(211 내지 218) 구성의 배열을 도시하는 블록도이다. 본 실시예는 메모리의 데이타 폭의 증가로 인한 일치 검출에 필요한 회로 소자 수의 증가를 상당히 억제할 수 있다. 게다가, 본 발명은 제2도에 도시한 본 실시예 및 제8도에 도시된 종래 예를 비교함으로써 쉽게 이해될 수 있는 바와 같이, 최소한의 와이어를 필요로 한다.
제4도는 본 발명의 제2실시예의 구성을 도시하는 블록도이다. 제4도에 도시된 바와 같이, 본 실시예의 반도체 메모리는 기록 회로(400), 8개의 분리 메모리 블록(402 내지 409), 대응하는 메모리 블록의 출력(4비트)에 각각이 병렬로 접속되는 8개의 직렬 레지스터(412 내지 419), 직렬 레지스터(412 내지 415) 중 2개의 인접한 직렬 레지스터 사이에 각각이 제공된 트랜스퍼 게이트(422 내지 424), 직렬 레지스터(416 내지 419)중 2개의 인접한 직렬 레지스터 사이에 각각이 제공된 트랜스퍼 게이트(426 내지 428), 직렬 레지스터(414)의 출력 데이타와 직렬 레지스터(415)의 출력 데이타의 일치를 체크하기 위한 2-입력 일치 검출 회로(410), 직렬 레지스터(418)의 출력 데이타와 직렬 레지스터(419)의 출력 데이타의 일치를 체크하기 위한 2-입력 일치 검출 회로(411) 및 판독 회로(401)을 포함한다.
본 발명의 제1실시예에 있어서, 12 클럭 싸이클은 서로 접속된 4개의 직렬 레지스터의 데이타를 비교하는데 필요하고, 접속되는 직렬 레지스터의 수가 증가함에 따라 데이타 비교용에 필요한 클럭의 수가 증가하게 된다.
본 실시예에 있어서, 제1실시예와 같이 모든 직렬 레지스터를 접속하여 하나의 직렬 레지스터를 형성하는 대신에, 다수의 직렬 레지스터(412 내지 419)가 2개의 그룹으로 분리되며 다수의 일치 검출 회로(410 및 411)가 배열되어 있어 각각의 일치 검출 회로가 각각 한 그룹의 직렬 레지스터에 대응하고, 한 그룹에 속하는 직렬 레지스터가 한 그룹내의 직렬 레지스터로부터의 데이타와의 일치를 검출하기 위해 상호 접속되어 있다. 본 실시예에 있어서, 직렬 레지스터의 수가 8개로 증가하는 경우에도, 일치 검출 회로의 출력 신호의 수가 제1실시예와 비교하여 증가해도 데이타 비교는 제1실시예에서 4개의 레지스터 구성에서 데이타를 비교하는데 필요한 클럭 싸이클의 수와 동일한 12클럭 싸이클로 완료된다.
앞서 설명된 양호한 실시예는 예시적인 것인지 제한적인 것이 아니다. 특허 청구 범위에 특정되어 있는 본 발명의 범위는 본 발명에 대한 수정 및 여러 변경을 포함하는 것으로 보아야 한다.
예를 들면, 본 발명은 직렬 레지스터 및 칩 내의 일치 검출 회로를 갖고 있는 상술한 실시예에 기술된 반도체 메모리 디바이스 뿐만 아니라 외부 회로로서의 직렬 레지스터 및 일치 검출 회로를 갖고 있는 테스트 디바이스를 포함한다.

Claims (10)

  1. 다수의 메모리 블록(102~105); 상기 메모리 블록에 데이타를 기록하기 위한 기록 회로(100); 상기 메모리 블록으로부터 데이타를 판독하기 위한 판독 회로(101); 각각이 대응하는 메모리 블록에 접속되어 있어 상기 메모리 블록으로부터 판독된 다수의 데이타를 직렬로 출력하는 다수의 직렬 레지스터(112~115); 상기 직렬 레지스터들을 직렬 접속하기 위해 상기 직렬 레지스터 중 2개의 인접하는 직렬 레지스터 사이에 각각 배열되어 있는 다수의 스위치(122~124); 및 상기 스위치에 의해 접속된 상기 직렬 레지스터의 최종단에 배열된 최종 직렬 레지스터로부터 출력된 데이타와 상기 최종 직렬 레지스터 앞에 배열된 직렬 레지스터로부터 출력된 데이타와의 일치를 검출하기 위한 일치 검출 수단(106)을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 다수의 스위치(122~124)는 N채널 트랜스퍼 게이트로 구성된 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제1항에 있어서, 상기 일치 검출 수단(106)은 2 입력 배타적 NOR 회로를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 제1항에 있어서, 상기 다수의 직렬 레지스터(112~115)는 다수의 D형 플립플롭(301~304) 및 테스트 모드에서 D형 플립플롭을 직렬 접속하기 위해 2개의 인접한 D형 플립플롭 사이에 각각 배열되어 있는 다수의 트랜스퍼 게이트(315~317)를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  5. 다수의 메모리 블록(=n개의 블록)(402~409); 상기 메모리 블록으로부터 판독된 다수의 데이타를 직렬로 출력하기 위해 대응하는 메모리 블록에 각각 접속되어 있는 다수의 n개의 직렬 레지스터(412~419); 상기 n개의 직렬 레지스터를 매 m개의 직렬 레지스터씩 직렬 접속하기 위한 다수의 스위치(422~428); 및 상기 스위치에 의해 접속된 m개의 직렬 레지스터 중 최종 직렬 레지스터로부터 출력된 데이타와 상기 최종 직렬 레지스터 바로 이전에 배열된 직렬 레지스터로부터 출력된 데이타와의 일치를 각각 검출하도록 구성된 다수의 일치 검출 회로(410,411)를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  6. 제5항에 있어서, 상기 다수의 스위치(422~428)는 N채널 트랜스퍼 게이트로 구성되는 것을 특징으로 하는 반도체 메모리 디바이스.
  7. 제5항에 있어서, 상기 일치 검출 회로(410,411)는 2 입력 배타적 NOR 회로를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  8. 제5항에 있어서, 상기 직렬 레지스터(412~419)는 다수의 D형 플립플롭(301~304) 및 테스트 모드에서 상기 D형 플립플롭을 직렬 접속하기 위해 2개의 인접한 D형 플립플롭 사이에 각각 배열되어 있는 다수의 트랜스퍼 게이트(315~317)를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스.
  9. 다수의 메모리 블록(102~105), 상기 메모리 블록에 데이타를 기록하기 위한 기록 회로(100), 상기 메모리 블록으로부터 데이타를 판독하기 위한 판독 회로(101), 메모리 블록으로부터 판독된 데이타를 직렬로 출력하기 위해 대응하는 메모리 블록에 접속되는 다수의 n개의 직렬 레지스터(112~124)를 포함하는 반도체 메모리 디바이스의 테스트 방법에 있어서; 테스트시에 상기 메모리 블록(102~105)에 동일한 데이타를 기록하는 스텝; 상기 직렬 레지스터(112~124)에 메모리 블록으로부터 판독된 데이타를 입력하는 스텝; 순차적으로 상기 n개의 직렬 레지스터(112~124)의 데이타를 시프팅하는 스텝; 및 상기 직렬 레지스터의 최종단에 배열된 최종 직렬 레지스터로부터 출력된 데이타와 최종 직렬 레지스터 전에 배열된 직렬 레지스터로부터 출력된 데이타와의 일치 검출 결과를 모니터하는 스텝을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 테스트 방법.
  10. 다수의 메모리 블록(402~409), 메모리 블록으로부터 판독된 데이타를 직렬로 출력하기 위해 대응하는 메모리 블록에 접속되는 다수의 직렬 레지스터(412~419)를 포함하는 반도체 메모리 디바이스의 테스트 방법에 있어서; 테스트시에 상기 메모리 블록(402~409)에 동일한 데이타를 기록하는 스텝; 상기 직렬 레지스터(412~419)에 상기 메모리 블록으로부터 판독된 데이타를 입력하는 스텝; 상기 n개의 직렬 레지스터를 다수의 그룹으로 분할하는 스텝-각 그룹은 매 그룹 마다 m개의 직렬 레지스터를 포함하여 이들 m개의 직렬 레지스터를 접속하고 있음-; 및 상기 m개의 직렬 레지스터의 최종단에 배열된 최종 직렬 레지스터로부터 출력된 데이타와 최종 직렬 레지스터 바로 이전에 배열된 직렬 레지스터로부터 출력된 데이타와의 일치 검출의 결과를 상기 그룹의 매 그룹 마다 모니터하는 스텝을 포함하는 것을 특징으로 하는 반도체 메모리 디바이스의 테스트 방법.
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