JP4864306B2 - 半導体装置およびその試験方法 - Google Patents

Description

本発明は、同一の半導体チップ上に同一構成の電気回路が複数搭載された半導体装置およびその試験方法に関する。

一つのＬＳＩチップ上に多数の同じ構成の回路が形成されている場合、これらの同一構成の回路に対して製造工程において効率よく試験を行うことが望まれている。例えば、近年、ＬＳＩチップ間やボード間、筐体間において高速なデータ転送を行うことが要求されているが、このようなＬＳＩチップ間で正確な信号受信を行うためのクロック復元回路を含む信号受信回路は、同一構成のものが、ＬＳＩチップ間で伝送される信号数に応じて同一チップ上に多数設けられることが多い。

図８は、従来の信号受信回路に設けられたデジタルフィルタとその試験回路の概略構成を示す図である。
図８に示すＬＳＩチップ５００には、信号受信回路の一部としてデジタルフィルタ５１０が設けられている。このデジタルフィルタ５１０は、例えば、多相クロックのそれぞれにより受信信号をラッチした信号を受けて、そのラッチした各信号およびその元になるクロックを選択するためのコード信号を出力するものであり、信号の受信チャネル数に応じて同じ構成のものが多数、ＬＳＩチップ５００上に設けられている。

デジタルフィルタ５１０は、図８に示すように、ＬＳＩチップ５００の内部回路からの信号を受ける位相差デジタルコード変換回路（ＰＤＣ：Phase to Digital Converter）５１１と、レジスタ５１２と、ＰＤＣ５１１およびレジスタ５１２の各出力を加算してレジスタ５１２に帰還する加算回路５１３とを具備している。このデジタルフィルタ５１０においては、レジスタ５１２および加算回路５１３により積分回路が構成されている。

従来、このようなデジタルフィルタ５１０では、ＢＩＳＴ（Built In Self Test）を実現するためのＢＩＳＴコントローラ５２０をＬＳＩチップ５００上にあらかじめ設けておき、このＢＩＳＴコントローラ５２０からＰＤＣ５１１に対して制御信号を与えることで、ＰＤＣ５１１をテストパターンの出力回路として機能させ、レジスタ５１２および加算回路５１３からなる積分回路を試験対象回路としてみなして動作試験を行っていた。具体的には、ＢＩＳＴコントローラ５２０の制御により、ＰＤＣ５１１の出力値を例えば“１”の固定値とする。このとき、レジスタ５１２および加算回路５１３からなる積分回路は“＋１”ずつのインクリメント動作を行う。このとき、積分回路の出力値を、ＬＳＩチップ５００の外部の比較回路６００に入力させ、テストパターンの期待値と比較することにより、デジタルフィルタ５１０が正しく動作するか否かを判別することが可能となっていた。

なお、従来の関連技術として、制御装置に対してケーブルにより複数の非制御装置がデイジーチェーン接続されているシステムにおいて、既存の信号線に新たに４本の信号線を追加し、各非制御装置内にはこれら４本の信号線に接続された同一構成の終端設定状態チェック回路を実装して、制御装置から上記のうちの３本の信号線により非制御装置のＩＤを指定すると、いずれかの終端設定状態チェック回路から残りの信号線を通じて応答信号が返送されるようにして、制御不能要因を特定することを可能としたものがあった（例えば、特許文献１参照）。
特開平９−２１８７３５号公報（段落番号〔０００８〕〜〔００１３〕、図２）

しかし、上記の図８に示した試験方法では、信号受信回路のユニットごとに試験を行う必要があるため、受信チャネル数が多いほど試験時間が増加してしまう。また、外部の比較回路６００を用いるので、すべてのユニットに対する試験を行うのに装置を接続するため手間がかかってしまう。さらに、比較回路６００で比較するためのテストパターンの期待値を別途用意する必要があり、しかもその期待値はユニットの数だけ用意しなければならないことが問題であった。

本発明はこのような点に鑑みてなされたものであり、同一構成の回路を多数具備する半導体装置に対して、回路数に応じた数の期待値を用意することなく、短時間で効率よく動作試験を行うことを可能とした半導体装置を提供することを目的とする。

また、本発明の他の目的は、同一構成の回路を多数具備する半導体装置に対して、回路数に応じた数の期待値を用意することなく、短時間で効率よく動作試験を行うことを可能とした半導体装置の試験方法を提供することである。

本発明では上記課題を解決するために、図１に示すように、同一の半導体チップ上に同一構成の電気回路が複数搭載された半導体装置において、前記電気回路に対してそれぞれ１つずつ設けられ、前記各電気回路の出力値と期待値とを比較する複数の比較回路１６０ａ〜１６０ｃを有し、前記電気回路の出力値が他の前記電気回路に対応する前記比較回路の前記期待値として入力されるように前記電気回路と前記比較回路とをデイジーチェーン接続したことを特徴とする半導体装置が提供される。

このような半導体装置では、各電気回路（図１では例としてデジタルフィルタ１５０ａ〜１５０ｃ）が同一の値を出力するように試験用信号を入力させると、比較回路１６０ａ〜１６０ｃのそれぞれにより１つの電気回路の出力値とその他の電気回路の出力値とが比較されるので、比較回路１６０ａ〜１６０ｃのうち正常に動作していない電気回路の出力値が入力されたものの比較結果から異常な電気回路が存在することを検出することができる。

また、本発明では、同一の半導体チップ上に同一構成の電気回路が複数搭載された半導体装置の試験方法において、前記電気回路の出力値と期待値とを比較する比較回路を前記電気回路に対してそれぞれ１つずつ設けて、前記電気回路の出力値が他の前記電気回路に対応する前記比較回路の前記期待値として入力されるように前記電気回路と前記比較回路とをデイジーチェーン接続し、前記各電気回路に同一の試験用信号を入力して、少なくとも１つの前記比較回路の比較結果を試験結果として出力させることを特徴とする半導体装置の試験方法が提供される。

このような半導体装置の試験方法では、各電気回路に試験用信号を入力させると、各比較回路により１つの電気回路の出力値とその他の電気回路の出力値とが比較されるので、正常に動作していない電気回路の出力値が入力された比較回路の比較結果から異常な電気回路が存在することを検出することができる。

本発明によれば、複数の電気回路のそれぞれについて試験結果の照合用の期待値を用意することなく、いずれかの電気回路に異常が存在するか否かを検出することができ、このために試験用の外部装置などとのつなぎ替えを行う必要もなくなる。従って、同一の半導体チップ上に同一構成の電気回路が複数搭載された半導体装置の動作試験を、短時間で効率よく行うことができる。

以下、本発明の実施の形態を、高速なデータ受信が可能な信号受信回路に適用した場合を例に、図面を参照して詳細に説明する。
図２は、本実施の形態に係る信号受信回路が搭載される半導体チップの構成例を示す図である。また、図３は、この信号受信回路の用途を説明するための図である。

図２に示す半導体チップ１０には、ユーザロジック回路１１の周囲に、スタンダード入出力回路１２ａおよび１２ｂとともに、他の半導体チップなどとの信号伝送のための高速インタフェースマクロ回路として、送信側（Ｔｘ）マクロ回路１３ａおよび１３ｂと、受信側（Ｒｘ）マクロ回路１４ａ，１４ｂおよび１４ｃとがそれぞれ複数設けられている。

例えば、高速デジタル通信のための通信装置などでは、上記のような半導体チップ１０は、図３に示すように、各プリント配線基板２０ａ，２０ｂおよび２０ｃ上に多数配設され、さらにこのようなプリント配線基板２０ａ，２０ｂおよび２０ｃ上の半導体チップ１０の一部は、ボード接続装置３０やケーブル４０ａおよび４０ｂなどを介して別のプリント配線基板に接続される。

このように、各半導体チップ１０は、他の半導体チップ１０との間でデータを伝送するために多数のインタフェースマクロ回路を具備しており、それらの回路は送信用、受信用のそれぞれについて同一の回路構成を有している。以下の実施の形態に示す信号受信回路は、上記の受信側マクロ回路に相当するものであり、同一の半導体チップ１０上に同一構成の信号受信回路が多数集積される。

図４は、本実施の形態に係る信号受信回路の内部構成を示す図である。
図４に示すように、信号受信回路１００（１００−１〜１００−ｎ，ただしｎは２以上の整数）は、外部からの入力データを受信する差動アンプからなる入力回路１１０と、入力回路１１０の出力データを、多相クロックのそれぞれでラッチするサンプラー回路１２０と、サンプラー回路１２０にラッチされた各データ、および上記の多相クロックのうちの１つをそれぞれ選択的に出力する選択回路１３０および１４０と、これらの選択回路１３０および１４０の動作を制御するためのコード信号を出力するデジタルフィルタ１５０を具備する。

サンプラー回路１２０は、入力回路１１０により受信されたデータを多相クロックのそれぞれでラッチする。この多相クロックは、ＰＬＬ（Phase Locked Loop）により生成されたクロックの位相を徐々にずらして生成されたものであり、本実施の形態では例として８相のクロックが入力されて、サンプラー回路１２０からは８個のデータが選択回路１３０に入力される。また、８相のクロックのそれぞれは、選択回路１４０にも入力される。

選択回路１３０および１４０は、デジタルフィルタ１５０からのコード信号に応じて、入力された８個のデータおよびクロックのうちの１つを選択して出力する。デジタルフィルタ１５０は、ＰＬＬにより生成されたクロックに基づいて動作し、サンプラー回路１２０によりラッチされた各データの位相差に応じてデジタルコードを生成し、選択回路１３０および１４０の制御信号として出力する。これにより、選択回路１４０からは、外部からの受信データに同期したクロックが復元されるとともに、このクロックに同期した正確な受信データが選択回路１３０から出力される。

デジタルフィルタ１５０は、サンプラー回路１２０によりラッチされた各データの位相差をデジタル信号に変換するＰＤＣ１５１と、選択回路１３０および１４０への出力段のレジスタ１５２と、ＰＤＣ１５１およびレジスタ１５２の各出力信号を加算してレジスタ１５２に帰還する加算回路１５３とを具備する。このデジタルフィルタ１５０においては、レジスタ１５２および加算回路１５３により積分回路が構成されている。

ここで、このデジタルフィルタ１５０の動作試験を行う際には、後述するＢＩＳＴコントローラなどによりＰＤＣ１５１への入力信号を制御して、ＰＤＣ１５１の出力信号を固定値（例えば“１”）とし、レジスタ１５２および加算回路１５３で構成される積分回路を、出力値を＋１ずつインクリメントするカウンタとして動作させる。このような動作によるレジスタ１５２の出力値を期待値と照合することで、デジタルフィルタ１５０が正しく動作しているか否かの試験を実行することができる。

図１は、デジタルフィルタ１５０の動作試験を行うために半導体チップ上に設けられる回路の概略構成を示す図である。
以下の説明では例として、同一半導体チップ上に同じ構成を有する３つの信号受信回路１００ａ〜１００ｃが設けられている場合について説明する。図１に示すように、信号受信回路１００ａ〜１００ｃにはそれぞれデジタルフィルタ１５０ａ〜１５０ｃが設けられ、これらのデジタルフィルタ１５０ａ〜１５０ｃは、上述したように、ＰＤＣ１５１ａ〜１５１ｃ、レジスタ１５２ａ〜１５２ｃ、加算回路１５３ａ〜１５３ｃをそれぞれ具備する。また、本実施の形態ではこれらに加えて、デジタルフィルタ１５０ａ〜１５０ｃの試験用回路として、信号受信回路１００ａ〜１００ｃには、比較回路１６０ａ〜１６０ｃと、出力選択回路１７０ａ〜１７０ｃとがそれぞれ設けられている。さらに、各デジタルフィルタ１５０ａ〜１５０ｃに同一の試験用信号を供給するＢＩＳＴコントローラ１８０も、同一の半導体チップ上に設けられている。

比較回路１６０ａ〜１６０ｃは、動作試験時において、対応するデジタルフィルタ１５０ａ〜１５０ｃの出力値と期待値とを比較して一致するか否かを判別するものであり、デジタルフィルタ１５０ａ〜１５０ｃの出力値および期待値の入力端子をそれぞれ１つずつ備えている。そして、本実施の形態では、デジタルフィルタの出力端子と比較回路の期待値入力端子とをデイジーチェーン接続して、あるデジタルフィルタの出力値を、他のデジタルフィルタに接続された比較回路の期待値として用いるようにする。図１の例では、デジタルフィルタ１５０ａの出力値を、出力選択回路１７０ａを介して、隣接するデジタルフィルタ１５０ｂに接続された比較回路１６０ｂの期待値として用い、同様に、デジタルフィルタ１５０ｂの出力値を、出力選択回路１７０ｂを介して、隣接するデジタルフィルタ１５０ｃに接続された比較回路１６０ｃの期待値として用いている。

ここで、ＢＩＳＴコントローラ１８０により、各デジタルフィルタ１５０ａ〜１５０ｃからは同一の信号が出力されるように制御されるので、デジタルフィルタ１５０ａ〜１５０ｃがすべて正常に動作していれば、すべての比較回路１６０ａ〜１６０ｃの比較結果は一致を示す“Ｐａｓｓ”となるが、異常動作するデジタルフィルタの出力値が入力された比較回路では比較結果が不一致を示す“Ｆａｉｌ”となるので、異常なデジタルフィルタが存在することを検出することができる。このように、各デジタルフィルタ１５０ａ〜１５０ｃについて個別に期待値を用意することなく、異常なデジタルフィルタの存在の有無を検出することが可能となる。

比較回路１６０ａ〜１６０ｃの比較結果は、例えば、各比較回路１６０ａ〜１６０ｃの出力信号の論理積をとるゲート回路を設けて外部に出力すればよい。あるいは、図１に示すように、比較回路１６０ａ〜１６０ｃの比較結果に応じてそれぞれ動作する出力選択回路１７０ａ〜１７０ｃを設けて、デイジーチェーン接続構造の末端に位置する比較回路（図１では比較回路１６０ｃ）の出力を、試験結果として取り出すようにしてもよい。

図１において、出力選択回路１７０ａ〜１７０ｃは、それぞれ比較回路１６０ａ〜１６０ｃの比較結果が“Ｐａｓｓ”のときは、対応するデジタルフィルタ１５０ａ〜１５０ｃの出力値をそのまま出力し、比較結果が“Ｆａｉｌ”のときは、デジタルフィルタ１５０ａ〜１５０ｃの出力値に関係なく固定値を出力する。本実施の形態では、固定値として“０”（すべてＬレベル）の値を出力する。

出力選択回路１７０ａの出力端子は比較回路１６０ｂの期待値入力端子に接続し、出力選択回路１７０ｂの出力端子は比較回路１６０ｃの期待値入力端子に接続する。また、出力選択回路１７０ｃの出力端子は開放して、この出力選択回路１７０ｃは使用しないが、各信号受信回路１００ａ〜１００ｃの回路構成を同一として製造を容易にするために設けている。さらに、比較回路１６０ａの２入力端子には、ともに対応するデジタルフィルタ１５０ａの出力値を入力させる。そして、この比較回路１６０ａから見てデイジーチェーン接続構造の末端側に位置する比較回路１６０ｃの比較結果を、試験結果として外部に出力する。

このような回路構成により、比較回路１６０ａ〜１６０ｃのいずれかで比較結果が“Ｆａｉｌ”となると、それに対応する出力選択回路からの固定値“０”が、隣接する比較回路の期待値入力端子に入力される。このように、出力選択回路からの固定値がデイジーチェーン接続構造の末端に向かって伝搬していき、最終的に比較回路１６０ｃの比較結果として現れて、異常なデジタルフィルタの存在が検出される。

図５は、比較回路および出力選択回路の回路構成例を示す図である。
図５に示すように、比較回路１６０は、ＥＮＯＲ（否定排他的論理和）ゲート回路１６１と２つのフリップフロップ（ＦＦ）１６２および１６３とからなり、出力選択回路１７０は、ＡＮＤ（論理積）ゲート回路１７１およびＦＦ１７２からなる。

ＦＦ１６２は、データ入力端子ＤＡＴＡを通じて入力されるデジタルフィルタ１５０の出力データを、クロック入力端子ＣＬＫからのＰＬＬクロックの入力タイミングでラッチする。ＥＮＯＲゲート回路１６１は、ＦＦ１６２によりラッチされたデータと、期待値入力端子ＩＮＤＧからの期待値データとの否定排他的論理和をとる。ＦＦ１６３は、ＥＮＯＲゲート回路１６１の出力信号を、クロック入力端子ＣＬＫからのＰＬＬクロックの入力タイミングでラッチする。ＦＦ１６３の出力信号は、比較結果を示す信号としてエラー出力端子ＯＵＴＥＲＲから出力され、この信号は、デジタルフィルタ１５０からの出力データと期待値データとの比較結果が“Ｆａｉｌ”であるときにＬレベルとなる。

また、ＡＮＤゲート回路１７１の一方の入力端子には、データ入力端子ＤＡＴＡからのデータが入力され、他方の入力端子にはＦＦ１６３の出力信号が入力される。ＦＦ１７２は、ＡＮＤゲート回路１７１の出力信号を、クロック入力端子ＣＬＫからのＰＬＬクロックの入力タイミングでラッチし、ラッチした信号は期待値出力端子ＯＵＴＤＧから出力される。ＦＦ１７２は、比較回路１６０の比較結果が“Ｐａｓｓ”であれば、データ入力端子ＤＡＴＡからのデータをそのまま出力し、比較結果が“Ｆａｉｌ”であればＬレベルの信号を出力する。

図６は、各信号受信回路１００ａ〜１００ｃの比較回路および出力選択回路を接続したときの回路構成例を示す図である。
図６に示すように、信号受信回路１００ａに対応する出力選択回路１７０ａのＦＦ１７２ａの出力信号が、信号受信回路１００ｂに対応する比較回路１６０ｂのＥＮＯＲゲート回路１６１ｂの期待値入力端子に入力されるように結線される。同様に、信号受信回路１００ｂに対応する出力選択回路１７０ｂのＦＦ１７２ｂの出力信号が、信号受信回路１００ｃに対応する比較回路１６０ｃのＥＮＯＲゲート回路１６１ｃの期待値入力端子に入力されるように結線される。また、比較回路１６０ａのＥＮＯＲゲート回路１６１ａの各入力端子は短絡される。

また、比較回路１６０ｃの出力段には、比較結果を示すＦＦ１６３ｃの出力信号の反転信号をホールドして試験結果を出力するホールド回路１９０が、同じ半導体チップ上に設けられている。ホールド回路１９０は、ＦＦ１６３ｃの出力信号を反転させるインバータ回路１９１と、一方の入力端子にインバータ回路１９１の出力信号が供給されるＯＲゲート回路１９２と、ＯＲゲート回路１９２の出力信号をＰＬＬクロックでラッチするＦＦ１９３とを具備し、ＦＦ１９３の出力信号がＯＲゲート回路１９２の他方の入力端子に帰還されるように構成されている。そして、ＦＦ１９３の出力信号が試験結果を示し、後述するように、この信号がＬレベルとなったときにデジタルフィルタ１５０ａ〜１５０ｃのいずれかに異常があると判定される。

なお、図６に示したＦＦ１５４ａ〜１５４ｃは、デジタルフィルタ１５０ａ〜１５０ｃの最終出力段にそれぞれ配置されたものであり、デジタルフィルタ１５０ａ〜１５０ｃの出力データをＰＬＬクロックによりラッチして、各比較回路１６０ａ〜１６０ｃに供給する。

図７は、図６に示す回路上の各ノードの信号レベルを示すタイミングチャートである。以下、このタイミングチャートを用いて、上記回路の動作について説明する。
なお、図７において、ノードＣＬＸは、ＦＦ１６２ａ〜１６２ｃ，１６３ａ〜１６３ｃ、１７２ａ〜１７２ｃ、１５４ａ〜１５４ｃ，１９３のそれぞれのクリア端子に接続されたノードであり、このノードＣＬＸがＬレベルからＨレベルに変化した時点で動作試験が開始される。

また、ノードＰＬＬ＿ＣＬＫは上記各ＦＦのクロック入力端子に接続されたノードであり、ノードｎ０ａ〜ｎ０ｃはそれぞれＦＦ１５４ａ〜１５４ｃのデータ入力端子、ノードｎ１ａ〜ｎ１ｃはそれぞれＦＦ１５４ａ〜１５４ｃのデータ出力端子、ノードｎ２ａ〜ｎ２ｃはそれぞれＦＦ１６２ａ〜１６２ｃのデータ出力端子、ノードｎ３ａ〜ｎ３ｃはそれぞれＦＦ１６３ａ〜１６３ｃのデータ出力端子、ノードｎ４ａおよびｎ４ｂはそれぞれＦＦ１７２ａおよび１７２ｂのデータ出力端子、ノードｎ５はＦＦ１９３のデータ出力端子のノードを示す。

さらに、図７では、ＢＩＳＴコントローラ１８０により、各デジタルフィルタ１５０ａ〜１５０ｃの出力値が１クロックサイクルごとに反転するように制御されるものとする。
まず、試験結果が“Ｐａｓｓ”と判定される場合に動作について説明する。例えば、試験が開始されたタイミングＴ１１では、ノードｎ０ａ〜ｎ０ｃはいずれもＨレベルとなっている。この場合、次のクロックの立ち上がりのタイミングＴ１２で、これらの信号がＦＦ１５４ａ〜１５４ｃでラッチされて、ノードｎ１ａ〜ｎ１ｃがともにＨレベルとなる。

さらに、次のクロックの立ち上がりのタイミングＴ１３で、これらの信号がＦＦ１６２ａ〜１６２ｃでラッチされて、ノードｎ２ａ〜ｎ２ｃがともにＨレベルとなり、ＥＮＯＲゲート回路１６１ａ〜１６１ｃに各信号が供給される。このとき同時に、同じ信号がＦＦ１７２ａ〜１７２ｃでもラッチされてノードｎ４ａおよびｎ４ｂがＨレベルとなり、その出力側のＥＮＯＲゲート回路１６１ｂおよび１６１ｃの期待値入力端子に各信号が入力されるので、ＥＮＯＲゲート回路１６１ｂおよび１６１ｃでは、それぞれに対応するデジタルフィルタ１５０ｂおよび１５０ｃからのデータと、それぞれに隣接するデジタルフィルタ１５０ａおよび１５０ｂからのデータとが同じタイミングで比較される。

次のクロックの立ち上がりのタイミングＴ１４で、比較結果が“Ｐａｓｓ”となるので、ＥＮＯＲゲート回路１６１ｂおよび１６１ｃのデータ出力端子のノードｎ３ｂおよびｎ３ｃはＨレベルのままとなる。そして、このときのノードｎ３ｃの反転信号が、次のクロックの立ち上がりのタイミングＴ１５でホールド回路１９０のＦＦ１９３でラッチされるので、ＦＦ１９３のデータ出力端子のノードｎ５はＬレベルのままとなり、試験結果は“Ｐａｓｓ”と判定される。

次に、試験結果が“Ｆａｉｌ”と判定される場合に動作について説明する。例えば、タイミングＴ１３では、ノードｎ０ａ〜ｎ０ｃのうちノードｎ０ｂのみがＬレベルとなっており、デジタルフィルタ１５０ｂに異常が存在すると考えられる。この場合、これらの信号がタイミングＴ１４でノードｎ１ａ〜ｎ１ｃに伝搬された後、タイミングＴ１５で、ノードｎ２ａ〜ｎ２ｃに伝搬される。このとき同時に、ノードｎ１ａおよびｎ１ｂの信号はノードｎ４ａおよびｎ４ｂを通じてＥＮＯＲゲート回路１６１ｂおよび１６１ｃの期待値入力端子にも入力されるが、ノードｎ１ａ〜ｎ１ｃのうちノードｎ１ｂのみがＬレベルであるので、ＥＮＯＲゲート回路１６１ｂおよび１６１ｃのそれぞれ具備する２つの入力端子の信号レベルはともに異なるものとなる。

従って、次のクロックの立ち上がりのタイミングＴ１６で、ＥＮＯＲゲート回路１６１ｃの比較動作に応じてノードｎ３ｂおよびｎ３ｃがＬレベルとなり、このうちノードｎ３ｃの反転信号が、次のクロックの立ち上がりのタイミングＴ１７でホールド回路１９０のＦＦ１９３でラッチされて、ノードｎ５がＨレベルとなる。これにより、試験結果が“Ｆａｉｌ”と判定される。また、ノードｎ５の信号はＯＲゲート回路１９２に帰還されるので、それ以後、ノードｎ５はＨレベルでホールドされる。

以上の回路構成において、比較回路１６０ａ〜１６０ｃでは、それぞれに対応するデジタルフィルタ１５０ａ〜１５０ｃの出力データに対するエラー検出動作（ＥＮＯＲ１６１ａ〜１６１ｃでの比較動作）が並行して実行される。また、比較回路１６０ａ〜１６０ｃのいずれかにおいて１回でも比較結果が“Ｆａｉｌ”とされると、エラーの検出を示すＬレベルの信号が後段の比較回路１６０ｃの方向に徐々に伝搬されていく。例えば、デジタルフィルタ１５０ａの出力データのみがＬレベルとなったとき、比較回路１６０ｂのＥＮＯＲゲート回路１６１ｂによりエラーが検出された後、２クロックサイクルが経過したとき、ＥＮＯＲゲート回路１６１ｃによりエラーが検出され、次のクロックサイクルでホールド回路１９０の出力が変化する。

以上説明したように、本実施の形態によれば、デジタルフィルタ１５０ａ〜１５０ｃのそれぞれについて試験用の期待値を用意する必要がなく、期待値との比較動作も並行して行われる。さらに、試験時の出力信号と期待値とを比較する外部の比較装置を使用しないので、すべてのデジタルフィルタ１５０ａ〜１５０ｃの動作試験の途中で、端子のつなぎ替えなどを行う必要もなくなる。従って、動作試験に要する時間が短縮されるとともに、作業の手間が軽減され、試験効率が向上して製造コストを低減することもできる。

なお、以上の実施の形態では、高速なデータ受信を行う信号受信回路に本発明を適用した場合について示したが、これに限らず、同一の回路構成を有する電気回路が１つの半導体チップ上に複数形成されている場合に、本発明を適用して、各電気回路の動作試験時間を短縮することができる。

また、上記の実施の形態では、１つの半導体チップ上に同一構成の複数の電気回路が搭載された場合について説明したが、これに限らず、例えば、同一構成の電気回路がそれぞれ搭載された複数の半導体装置からなる半導体システムに対して、本発明を適用することも可能である。この場合、電気回路の出力値と期待値とを比較する比較回路を各半導体装置に設け、各電気回路の出力値が他の半導体装置内の比較回路の期待値として入力されるように、電気回路と比較回路とをデイジーチェーン接続する。そして、各電気回路に同一の試験用信号を入力することで、いずれかの半導体装置内の電気回路における動作異常を検出することが可能となるので、試験効率を向上させることができる。

実施の形態に係るデジタルフィルタの動作試験を行うために半導体チップ上に設けられる回路の概略構成を示す図である。 実施の形態に係る信号受信回路が搭載される半導体チップの構成例を示す図である。 実施の形態に係る信号受信回路の用途を説明するための図である。 実施の形態に係る信号受信回路の内部構成を示す図である。 信号受信回路に設けられる比較回路および出力選択回路の回路構成例を示す図である。 各信号受信回路の比較回路および出力選択回路を接続したときの回路構成例を示す図である。 図６に示す回路上の各ノードの信号レベルを示すタイミングチャートである。 従来の信号受信回路に設けられたデジタルフィルタとその試験回路の概略構成を示す図である。

符号の説明

１００−１〜１００−ｎ，１００ａ〜１００ｃ 信号受信回路
１１０ 入力回路
１２０ サンプラー回路
１３０，１４０ 選択回路
１５０，１５０ａ〜１５０ｃ デジタルフィルタ
１５１，１５１ａ〜１５１ｃ ＰＤＣ
１５２，１５２ａ〜１５２ｃ レジスタ
１５３，１５３ａ〜１５３ｃ 加算回路
１６０，１６０ａ〜１６０ｃ 比較回路
１７０，１７０ａ〜１７０ｃ 出力選択回路
１８０ ＢＩＳＴコントローラ

Claims (9)

1. 同一の半導体チップ上に同一構成の電気回路が複数搭載された半導体装置において、
   前記電気回路に対してそれぞれ設けられ、対応する前記電気回路の出力値と期待値とを比較する複数の比較回路を有し、
   前記電気回路の出力値が他の前記電気回路に対応する前記比較回路の前記期待値として入力されるように前記電気回路と前記比較回路とをデイジーチェーン接続し、
   さらに、前記電気回路に対してそれぞれ設けられ、対応する前記比較回路の各入力値が一致した場合には対応する前記電気回路の出力値を他の前記比較回路の前記期待値としてそのまま出力し、対応する前記比較回路の各入力値が一致しなかった場合には固定値を出力する複数の出力選択回路を有する、
   ことを特徴とする半導体装置。
2. いずれか１つの前記電気回路に対応する前記比較回路には、前記期待値として当該電気回路の出力値を入力させるように接続し、当該比較回路側から見てデイジーチェーン接続構造の最も末端側に位置する前記比較回路の比較結果を試験結果として出力するようにしたことを特徴とする請求項１記載の半導体装置。
3. 前記比較回路は、対応する前記電気回路からの出力値をクロックの入力タイミングでラッチする第１のラッチ回路と、２つの入力端子に対する入力信号が一致するかを判定し、一方の入力端子に前記第１のラッチ回路の出力信号が入力される一致判定回路とを具備し、
   前記出力選択回路は、対応する前記比較回路の前記一致判定回路が、２つの入力信号が一致したと判定したとき、当該比較回路の前記第１のラッチ回路への入力と同じタイミングで、対応する前記電気回路からの出力値をラッチして、接続された他の前記比較回路の前記一致判定回路における他方の入力端子に対して供給する第２のラッチ回路を具備することを特徴とする請求項２記載の半導体装置。
4. 前記一致判定回路は、２つの入力信号が一致したと判定したときに正論理の信号を出力し、
   前記比較回路は、前記一致判定回路の出力信号を前記クロックの入力タイミングでラッチする第３のラッチ回路を具備し、
   前記出力選択回路は、対応する前記比較回路の前記第３のラッチ回路の出力信号と、当該比較回路の前記第１のラッチ回路への出力信号との論理積をとる論理積ゲート回路を具備して、
   前記第２のラッチ回路は前記論理積ゲート回路の出力信号を前記クロックの入力タイミングでラッチし、前記デイジーチェーン接続構造の末端側に位置する前記出力選択回路の前記第３のラッチ回路の出力値を前記試験結果として出力するようにしたことを特徴とする請求項３記載の半導体装置。
5. 前記出力選択回路は、対応する前記比較回路の各入力値が一致しなかった場合には、前記固定値として負論理の信号を出力することを特徴とする請求項１記載の半導体装置。
6. 前記各電気回路に同一の試験用信号を供給する試験信号出力回路を前記半導体チップ上にさらに設けたことを特徴とする請求項１記載の半導体装置。
7. 同一の半導体チップ上に同一構成の電気回路が複数搭載された半導体装置の試験方法において、
   前記電気回路の出力値と期待値とを比較する比較回路を前記電気回路に対してそれぞれ設けて、前記電気回路の出力値が他の前記電気回路に対応する前記比較回路の前記期待値として入力されるように前記電気回路と前記比較回路とをデイジーチェーン接続するとともに、対応する前記比較回路の各入力値が一致した場合には対応する前記電気回路の出力値を他の前記比較回路の前記期待値としてそのまま出力し、対応する前記比較回路の各入力値が一致しなかった場合には固定値を出力する出力選択回路を、前記電気回路に対してそれぞれ設け、
   前記各電気回路に同一の試験用信号を入力して、少なくとも１つの前記比較回路の比較結果を試験結果として出力させる、
   ことを特徴とする半導体装置の試験方法。
8. 同一構成の電気回路がそれぞれ搭載された複数の半導体装置を備える半導体システムにおいて、
   前記半導体装置に対してそれぞれ設けられ、対応する前記半導体装置の前記電気回路の出力値と期待値とを比較する複数の比較回路を有し、
   前記電気回路の出力値が他の前記半導体装置内の前記比較回路の前記期待値として入力されるように前記電気回路と前記比較回路とをデイジーチェーン接続し、
   さらに、前記半導体装置に対してそれぞれ設けられ、対応する前記比較回路の各入力値が一致した場合には対応する前記半導体装置の出力値を他の前記比較回路の前記期待値としてそのまま出力し、対応する前記比較回路の各入力値が一致しなかった場合には固定値を出力する複数の出力選択回路を有する、
   ことを特徴とする半導体システム。
9. 同一構成の電気回路がそれぞれ搭載された複数の半導体装置を備える半導体システムの試験方法において、
   前記半導体装置の前記電気回路の出力値と期待値とを比較する比較回路を前記半導体装置に対してそれぞれ設けて、前記電気回路の出力値が他の前記半導体装置に対応する前記比較回路の前記期待値として入力されるように前記電気回路と前記比較回路とをデイジーチェーン接続するとともに、対応する前記比較回路の各入力値が一致した場合には対応する前記半導体装置の出力値を他の前記比較回路の前記期待値としてそのまま出力し、対応する前記比較回路の各入力値が一致しなかった場合には固定値を出力する出力選択回路を、前記半導体装置に対してそれぞれ設け、
   前記各電気回路に同一の試験用信号を入力して、少なくとも１つの前記比較回路の比較結果を試験結果として出力させる、
   ことを特徴とする半導体システムの試験方法。

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