JP3567923B2 - Ｉｃ試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、被試験対象、例えばＩＣ、ＬＳＩなどを試験するＩＣ試験装置に関し、信号線の数を増大せずにテストレートの高速化を図るＩＣ試験装置に関するものである。
【０００２】
【従来の技術】
ＩＣ半導体試験装置は、試験パターンを被試験対象であるＩＣ等に与え、ＩＣ等の出力と期待値パターンとを比較し、ＩＣ等の良否の判定を行う装置である。このような装置は、例えば「ＴＳ６０００ ２０ＭＨｚ ロジックＬＳＩテストシステム」横河技報、Ｖｏｌ．４２、１９９８、Ｎｏ．３、ｐ．８９−９４等に記載されている。
【０００３】
このような装置の一例を図６を用いて以下に説明する。
図６において、被試験対象（以下ＤＵＴと略す）１０は、ＩＣやＬＳＩ等である。本体ＭＦはメインフレームで、キャプチャデータメモリ４０、制御部４１が設けられる。テストヘッドＴＨは、複数のピンエレクトロニクスカード２１〜２Ｎ、この複数のピンエレクトロニクスカード２１〜２Ｎを組とした複数のバックプレーン３０〜３２が設けられる。
【０００４】
ＤＵＴ１０のＩＣピンは、入力ピン、出力ピン、入出力ピンが設けられる。キャプチャデータメモリ４０は、ＤＵＴ１０の各ＩＣピンまたは複数のＩＣピンの試験結果を格納する記憶部である。制御部４１は、テストヘッドＴＨ内の信号の流れを制御するための制御信号を出力する。
【０００５】
テストヘッドＴＨは、一端が本体ＭＦに接続され、他端がＤＵＴ１０のＩＣピンと接続され、本体ＭＦとＤＵＴ１０のＩＣピンとの間に介在して信号の受け渡し、信号処理を行う。さらに、テストヘッドＴＨの試験結果伝送部の一部の詳細な構成を図７に示し、説明をする。
【０００６】
図７において、Ｎ枚（Ｎは複数）のピンエレクトロニクスカード２１〜２Ｎは、ＤＵＴ１０と信号の授受を行い、ｍ本（ｍは複数）のピンＰＩＮ、このピンＰＩＮごとに設けられるコンパレータＣＭＰ、データセレクタＤＳ、ｎ本（ｎは１以上の整数）の信号線Ｌ１〜Ｌｎ、図示しないドライバ等が設けられる。バックプレーン３０は、ピンエレクトロニクスカード２１〜２Ｎに設けられる信号線Ｌ１〜Ｌｎと同数のｎ本の信号線ＢＬ１〜ＢＬｎが設けられる。
【０００７】
ピンＰＩＮは、一端がＤＵＴ１０のＩＣピンと電気的に接続され、各ピンは他のピンと重複しないようＩＣピンに接続される。
【０００８】
コンパレータＣＭＰは、入力側がピンＰＩＮの他端とそれぞれ電気的に接続され、ピンＰＩＮを介して伝送されるＤＵＴ１０からの出力レベルをアナログコンパレータにて”ＨＩＧＨ”または”ＬＯＷ”かを比較し、さらにこの比較結果の信号パターンと期待値パターンとをデジタルコンパレータにて比較し、このアナログコンパレータの比較結果またはデジタルコンパレータの比較結果を出力する。
【０００９】
データセレクタＤＳは、入力側がピンエレクトロニクスカード２１〜２Ｎごとに設けられた複数のコンパレータＣＭＰの出力側と電気的に接続される。データセレクタＤＳは、コンパレータＣＭＰのアナログコンパレータからの出力を、ｎビットの信号であるキャプチャデータに変換し、制御部４１の制御信号に従って所望ビットの信号を出力するものである。
【００１０】
ここで、キャプチャデータとは、例えば、ＡＤコンバータが搭載されたＤＵＴ１０で、ＡＤコンバータのリニアリティを測定するとき、最初にフルスケールにてＡＤ変換をさせ、アナログコンパレータからのデータを取得し、その後演算を行うが、このフルスケールにて測定したデータのことである。このとき、リニアリティの測定に必要な出力はＤＵＴ１０の任意の複数ピンのため、コンパレータＣＭＰの後段のデータセレクタＤＳにて選択を行っている。
【００１１】
信号線Ｌ１〜Ｌｎは、一端がデータセレクタＤＳの各ビットの出力側とそれぞれ接続される。つまり、データセレクタＤＳの１ビット目の出力側と信号線Ｌ１の一端が接続され、ｎビット目の出力側と信号線Ｌｎの一端が接続される。
【００１２】
バックプレーン３０は、複数のピンエレクトロニクスカード２１〜２Ｎを組として、この組としたピンエレクトロニクスカード２１〜２Ｎのそれぞれと電気的に接続される。信号線ＢＬ１〜ＢＬｎは、一端がキャプチャデータメモリ４０と電気的に接続され、他端が複数のピンエレクトロニクスカード２１〜２Ｎの信号線Ｌ１〜Ｌｎの他端のそれぞれと電気的に接続され、複数のピンエレクトロニクスカード２１〜２Ｎからの信号をキャプチャデータメモリ４０に伝送する。このように、複数のピンエレクトロニクスカード２１〜２Ｎの出力信号は、バックプレーン３０上の信号線ＢＬ１〜ＢＬｎにてワイヤードＯＲ接続される構成となる。
【００１３】
このような装置において、ＤＵＴ１０のＩＣピンからの信号がキャプチャデータメモリ４０に格納される動作を以下に説明する。ＤＵＴ１０のＩＣピンからの信号は、ピンエレクトロニクスカード２１〜２ＮごとのピンＰＩＮを経由して各コンパレータＣＭＰに入力される。コンパレータＣＭＰはピンＰＩＮからの出力レベルをアナログコンパレータにて”ＨＩＧＨ”または”ＬＯＷ”かを比較し、この比較結果をデータセレクタＤＳに出力する。データセレクタＤＳは、比較結果をｎビットの信号に変換し、制御部４１からの信号に従い所望ビットの出力を信号線Ｌ１〜Ｌｎに出力する。
【００１４】
制御部４１の信号は、組にしたピンエレクトロニクスカード２１〜２Ｎごとに設けられるデータセレクタＤＳの出力端の状態を制御する。例えばピンエレクトロニクスカード２１に設けられたデータセレクタＤＳの１ビット目の出力端がイネーブルに設定された場合、複数のピンエレクトロニクスカード２１〜２Ｎからの信号をバックプレーン３０上でワイヤードＯＲする場合を除き、他のピンエレクトロニクスカード２２〜２Ｎに設けられたデータセレクタＤＳの１ビット目の出力端はディセーブルに設定される。そして、組にしたピンエレクトロニクスカード２１〜２Ｎごとに出力された出力信号は、バックプレーン３０上でビットごとにワイヤードＯＲされ、キャプチャデータメモリ４０に伝達され格納される。
【００１５】
他のバックプレーン３１、３２の接続関係および動作は、バックプレーン３０と同様なので説明を省略する。
【００１６】
複数のバックプレーン３０〜３２からの出力信号はキャプチャデータメモリ４０に格納される。そして、このキャプチャデータメモリ４０は複数のバックプレーン３０〜３２からの出力を選択するためのデータセレクタ機能を含むこともある。
【００１７】
【発明が解決しようとする課題】
このように、ＤＵＴ１０のＩＣピンからの信号は、ピンエレクトロニクスカード２１〜２ＮごとにデータセレクタＤＳにて試験に必要なキャプチャデータに変換され、これらのキャプチャデータはバックプレーン３０〜３２上の信号線ＢＬ１〜ＢＬｎでワイヤードＯＲされる。ワイヤードＯＲ接続では、配線長が長くなるために生ずる配線容量や配線抵抗、ピンエレクトロニクスカード２１〜２Ｎごとに発生する容量、データセレクタＤＳの出力端にて発生する信号の反射などがある。これらの要因により、ピンエレクトロニクスカード２１〜２Ｎからの出力信号であるキャプチャデータの信号波形がなまってしまい、テストレートを速くして信号伝送を高速にすると、信号を正確に伝送できないという問題があった。このような構成におけるテストレートは、例えば２０ＭＨｚ程度であった。
【００１８】
テストレートを高速にして信号を伝送する方法として、データセレクタＤＳの出力側とキャプチャデータメモリ４０の入力側を１対１に接続して伝送する方法がある。しかし、ピンエレクトロニクスカード２１〜２Ｎごとに信号線（ｎ本×ピンエレクトロニクスカードカード数）が必要となりバックプレーン３０〜３２上の信号線が増大する。
【００１９】
また、バックプレーン３０〜３２でワイヤードＯＲでなく、論理回路を設けて各ピンエレクトロニクスカード２１〜２Ｎの出力をＯＲする方法がある。しかし、バックプレーン３０〜３２にはピンエレクトロニクスカード２１〜２Ｎとほぼ同数の能動回路を設けなければならず、部品数の増加やバックプレーン３０〜３２の実装面積の増加につながってしまう。
【００２０】
そこで本発明の目的は、信号線の数を増大せずに試験結果データを高速に伝送できるＩＣ試験装置を実現することにある。
【００２１】
【課題を解決するための手段】
請求項１記載の発明は、
被試験対象を試験するＩＣ試験装置において、
前記被試験対象と信号の授受を行う複数のピンエレクトロニクスカードと、
このピンエレクトロニクスカード間をディジチェーン接続するディジチェーン信号線と
を設け、データ伝送を行うことを特徴とするものである。
【００２２】
請求項２記載の発明は、請求項１記載の発明において、
少なくとも１つのピンエレクトロニクスカードは、
被試験対象の出力レベルを比較し、この出力レベルの比較結果と期待値パターンを比較する複数のコンパレータと、
ディジチェーン信号線からのデータを入力し、タイミングを調整して出力する第１のタイミング調整部と、
前記複数のコンパレータの出力レベルの比較結果または期待値パターンとの比較結果を入力し、タイミングを調整して出力する第２のタイミング調整部と、
前記第１のタイミング調整部の出力と前期第２のタイミング調整部の出力とを入力し、論理演算を行いディジチェーン信号線に出力する論理回路と
を有することを特徴とするものである。
【００２３】
請求項３記載の発明は、請求項２記載の発明において、
第１、第２のタイミング調整部は、少なくともＦＩＦＯで構成したことを特徴とするものである。
【００２４】
請求項４記載の発明は、請求項２または請求項３記載の発明において、
複数のコンパレータと第２のタイミング調整部との間に設けられ、複数のコンパレータからの出力レベルの比較結果または期待値パターンとの比較結果を選択し、第２のタイミング調整部に出力するデータセレクタを具備したことを特徴とするものである。
【００２５】
請求項５記載の発明は、請求項２〜請求項４のいずれかに記載の発明において、
ディジチェーン信号線と第１のタイミング調整部との間に設けられ、ディジチェーン信号線のシリアルデータをパラレルデータに変換し、第１のタイミング調整部に出力するシリアル／パラレル変換器と、
第２のタイミング調整部とディジチェーン信号線との間に設けられ、第２のタイミング調整部のパラレルデータをシリアルデータに変換し、ディジチェーン信号線に出力するパラレル／シリアル変換器と
を具備したことを特徴とするものである。
【００２６】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。
図１は本発明の第１の実施例を示した構成図である。ここで、図６と同一のものは同一符号を付し、説明を省略すると共に図示も省略する。
【００２７】
図１において、組としたピンエレクトロニクスカード２１〜２Ｎ同士は、バックプレーン３０〜３２を介してディジチェーン接続される。ディジチェーン接続とは、複数のピンエレクトロニクスカード２１〜２Ｎ同士を接続する場合に、各ピンエレクトロニクスカード２１〜２Ｎ間を個々のディジチェーン信号線で数珠つなぎに連結することである。
【００２８】
つまり、ピンエレクトロニクスカード２１は、出力側がバックプレーン３０〜３２を介しピンエレクトロニクスカード２２の入力側と電気的に接続される。ピンエレクトロニクスカード２２は、出力側がバックプレーン３０〜３２を介しピンエレクトロニクスカード２３の入力側と電気的に接続される。このようにして、ピンエレクトロニクスカード２（Ｎ−１）は、出力側がバックプレーン３０〜３２を介しピンエレクトロニクスカード２Ｎの入力側と電気的に接続される。
【００２９】
そして、ピンエレクトロニクスカード２Ｎは、出力側がバックプレーン３０〜３２を介して、キャプチャデータメモリ４０と電気的に接続される。ここで、ピンエレクトロニクスカード２１は、組にしたピンエレクトロニクスカード２１〜２Ｎにおいて信号の流れの一番上流側とみなせ、ピンエレクトロニクスカード２Ｎは一番下流側とみなせる。
【００３０】
次に、テストヘッドＴＨの本発明にかかわる具体的な要部構成を図２に示し、説明する。図７と同一のものは同一符号を付し、説明を省略すると共に図示も省略する。図２においてｎ本を組とした入力側信号線５０、ｎ本を組とした出力側信号線５１、第１のＦＩＦＯ（第１のタイミング調整部）５２、第２のＦＩＦＯ（第２のタイミング調整部）５３、論理回路５４はそれぞれピンエレクトロニクスカード２１〜２Ｎごとに設けられる。ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）は、データを格納しまたそこからデータを取り出す方式の１つであり、データが格納された順に取り出されるようにする方法である。
【００３１】
ただし、ディジチェーン接続の一番上流側であるピンエレクトロニクスカード２１は、入力側信号線５０、ＦＩＦＯ５２、５３のいずれかまたは全て設けなくともよい。図２においては、ピンエレクトロニクスカード２１の入力側信号線５０を設けない構成例を示している。また、ｎ本を組としたディジチェーン信号線５５１〜５５Ｎは、バックプレーン３０に複数設けられる。
【００３２】
入力側信号線５０は、一端がピンエレクトロニクスカード２２〜２Ｎの入力側となる。第１のＦＩＦＯ５２は、入力側が入力側信号線５０の他端と電気的に接続される。第２のＦＩＦＯ５３は、入力側がデータセレクタＤＳの出力側と電気的に接続される。
【００３３】
論理回路５４は、入力側が第１のＦＩＦＯ５２の出力側と第２のＦＩＦＯ５３の出力側と電気的に接続され、ＦＩＦＯ５２、５３からの信号の各ビットの論理和をとり出力する。つまり、第１のＦＩＦＯ５２の１ビット目と第２のＦＩＦＯ５３の１ビット目の論理和、第１のＦＩＦＯ５２のｎビット目と第２のＦＩＦＯ５３のｎビット目の論理和をとる。出力側信号線５１は、一端が論理回路５４の出力側と接続され、他端がこのピンエレクトロニクスカード２１〜２Ｎの出力側となる。
【００３４】
バックプレーン３０に設けられたディジチェーン信号線５５１〜５５Ｎは、一端がピンエレクトロニクスカード２１〜２Ｎの出力側に接続され、他端がこのピンエレクトロニクスカード２１〜２（Ｎ−１）の一つ下流側のピンエレクトロニクスカード２２〜２Ｎの入力側に接続される。ただし、ディジチェーン信号線５５Ｎは、一端が一番下流側のピンエレクトロニクスカード２Ｎの出力側に接続され、他端がキャプチャデータメモリ４０と電気的に接続される。
【００３５】
このような装置において、ＤＵＴ１０のＩＣピンからの信号がキャプチャデータメモリ４０に格納される動作を以下に説明する。ＤＵＴ１０のＩＣピンからの信号は、ピンエレクトロニクスカード２１〜２ＮごとのピンＰＩＮを経由して各コンパレータＣＭＰに入力される。コンパレータＣＭＰはＤＵＴ１０の出力レベルをアナログコンパレータにて”ＨＩＧＨ”または”ＬＯＷ”かを比較し、この比較結果をデータセレクタＤＳに出力する。データセレクタＤＳは、複数のコンパレータＣＭＰから出力された比較結果をｎビットの信号に変換し、制御部４１からの信号に従い所望ビットの出力をキャプチャデータとして第２のＦＩＦＯ５３に入力する。
【００３６】
ここで、ピンエレクトロニクスカード２１は、組にしたピンエレクトロニクスカード２１〜２Ｎにおけるディジチェーン接続の一番上流側にあたる。第１のＦＩＦＯ５２には、ＤＵＴ１０からの信号が入力されないので、例えばＬＯＷレベルの信号を入力しておく。そして、第１のＦＩＦＯ５２は、この信号を論理回路５４に出力する。また、第２のＦＩＦＯ５３は、データセレクタＤＳからのキャプチャデータを論理回路５４に出力する。そして、論理回路５４は、第１のＦＩＦＯ５２の出力信号とキャプチャデータをＯＲする。論理回路５４にて論理演算された信号は、出力側信号線５１、ディジチェーン信号線５５１、一つ下流側のピンエレクトロニクスカード２２に設けられた入力側信号線５０を経由して、第１のＦＩＦＯ５２に入力される。
【００３７】
つづいて、ピンエレクトロニクスカード２２は、第１のＦＩＦＯ５２の出力信号と第２のＦＩＦＯ５３の出力信号の時系列を合わせるように同期をとり、論理回路５４へＦＩＦＯ５２、５３の信号を出力する。論理回路５４は、各ビットごとにＯＲする。論理回路５４にて論理演算された信号は、上述と同様に出力側信号線５１、ディジチェーン信号線５５２、自カード２２の下流側であるピンエレクトロニクスカード２３に設けられた入力側信号線５０を経由して、第１のＦＩＦＯ５２に入力される。
【００３８】
同様に、ピンエレクトロニクスカード２２より下流側のピンエレクトロニクスカード２３〜２Ｎは動作を行い、ピンエレクトロニクスカード２Ｎに設けられた論理回路５４が論理演算した信号を出力するまで行う。ピンエレクトロニクスカード２Ｎの論理回路５４からの信号は出力側信号線５１、ディジチェーン信号線５５Ｎを経由して、キャプチャデータメモリ４０へ伝送される。
【００３９】
図３は、一部のピンエレクトロニクスカード２１〜２３（図３では、ＰＥカードと略す）間でのデータのタイミングを表した図である。図３において、Ａ）、Ｃ）、Ｇ）は、ピンエレクトロニクスカード２１〜２３のそれぞれのデータセレクタＤＳが出力するキャプチャデータの時系列データを表している。Ｂ）、Ｆ）は、ピンエレクトロニクスカード２１、２２のそれぞれの論理回路５４にて論理演算された信号が出力側信号線５１によって伝送されている時系列データを表している。Ｄ）、Ｈ）は、ピンエレクトロニクスカード２２、２３のそれぞれの第１のＦＩＦＯ５２が出力する信号の時系列データを表している。Ｅ）、Ｉ）は、ピンエレクトロニクスカード２２、２３のそれぞれの第２のＦＩＦＯ５３が出力する信号の時系列データを表している。
【００４０】
Ａ）、Ｃ）、Ｇ）に示すように、データセレクタＤＳから出力されたｄａｔ１０〜、ｄａｔ２０〜、ｄａｔ３０〜は、同期がとれている。Ｂ）に示すようにｄａｔ１０〜は論理回路５４で論理演算され、Ａ）の時刻よりある時間遅れてＣＤ１０〜としてピンエレクトロニクスカード２１から出力され、下流側の第１のＦＩＦＯ５２に入力される。そのため、Ｄ）とＥ）に示すように第１のＦＩＦＯ５２と第２のＦＩＦＯ５３は、信号ＣＤ１０とｄａｔ２０の同期をとるように出力する。これにより、論理回路５４では同期をとって論理演算を行える。そして、Ｆ）に示すようにＤ）およびＥ）の時刻よりある時間遅れてＣＤ２０〜としてピンエレクトロニクスカード２２から出力され、下流側の第１のＦＩＦＯ５２に入力される。さらにＨ）、Ｉ）に示すようにＦＩＦＯ５２、５３を介して時系列データは同期がとれる。このようにしてピンエレクトロニクスカード２Ｎまで同期をとることができる。
【００４１】
他のバックプレーン３１、３２も接続関係および動作はバックプレーン３０と同一なので説明を省略する。
【００４２】
このように、組にしたピンエレクトロニクスカード２１〜２Ｎをディジチェーン接続し、上流側のピンエレクトロニクスカード２１〜２（Ｎ−１）の信号と自カード２２〜２Ｎのキャプチャデータとの論理演算を一番下流側のピンエレクトロニクスカード２Ｎまでおこない、キャプチャデータメモリ４０に信号を格納する。これにより、各ピンエレクトロニクスカード２１〜２Ｎ間を接続する信号線は増大されることなくｎ本ですみ、さらに余分な容量や抵抗を除くことができるので伝送信号の劣化を防ぐことができる。従ってテストレートの高速化を図ることができ、高速デバイスのテストが可能となり、かつ試験時間の短縮を図ることができる。具体的には、テストレートを１００ＭＨｚ以上とすることができ、１００ＨＭｚ超の高速デバイスのテストが可能となり、かつ試験時間の短縮を図ることができる。
【００４３】
図４は本発明の第２の実施例を示した具体的な要部構成図である。ここで図２と同一のものは、同一符号を付し説明を省略すると共に図示も省略する。図４において、シリアル／パラレル変換器５６、パラレル／シリアル変換器５７、ｎ’本（ｎ’本＜ｎ本）の入力側信号線５０’、ｎ’本の出力側信号線５１’は、ピンエレクトロニクスカード２１〜２Ｎごとに設けられる。ｎ’本のディジチェーン信号線５５１’〜５５Ｎ’は、バックプレーン３０に複数設けられる。
【００４４】
ここで、入力側信号線５０’と出力側信号線５１’は、入力側信号線５０と出力側信号線５１の代わりにそれぞれ設けられている。また、ディジチェーン信号線５５１’〜５５Ｎ’は、ディジチェーン信号線５５１〜５５Ｎの代わりに設けられている。
【００４５】
シリアル／パラレル変換器５６は、入力側が入力側信号線５０’の他端と電気的に接続され、出力側が第１のＦＩＦＯ５２の入力側と電気的に接続され、シリアル信号をｎビットのパラレル信号に変換し出力する。パラレル／シリアル変換器５７は、入力側が論理回路５４と電気的に接続され、出力側が出力側信号線５１’の一端と電気的に接続され、ｎビットのパラレル信号をシリアル信号に変換し出力する。
【００４６】
ただし、ディジチェーン接続の一番上流側であるピンエレクトロニクスカード２１は、シリアル／パラレル変換器５６を設けなくともよい。図４においては、ピンエレクトロニクスカード２１のシリアル／パラレル変換器５６を設けない構成例を示している。
【００４７】
バックプレーン３０のディジチェーン信号線５５１’〜５５Ｎ’のそれぞれは、一端がピンエレクトロニクスカード２１〜２Ｎの出力側信号線５１’の他端と電気的に接続され、他端がこのピンエレクトロニクスカード２１〜２（Ｎ−１）より下流側のピンエレクトロニクスカード２２〜２Ｎの入力側信号線５０’の一端と電気的に接続される。
【００４８】
このような装置は、ピンエレクトロニクスカード２１〜２Ｎの論理回路５４から出力されるｎビットのパラレル信号が、パラレル／シリアル変換器５７によってシリアル信号に変換される。そして、変換された信号は、出力側信号線５１’およびこの出力側信号線５１’に接続されているバックプレーン３０のディジチェーン信号線５５１’〜５５Ｎ’を経由して、このピンエレクトロニクスカード２１〜２（Ｎ−１）より下流側のピンエレクトロニクスカード２２〜２Ｎに設けられたシリアル／パラレル変換器５６で元のｎビットのパラレル信号に変換され、第１のＦＩＦＯ５２に入力される。このような、ピンエレクトロニクス２１〜２Ｎ間の信号の伝送以外の動作は、本発明の第１の実施例と同一なので説明を省略する。
【００４９】
このように、シリアル／パラレル変換器５６、パラレル／シリアル変換器５７を用いて、ディジチェーン接続されたピンエレクトロニクスカード２１〜２Ｎ間の信号伝送は、シリアル変換したデータを用いる。これにより、バックプレーン３０〜３２上のディジチェーン信号線５５１’〜５５Ｎ’は、ｎ本よりも更に少ないｎ’本で構成することができ、信号線の減少が図れる。従って、バックプレーン３０〜３２の小型化ができる。
【００５０】
図５は本発明の第３の実施例を示した具体的な要部構成図である。ここで図７と同一のものは、同一符号を付し説明を省略すると共に図示も省略する。図５において、入力側信号線６０、出力側信号線６１、第１のＦＩＦＯ（第１のタイミング調整部）６２、第２のＦＩＦＯ（第２のタイミング調整部）６３、ＯＲゲート６４は、それぞれピンエレクトロニクスカード２１〜２Ｎごとに設けられる。ただし、ＦＩＦＯ６３は、コンパレータＣＭＰごとに設けられる。
【００５１】
ディジチェーン信号線６３１〜６３Ｎは、バックプレーン３０に複数設けられる。パス／フェイルメモリは、本体ＭＦに設けられる。さらに、パス／フェイルメモリは、ＤＵＴ１０の合否を示すパス／フェイル信号を格納する記憶部としてキャプチャデータメモリ４０の代わりに設けられている。
【００５２】
ただし、ディジチェーン接続の一番上流側であるピンエレクトロニクスカード２１は、入力側信号線６０、ＦＩＦＯ６２、６３のいずれかまたは全て設けなくともよい。図５においては、ピンエレクトロニクスカード２１の入力側信号線６０を設けない構成例を示している。
【００５３】
図５に示す構成は、例えばＤＵＴ１０の各ＩＣピンごとの情報が必要でなく、ＤＵＴ１０の合否のみを必要とする場合に用いられる。つまり、図２においては、コンパレータＣＭＰのアナログコンパレータの比較結果をデータセレクタＤＳにて試験に必要なｎビットのキャプチャデータに変換し論理回路５４に出力する構成を示したが、図５においては、コンパレータＣＭＰのデジタルコンパレータの比較結果をＦＩＦＯ５３を経てＯＲゲート６４に出力し、ＯＲゲート６４にてまとめてＯＲする構成を示している。
【００５４】
続いて、このような装置の構成を以下に説明する。入力側信号線６０は、一端がピンエレクトロニクスカード２２〜２Ｎの入力側となる。ＦＩＦＯ６２は、入力側が入力側信号線６０の他端と電気的に接続される。ＦＩＦＯ６３は、入力側がコンパレータＣＭＰの出力側と電気的に接続される。
【００５５】
ＯＲゲート６４は、入力側がＦＩＦＯ６２の出力側および複数のＦＩＦＯ６３の出力側とそれぞれ電気的に接続され、出力側が出力側信号線６１の一端と接続される。出力側信号線は、一端がＯＲゲート６４の出力側と接続され、他端がこのピンエレクトロニクスカード２１〜２Ｎの出力側となる。
【００５６】
バックプレーン３０のディジチェーン信号線６３１〜６３Ｎのそれぞれは、一端がピンエレクトロニクスカード２１〜２Ｎの出力側と電気的に接続され、他端がこのピンエレクトロニクスカード２１〜２（Ｎ−１）より下流側のピンエレクトロニクスカード２２〜２Ｎの入力側と電気的に接続される。ただし、ディジチェーン信号線６３Ｎは、一端がピンエレクトロニクスカード２Ｎの出力側と電気的に接続され、他端がパス／フェイルメモリと電気的に接続される。
【００５７】
このような装置において、ＤＵＴ１０のＩＣピンからの信号がパス／フェイルメモリに格納される動作を以下に説明する。ＤＵＴ１０のＩＣピンからの信号は、ピンエレクトロニクスカード２１〜２ＮごとのピンＰＩＮを経由して各コンパレータＣＭＰに入力される。コンパレータＣＭＰはＤＵＴ１０の出力レベルをアナログコンパレータにて”ＨＩＧＨ”または”ＬＯＷ”かを比較し、さらにこの比較結果の信号パターンと期待値パターンとをデジタルコンパレータにて比較を行い、このデジタルコンパレータの比較結果をＦＩＦＯ６３に出力する。
【００５８】
ここで、ピンエレクトロニクスカード２１は、組にしたピンエレクトロニクスカード２１〜２Ｎにおけるディジチェーン接続の一番上流側にあたる。ＦＩＦＯ６２には、ＤＵＴ１０からの信号が入力されないので、例えばＬＯＷレベルの信号を入力しておく。そしてＦＩＦＯ６２は、この信号をＯＲゲート６４に出力する。またＦＩＦＯ６３は、デジタルコンパレータの比較結果をＯＲゲート６４に出力する。そして、ＯＲゲート６４は、ＦＩＦＯ６２、６３からの出力をまとめてＯＲする。ＯＲゲート６４にて論理和された信号は、出力側信号線６１、バックプレーン３０のディジチェーン信号線６３１、一つ下流側のピンエレクトロニクスカード２２に設けられた入力側信号線６０を経由して、ＦＩＦＯ６２に入力される。
【００５９】
つづいて、ピンエレクトロニクスカード２２は、ＦＩＦＯ６２の出力信号と複数のＦＩＦＯ６３の出力信号の全ての時系列を合わせるように同期をとり、ＯＲゲート６４へＦＩＦＯ６２、６３の信号を出力する。ＯＲゲート６４は、信号をまとめてＯＲする。ＯＲゲート６４にて論理和された信号は、上述と同様に出力側信号線６１、ディジチェーン信号線６３２、自カード２２の下流側であるピンエレクトロニクスカード２３に設けられた入力側信号線６０を経由してＦＩＦＯ６２に入力される。
【００６０】
同様に、ピンエレクトロニクスカード２２より下流側のピンエレクトロニクスカード２３〜２Ｎは動作を行い、ピンエレクトロニクスカード２Ｎに設けられたＯＲゲート６４が論理和した信号を出力するまで行う。ピンエレクトロニクスカード２ＮのＯＲゲート６４からの信号は、出力側信号線６１、ディジチェーン信号線６３Ｎを経由して、パス／フェイルメモリに格納される。
【００６１】
他のバックプレーン３１、３２の接続関係および動作は、バックプレーン３０と同様なので説明を省略する。
【００６２】
このように、組にしたピンエレクトロニクスカード２１〜２Ｎをディジチェーン接続し、上流側のピンエレクトロニクスカード２１〜２（Ｎ−１）の信号と自カード２２〜２ＮのＦＩＦＯ６３の出力信号との論理和を一番下流側のピンエレクトロニクスカード２Ｎまでおこない、パス／フェイルメモリに信号を格納する。これにより、各ピンエレクトロニクスカード２１〜２Ｎ間を接続する信号線は増大されることなく、さらに余分な容量や抵抗を除くことができるので伝送信号の劣化を防ぐことができる。従ってテストレートの高速化を図ることができ、高速デバイスのテストが可能となり、かつ試験時間の短縮を図ることができる。
【００６３】
なお、本発明はこれに限定されるものではなく、以下のようなものでもよい。ＩＣ試験装置の構成は各種有り、本実施例に限定されるものではない。例えば、複数の出力をワイヤードＯＲで接続している構成を、ディジチェーン接続に置きかえるものは全て本発明に含まれる。
【００６４】
また、第１のタイミング調整部および第２のタイミング調整部は、ＦＩＦＯ５２、５３、６２、６３を用いる例を示したが、ＦＩＦＯ５２、５３、６２、６３、の代わりにフリップ・フロップを用いてもよい。またＦＩＦＯ５２、５３、６２、６３およびフリップ・フロップの両方を用いてもよい。
【００６５】
そして、ＯＲゲート６４は、複数のＦＩＦＯ６３の出力結果をまとめてＯＲ（論理和）しているが、ＡＮＤ（論理積）、ＮＡＮＤ（否定積）等の論理演算を行う論理回路としてもよい。
【００６６】
さらに、本実施例では、例としてＤＵＴ１０は１個とし、バックプレーンを３枚とする例をあげたが、それぞれ何個（何枚）でもよい。
【００６７】
また、ピンエレクトロニクスカード２１〜２Ｎの必要数は、ＤＵＴ１０のピン数によって増減する。例えば、ピンエレクトロニクスカード２２が不要となり、このピンエレクトロニクスカード２２をディジーチェーン信号線５５１、５５２から切断した場合は、この切断されたディジチェーン信号線５５１、５５２のそれぞれを接続するスイッチ部を設け、このスイッチ部によりピンエレクトロニクスカード２１、２３を接続し、ディジチェーン接続となるようにしてもよい。
【００６８】
また、図２、４において、コンパレータＣＭＰは、アナログコンパレータの比較結果をデータセレクタＤＳに出力したが、デジタルコンパレータの比較結果をデータセレクタＤＳに出力し、ＤＵＴ１０の各ピンごとのパス／フェイル信号を格納するようにしてもよい。
【００６９】
【発明の効果】
本発明によれば、以下のような効果がある。
請求項１によれば、ピンエレクトロニクスカード間をディジチェーン信号線でディジチェーン接続を行ったので、データ伝送の信号線の数を増大することなく、テストレートを高速にすることができる。これにより、高速デバイスのテストが可能となり、かつ試験時間の短縮を図ることができる。
【００７０】
請求項２〜４によれば、コンパレータの比較結果を、ディジチェーン信号線によりデータ伝送するので、データ伝送の信号線の数を増大することなく、テストレートを高速にすることができる。これにより、高速デバイスのテストが可能となり、かつ試験時間の短縮を図ることができる。
【００７１】
請求項５によれば、ディジチェーン信号線の伝送を、シリアル／パラレル変換器、パラレル／シリアル変換器により、シリアルデータ伝送にするので、ディジチェーン信号線の本数をさらに減らすことができる。
【００７２】
【図面の簡単な説明】
【図１】本発明の第１の実施例を示した構成図である。
【図２】本発明の第１の実施例を示した具体的な要部構成図である。
【図３】ディジチェーン接続の時系列データのタイミングを示した図である。
【図４】本発明の第２の実施例を示した具体的な要部構成図である。
【図５】本発明の第３の実施例を示した具体的な要部構成図である。
【図６】従来のＩＣ試験装置の概略構成を示した図である。
【図７】従来のＩＣ試験装置の一部の構成を詳細に示した図である。
【符号の説明】
５０、５０’、６０ 入力側信号線
５１、５１’、６１ 出力側信号線
５２、６２ 第１のＦＩＦＯ
５３、６３ 第２のＦＩＦＯ
５４ 論理回路
５６ シリアル／パラレル変換器
５７ パラレル／シリアル変換器
５５１〜５５Ｎ、５５１’〜５５Ｎ’、６３１〜６３Ｎ ディジチェーン信号線６４ ＯＲゲート
【発明の属する技術分野】
本発明は、被試験対象、例えばＩＣ、ＬＳＩなどを試験するＩＣ試験装置に関し、信号線の数を増大せずにテストレートの高速化を図るＩＣ試験装置に関するものである。
【０００２】
【従来の技術】
ＩＣ半導体試験装置は、試験パターンを被試験対象であるＩＣ等に与え、ＩＣ等の出力と期待値パターンとを比較し、ＩＣ等の良否の判定を行う装置である。このような装置は、例えば「ＴＳ６０００ ２０ＭＨｚ ロジックＬＳＩテストシステム」横河技報、Ｖｏｌ．４２、１９９８、Ｎｏ．３、ｐ．８９−９４等に記載されている。
【０００３】
このような装置の一例を図６を用いて以下に説明する。
図６において、被試験対象（以下ＤＵＴと略す）１０は、ＩＣやＬＳＩ等である。本体ＭＦはメインフレームで、キャプチャデータメモリ４０、制御部４１が設けられる。テストヘッドＴＨは、複数のピンエレクトロニクスカード２１〜２Ｎ、この複数のピンエレクトロニクスカード２１〜２Ｎを組とした複数のバックプレーン３０〜３２が設けられる。
【０００４】
ＤＵＴ１０のＩＣピンは、入力ピン、出力ピン、入出力ピンが設けられる。キャプチャデータメモリ４０は、ＤＵＴ１０の各ＩＣピンまたは複数のＩＣピンの試験結果を格納する記憶部である。制御部４１は、テストヘッドＴＨ内の信号の流れを制御するための制御信号を出力する。
【０００５】
テストヘッドＴＨは、一端が本体ＭＦに接続され、他端がＤＵＴ１０のＩＣピンと接続され、本体ＭＦとＤＵＴ１０のＩＣピンとの間に介在して信号の受け渡し、信号処理を行う。さらに、テストヘッドＴＨの試験結果伝送部の一部の詳細な構成を図７に示し、説明をする。
【０００６】
図７において、Ｎ枚（Ｎは複数）のピンエレクトロニクスカード２１〜２Ｎは、ＤＵＴ１０と信号の授受を行い、ｍ本（ｍは複数）のピンＰＩＮ、このピンＰＩＮごとに設けられるコンパレータＣＭＰ、データセレクタＤＳ、ｎ本（ｎは１以上の整数）の信号線Ｌ１〜Ｌｎ、図示しないドライバ等が設けられる。バックプレーン３０は、ピンエレクトロニクスカード２１〜２Ｎに設けられる信号線Ｌ１〜Ｌｎと同数のｎ本の信号線ＢＬ１〜ＢＬｎが設けられる。
【０００７】
ピンＰＩＮは、一端がＤＵＴ１０のＩＣピンと電気的に接続され、各ピンは他のピンと重複しないようＩＣピンに接続される。
【０００８】
コンパレータＣＭＰは、入力側がピンＰＩＮの他端とそれぞれ電気的に接続され、ピンＰＩＮを介して伝送されるＤＵＴ１０からの出力レベルをアナログコンパレータにて”ＨＩＧＨ”または”ＬＯＷ”かを比較し、さらにこの比較結果の信号パターンと期待値パターンとをデジタルコンパレータにて比較し、このアナログコンパレータの比較結果またはデジタルコンパレータの比較結果を出力する。
【０００９】
データセレクタＤＳは、入力側がピンエレクトロニクスカード２１〜２Ｎごとに設けられた複数のコンパレータＣＭＰの出力側と電気的に接続される。データセレクタＤＳは、コンパレータＣＭＰのアナログコンパレータからの出力を、ｎビットの信号であるキャプチャデータに変換し、制御部４１の制御信号に従って所望ビットの信号を出力するものである。
【００１０】
ここで、キャプチャデータとは、例えば、ＡＤコンバータが搭載されたＤＵＴ１０で、ＡＤコンバータのリニアリティを測定するとき、最初にフルスケールにてＡＤ変換をさせ、アナログコンパレータからのデータを取得し、その後演算を行うが、このフルスケールにて測定したデータのことである。このとき、リニアリティの測定に必要な出力はＤＵＴ１０の任意の複数ピンのため、コンパレータＣＭＰの後段のデータセレクタＤＳにて選択を行っている。
【００１１】
信号線Ｌ１〜Ｌｎは、一端がデータセレクタＤＳの各ビットの出力側とそれぞれ接続される。つまり、データセレクタＤＳの１ビット目の出力側と信号線Ｌ１の一端が接続され、ｎビット目の出力側と信号線Ｌｎの一端が接続される。
【００１２】
バックプレーン３０は、複数のピンエレクトロニクスカード２１〜２Ｎを組として、この組としたピンエレクトロニクスカード２１〜２Ｎのそれぞれと電気的に接続される。信号線ＢＬ１〜ＢＬｎは、一端がキャプチャデータメモリ４０と電気的に接続され、他端が複数のピンエレクトロニクスカード２１〜２Ｎの信号線Ｌ１〜Ｌｎの他端のそれぞれと電気的に接続され、複数のピンエレクトロニクスカード２１〜２Ｎからの信号をキャプチャデータメモリ４０に伝送する。このように、複数のピンエレクトロニクスカード２１〜２Ｎの出力信号は、バックプレーン３０上の信号線ＢＬ１〜ＢＬｎにてワイヤードＯＲ接続される構成となる。
【００１３】
このような装置において、ＤＵＴ１０のＩＣピンからの信号がキャプチャデータメモリ４０に格納される動作を以下に説明する。ＤＵＴ１０のＩＣピンからの信号は、ピンエレクトロニクスカード２１〜２ＮごとのピンＰＩＮを経由して各コンパレータＣＭＰに入力される。コンパレータＣＭＰはピンＰＩＮからの出力レベルをアナログコンパレータにて”ＨＩＧＨ”または”ＬＯＷ”かを比較し、この比較結果をデータセレクタＤＳに出力する。データセレクタＤＳは、比較結果をｎビットの信号に変換し、制御部４１からの信号に従い所望ビットの出力を信号線Ｌ１〜Ｌｎに出力する。
【００１４】
制御部４１の信号は、組にしたピンエレクトロニクスカード２１〜２Ｎごとに設けられるデータセレクタＤＳの出力端の状態を制御する。例えばピンエレクトロニクスカード２１に設けられたデータセレクタＤＳの１ビット目の出力端がイネーブルに設定された場合、複数のピンエレクトロニクスカード２１〜２Ｎからの信号をバックプレーン３０上でワイヤードＯＲする場合を除き、他のピンエレクトロニクスカード２２〜２Ｎに設けられたデータセレクタＤＳの１ビット目の出力端はディセーブルに設定される。そして、組にしたピンエレクトロニクスカード２１〜２Ｎごとに出力された出力信号は、バックプレーン３０上でビットごとにワイヤードＯＲされ、キャプチャデータメモリ４０に伝達され格納される。
【００１５】
他のバックプレーン３１、３２の接続関係および動作は、バックプレーン３０と同様なので説明を省略する。
【００１６】
複数のバックプレーン３０〜３２からの出力信号はキャプチャデータメモリ４０に格納される。そして、このキャプチャデータメモリ４０は複数のバックプレーン３０〜３２からの出力を選択するためのデータセレクタ機能を含むこともある。
【００１７】
【発明が解決しようとする課題】
このように、ＤＵＴ１０のＩＣピンからの信号は、ピンエレクトロニクスカード２１〜２ＮごとにデータセレクタＤＳにて試験に必要なキャプチャデータに変換され、これらのキャプチャデータはバックプレーン３０〜３２上の信号線ＢＬ１〜ＢＬｎでワイヤードＯＲされる。ワイヤードＯＲ接続では、配線長が長くなるために生ずる配線容量や配線抵抗、ピンエレクトロニクスカード２１〜２Ｎごとに発生する容量、データセレクタＤＳの出力端にて発生する信号の反射などがある。これらの要因により、ピンエレクトロニクスカード２１〜２Ｎからの出力信号であるキャプチャデータの信号波形がなまってしまい、テストレートを速くして信号伝送を高速にすると、信号を正確に伝送できないという問題があった。このような構成におけるテストレートは、例えば２０ＭＨｚ程度であった。
【００１８】
テストレートを高速にして信号を伝送する方法として、データセレクタＤＳの出力側とキャプチャデータメモリ４０の入力側を１対１に接続して伝送する方法がある。しかし、ピンエレクトロニクスカード２１〜２Ｎごとに信号線（ｎ本×ピンエレクトロニクスカードカード数）が必要となりバックプレーン３０〜３２上の信号線が増大する。
【００１９】
また、バックプレーン３０〜３２でワイヤードＯＲでなく、論理回路を設けて各ピンエレクトロニクスカード２１〜２Ｎの出力をＯＲする方法がある。しかし、バックプレーン３０〜３２にはピンエレクトロニクスカード２１〜２Ｎとほぼ同数の能動回路を設けなければならず、部品数の増加やバックプレーン３０〜３２の実装面積の増加につながってしまう。
【００２０】
そこで本発明の目的は、信号線の数を増大せずに試験結果データを高速に伝送できるＩＣ試験装置を実現することにある。
【００２１】
【課題を解決するための手段】
請求項１記載の発明は、
被試験対象を試験するＩＣ試験装置において、
前記被試験対象と信号の授受を行う複数のピンエレクトロニクスカードと、
このピンエレクトロニクスカード間をディジチェーン接続するディジチェーン信号線と
を設け、データ伝送を行うことを特徴とするものである。
【００２２】
請求項２記載の発明は、請求項１記載の発明において、
少なくとも１つのピンエレクトロニクスカードは、
被試験対象の出力レベルを比較し、この出力レベルの比較結果と期待値パターンを比較する複数のコンパレータと、
ディジチェーン信号線からのデータを入力し、タイミングを調整して出力する第１のタイミング調整部と、
前記複数のコンパレータの出力レベルの比較結果または期待値パターンとの比較結果を入力し、タイミングを調整して出力する第２のタイミング調整部と、
前記第１のタイミング調整部の出力と前期第２のタイミング調整部の出力とを入力し、論理演算を行いディジチェーン信号線に出力する論理回路と
を有することを特徴とするものである。
【００２３】
請求項３記載の発明は、請求項２記載の発明において、
第１、第２のタイミング調整部は、少なくともＦＩＦＯで構成したことを特徴とするものである。
【００２４】
請求項４記載の発明は、請求項２または請求項３記載の発明において、
複数のコンパレータと第２のタイミング調整部との間に設けられ、複数のコンパレータからの出力レベルの比較結果または期待値パターンとの比較結果を選択し、第２のタイミング調整部に出力するデータセレクタを具備したことを特徴とするものである。
【００２５】
請求項５記載の発明は、請求項２〜請求項４のいずれかに記載の発明において、
ディジチェーン信号線と第１のタイミング調整部との間に設けられ、ディジチェーン信号線のシリアルデータをパラレルデータに変換し、第１のタイミング調整部に出力するシリアル／パラレル変換器と、
第２のタイミング調整部とディジチェーン信号線との間に設けられ、第２のタイミング調整部のパラレルデータをシリアルデータに変換し、ディジチェーン信号線に出力するパラレル／シリアル変換器と
を具備したことを特徴とするものである。
【００２６】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。
図１は本発明の第１の実施例を示した構成図である。ここで、図６と同一のものは同一符号を付し、説明を省略すると共に図示も省略する。
【００２７】
図１において、組としたピンエレクトロニクスカード２１〜２Ｎ同士は、バックプレーン３０〜３２を介してディジチェーン接続される。ディジチェーン接続とは、複数のピンエレクトロニクスカード２１〜２Ｎ同士を接続する場合に、各ピンエレクトロニクスカード２１〜２Ｎ間を個々のディジチェーン信号線で数珠つなぎに連結することである。
【００２８】
つまり、ピンエレクトロニクスカード２１は、出力側がバックプレーン３０〜３２を介しピンエレクトロニクスカード２２の入力側と電気的に接続される。ピンエレクトロニクスカード２２は、出力側がバックプレーン３０〜３２を介しピンエレクトロニクスカード２３の入力側と電気的に接続される。このようにして、ピンエレクトロニクスカード２（Ｎ−１）は、出力側がバックプレーン３０〜３２を介しピンエレクトロニクスカード２Ｎの入力側と電気的に接続される。
【００２９】
そして、ピンエレクトロニクスカード２Ｎは、出力側がバックプレーン３０〜３２を介して、キャプチャデータメモリ４０と電気的に接続される。ここで、ピンエレクトロニクスカード２１は、組にしたピンエレクトロニクスカード２１〜２Ｎにおいて信号の流れの一番上流側とみなせ、ピンエレクトロニクスカード２Ｎは一番下流側とみなせる。
【００３０】
次に、テストヘッドＴＨの本発明にかかわる具体的な要部構成を図２に示し、説明する。図７と同一のものは同一符号を付し、説明を省略すると共に図示も省略する。図２においてｎ本を組とした入力側信号線５０、ｎ本を組とした出力側信号線５１、第１のＦＩＦＯ（第１のタイミング調整部）５２、第２のＦＩＦＯ（第２のタイミング調整部）５３、論理回路５４はそれぞれピンエレクトロニクスカード２１〜２Ｎごとに設けられる。ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）は、データを格納しまたそこからデータを取り出す方式の１つであり、データが格納された順に取り出されるようにする方法である。
【００３１】
ただし、ディジチェーン接続の一番上流側であるピンエレクトロニクスカード２１は、入力側信号線５０、ＦＩＦＯ５２、５３のいずれかまたは全て設けなくともよい。図２においては、ピンエレクトロニクスカード２１の入力側信号線５０を設けない構成例を示している。また、ｎ本を組としたディジチェーン信号線５５１〜５５Ｎは、バックプレーン３０に複数設けられる。
【００３２】
入力側信号線５０は、一端がピンエレクトロニクスカード２２〜２Ｎの入力側となる。第１のＦＩＦＯ５２は、入力側が入力側信号線５０の他端と電気的に接続される。第２のＦＩＦＯ５３は、入力側がデータセレクタＤＳの出力側と電気的に接続される。
【００３３】
論理回路５４は、入力側が第１のＦＩＦＯ５２の出力側と第２のＦＩＦＯ５３の出力側と電気的に接続され、ＦＩＦＯ５２、５３からの信号の各ビットの論理和をとり出力する。つまり、第１のＦＩＦＯ５２の１ビット目と第２のＦＩＦＯ５３の１ビット目の論理和、第１のＦＩＦＯ５２のｎビット目と第２のＦＩＦＯ５３のｎビット目の論理和をとる。出力側信号線５１は、一端が論理回路５４の出力側と接続され、他端がこのピンエレクトロニクスカード２１〜２Ｎの出力側となる。
【００３４】
バックプレーン３０に設けられたディジチェーン信号線５５１〜５５Ｎは、一端がピンエレクトロニクスカード２１〜２Ｎの出力側に接続され、他端がこのピンエレクトロニクスカード２１〜２（Ｎ−１）の一つ下流側のピンエレクトロニクスカード２２〜２Ｎの入力側に接続される。ただし、ディジチェーン信号線５５Ｎは、一端が一番下流側のピンエレクトロニクスカード２Ｎの出力側に接続され、他端がキャプチャデータメモリ４０と電気的に接続される。
【００３５】
このような装置において、ＤＵＴ１０のＩＣピンからの信号がキャプチャデータメモリ４０に格納される動作を以下に説明する。ＤＵＴ１０のＩＣピンからの信号は、ピンエレクトロニクスカード２１〜２ＮごとのピンＰＩＮを経由して各コンパレータＣＭＰに入力される。コンパレータＣＭＰはＤＵＴ１０の出力レベルをアナログコンパレータにて”ＨＩＧＨ”または”ＬＯＷ”かを比較し、この比較結果をデータセレクタＤＳに出力する。データセレクタＤＳは、複数のコンパレータＣＭＰから出力された比較結果をｎビットの信号に変換し、制御部４１からの信号に従い所望ビットの出力をキャプチャデータとして第２のＦＩＦＯ５３に入力する。
【００３６】
ここで、ピンエレクトロニクスカード２１は、組にしたピンエレクトロニクスカード２１〜２Ｎにおけるディジチェーン接続の一番上流側にあたる。第１のＦＩＦＯ５２には、ＤＵＴ１０からの信号が入力されないので、例えばＬＯＷレベルの信号を入力しておく。そして、第１のＦＩＦＯ５２は、この信号を論理回路５４に出力する。また、第２のＦＩＦＯ５３は、データセレクタＤＳからのキャプチャデータを論理回路５４に出力する。そして、論理回路５４は、第１のＦＩＦＯ５２の出力信号とキャプチャデータをＯＲする。論理回路５４にて論理演算された信号は、出力側信号線５１、ディジチェーン信号線５５１、一つ下流側のピンエレクトロニクスカード２２に設けられた入力側信号線５０を経由して、第１のＦＩＦＯ５２に入力される。
【００３７】
つづいて、ピンエレクトロニクスカード２２は、第１のＦＩＦＯ５２の出力信号と第２のＦＩＦＯ５３の出力信号の時系列を合わせるように同期をとり、論理回路５４へＦＩＦＯ５２、５３の信号を出力する。論理回路５４は、各ビットごとにＯＲする。論理回路５４にて論理演算された信号は、上述と同様に出力側信号線５１、ディジチェーン信号線５５２、自カード２２の下流側であるピンエレクトロニクスカード２３に設けられた入力側信号線５０を経由して、第１のＦＩＦＯ５２に入力される。
【００３８】
同様に、ピンエレクトロニクスカード２２より下流側のピンエレクトロニクスカード２３〜２Ｎは動作を行い、ピンエレクトロニクスカード２Ｎに設けられた論理回路５４が論理演算した信号を出力するまで行う。ピンエレクトロニクスカード２Ｎの論理回路５４からの信号は出力側信号線５１、ディジチェーン信号線５５Ｎを経由して、キャプチャデータメモリ４０へ伝送される。
【００３９】
図３は、一部のピンエレクトロニクスカード２１〜２３（図３では、ＰＥカードと略す）間でのデータのタイミングを表した図である。図３において、Ａ）、Ｃ）、Ｇ）は、ピンエレクトロニクスカード２１〜２３のそれぞれのデータセレクタＤＳが出力するキャプチャデータの時系列データを表している。Ｂ）、Ｆ）は、ピンエレクトロニクスカード２１、２２のそれぞれの論理回路５４にて論理演算された信号が出力側信号線５１によって伝送されている時系列データを表している。Ｄ）、Ｈ）は、ピンエレクトロニクスカード２２、２３のそれぞれの第１のＦＩＦＯ５２が出力する信号の時系列データを表している。Ｅ）、Ｉ）は、ピンエレクトロニクスカード２２、２３のそれぞれの第２のＦＩＦＯ５３が出力する信号の時系列データを表している。
【００４０】
Ａ）、Ｃ）、Ｇ）に示すように、データセレクタＤＳから出力されたｄａｔ１０〜、ｄａｔ２０〜、ｄａｔ３０〜は、同期がとれている。Ｂ）に示すようにｄａｔ１０〜は論理回路５４で論理演算され、Ａ）の時刻よりある時間遅れてＣＤ１０〜としてピンエレクトロニクスカード２１から出力され、下流側の第１のＦＩＦＯ５２に入力される。そのため、Ｄ）とＥ）に示すように第１のＦＩＦＯ５２と第２のＦＩＦＯ５３は、信号ＣＤ１０とｄａｔ２０の同期をとるように出力する。これにより、論理回路５４では同期をとって論理演算を行える。そして、Ｆ）に示すようにＤ）およびＥ）の時刻よりある時間遅れてＣＤ２０〜としてピンエレクトロニクスカード２２から出力され、下流側の第１のＦＩＦＯ５２に入力される。さらにＨ）、Ｉ）に示すようにＦＩＦＯ５２、５３を介して時系列データは同期がとれる。このようにしてピンエレクトロニクスカード２Ｎまで同期をとることができる。
【００４１】
他のバックプレーン３１、３２も接続関係および動作はバックプレーン３０と同一なので説明を省略する。
【００４２】
このように、組にしたピンエレクトロニクスカード２１〜２Ｎをディジチェーン接続し、上流側のピンエレクトロニクスカード２１〜２（Ｎ−１）の信号と自カード２２〜２Ｎのキャプチャデータとの論理演算を一番下流側のピンエレクトロニクスカード２Ｎまでおこない、キャプチャデータメモリ４０に信号を格納する。これにより、各ピンエレクトロニクスカード２１〜２Ｎ間を接続する信号線は増大されることなくｎ本ですみ、さらに余分な容量や抵抗を除くことができるので伝送信号の劣化を防ぐことができる。従ってテストレートの高速化を図ることができ、高速デバイスのテストが可能となり、かつ試験時間の短縮を図ることができる。具体的には、テストレートを１００ＭＨｚ以上とすることができ、１００ＨＭｚ超の高速デバイスのテストが可能となり、かつ試験時間の短縮を図ることができる。
【００４３】
図４は本発明の第２の実施例を示した具体的な要部構成図である。ここで図２と同一のものは、同一符号を付し説明を省略すると共に図示も省略する。図４において、シリアル／パラレル変換器５６、パラレル／シリアル変換器５７、ｎ’本（ｎ’本＜ｎ本）の入力側信号線５０’、ｎ’本の出力側信号線５１’は、ピンエレクトロニクスカード２１〜２Ｎごとに設けられる。ｎ’本のディジチェーン信号線５５１’〜５５Ｎ’は、バックプレーン３０に複数設けられる。
【００４４】
ここで、入力側信号線５０’と出力側信号線５１’は、入力側信号線５０と出力側信号線５１の代わりにそれぞれ設けられている。また、ディジチェーン信号線５５１’〜５５Ｎ’は、ディジチェーン信号線５５１〜５５Ｎの代わりに設けられている。
【００４５】
シリアル／パラレル変換器５６は、入力側が入力側信号線５０’の他端と電気的に接続され、出力側が第１のＦＩＦＯ５２の入力側と電気的に接続され、シリアル信号をｎビットのパラレル信号に変換し出力する。パラレル／シリアル変換器５７は、入力側が論理回路５４と電気的に接続され、出力側が出力側信号線５１’の一端と電気的に接続され、ｎビットのパラレル信号をシリアル信号に変換し出力する。
【００４６】
ただし、ディジチェーン接続の一番上流側であるピンエレクトロニクスカード２１は、シリアル／パラレル変換器５６を設けなくともよい。図４においては、ピンエレクトロニクスカード２１のシリアル／パラレル変換器５６を設けない構成例を示している。
【００４７】
バックプレーン３０のディジチェーン信号線５５１’〜５５Ｎ’のそれぞれは、一端がピンエレクトロニクスカード２１〜２Ｎの出力側信号線５１’の他端と電気的に接続され、他端がこのピンエレクトロニクスカード２１〜２（Ｎ−１）より下流側のピンエレクトロニクスカード２２〜２Ｎの入力側信号線５０’の一端と電気的に接続される。
【００４８】
このような装置は、ピンエレクトロニクスカード２１〜２Ｎの論理回路５４から出力されるｎビットのパラレル信号が、パラレル／シリアル変換器５７によってシリアル信号に変換される。そして、変換された信号は、出力側信号線５１’およびこの出力側信号線５１’に接続されているバックプレーン３０のディジチェーン信号線５５１’〜５５Ｎ’を経由して、このピンエレクトロニクスカード２１〜２（Ｎ−１）より下流側のピンエレクトロニクスカード２２〜２Ｎに設けられたシリアル／パラレル変換器５６で元のｎビットのパラレル信号に変換され、第１のＦＩＦＯ５２に入力される。このような、ピンエレクトロニクス２１〜２Ｎ間の信号の伝送以外の動作は、本発明の第１の実施例と同一なので説明を省略する。
【００４９】
このように、シリアル／パラレル変換器５６、パラレル／シリアル変換器５７を用いて、ディジチェーン接続されたピンエレクトロニクスカード２１〜２Ｎ間の信号伝送は、シリアル変換したデータを用いる。これにより、バックプレーン３０〜３２上のディジチェーン信号線５５１’〜５５Ｎ’は、ｎ本よりも更に少ないｎ’本で構成することができ、信号線の減少が図れる。従って、バックプレーン３０〜３２の小型化ができる。
【００５０】
図５は本発明の第３の実施例を示した具体的な要部構成図である。ここで図７と同一のものは、同一符号を付し説明を省略すると共に図示も省略する。図５において、入力側信号線６０、出力側信号線６１、第１のＦＩＦＯ（第１のタイミング調整部）６２、第２のＦＩＦＯ（第２のタイミング調整部）６３、ＯＲゲート６４は、それぞれピンエレクトロニクスカード２１〜２Ｎごとに設けられる。ただし、ＦＩＦＯ６３は、コンパレータＣＭＰごとに設けられる。
【００５１】
ディジチェーン信号線６３１〜６３Ｎは、バックプレーン３０に複数設けられる。パス／フェイルメモリは、本体ＭＦに設けられる。さらに、パス／フェイルメモリは、ＤＵＴ１０の合否を示すパス／フェイル信号を格納する記憶部としてキャプチャデータメモリ４０の代わりに設けられている。
【００５２】
ただし、ディジチェーン接続の一番上流側であるピンエレクトロニクスカード２１は、入力側信号線６０、ＦＩＦＯ６２、６３のいずれかまたは全て設けなくともよい。図５においては、ピンエレクトロニクスカード２１の入力側信号線６０を設けない構成例を示している。
【００５３】
図５に示す構成は、例えばＤＵＴ１０の各ＩＣピンごとの情報が必要でなく、ＤＵＴ１０の合否のみを必要とする場合に用いられる。つまり、図２においては、コンパレータＣＭＰのアナログコンパレータの比較結果をデータセレクタＤＳにて試験に必要なｎビットのキャプチャデータに変換し論理回路５４に出力する構成を示したが、図５においては、コンパレータＣＭＰのデジタルコンパレータの比較結果をＦＩＦＯ５３を経てＯＲゲート６４に出力し、ＯＲゲート６４にてまとめてＯＲする構成を示している。
【００５４】
続いて、このような装置の構成を以下に説明する。入力側信号線６０は、一端がピンエレクトロニクスカード２２〜２Ｎの入力側となる。ＦＩＦＯ６２は、入力側が入力側信号線６０の他端と電気的に接続される。ＦＩＦＯ６３は、入力側がコンパレータＣＭＰの出力側と電気的に接続される。
【００５５】
ＯＲゲート６４は、入力側がＦＩＦＯ６２の出力側および複数のＦＩＦＯ６３の出力側とそれぞれ電気的に接続され、出力側が出力側信号線６１の一端と接続される。出力側信号線は、一端がＯＲゲート６４の出力側と接続され、他端がこのピンエレクトロニクスカード２１〜２Ｎの出力側となる。
【００５６】
バックプレーン３０のディジチェーン信号線６３１〜６３Ｎのそれぞれは、一端がピンエレクトロニクスカード２１〜２Ｎの出力側と電気的に接続され、他端がこのピンエレクトロニクスカード２１〜２（Ｎ−１）より下流側のピンエレクトロニクスカード２２〜２Ｎの入力側と電気的に接続される。ただし、ディジチェーン信号線６３Ｎは、一端がピンエレクトロニクスカード２Ｎの出力側と電気的に接続され、他端がパス／フェイルメモリと電気的に接続される。
【００５７】
このような装置において、ＤＵＴ１０のＩＣピンからの信号がパス／フェイルメモリに格納される動作を以下に説明する。ＤＵＴ１０のＩＣピンからの信号は、ピンエレクトロニクスカード２１〜２ＮごとのピンＰＩＮを経由して各コンパレータＣＭＰに入力される。コンパレータＣＭＰはＤＵＴ１０の出力レベルをアナログコンパレータにて”ＨＩＧＨ”または”ＬＯＷ”かを比較し、さらにこの比較結果の信号パターンと期待値パターンとをデジタルコンパレータにて比較を行い、このデジタルコンパレータの比較結果をＦＩＦＯ６３に出力する。
【００５８】
ここで、ピンエレクトロニクスカード２１は、組にしたピンエレクトロニクスカード２１〜２Ｎにおけるディジチェーン接続の一番上流側にあたる。ＦＩＦＯ６２には、ＤＵＴ１０からの信号が入力されないので、例えばＬＯＷレベルの信号を入力しておく。そしてＦＩＦＯ６２は、この信号をＯＲゲート６４に出力する。またＦＩＦＯ６３は、デジタルコンパレータの比較結果をＯＲゲート６４に出力する。そして、ＯＲゲート６４は、ＦＩＦＯ６２、６３からの出力をまとめてＯＲする。ＯＲゲート６４にて論理和された信号は、出力側信号線６１、バックプレーン３０のディジチェーン信号線６３１、一つ下流側のピンエレクトロニクスカード２２に設けられた入力側信号線６０を経由して、ＦＩＦＯ６２に入力される。
【００５９】
つづいて、ピンエレクトロニクスカード２２は、ＦＩＦＯ６２の出力信号と複数のＦＩＦＯ６３の出力信号の全ての時系列を合わせるように同期をとり、ＯＲゲート６４へＦＩＦＯ６２、６３の信号を出力する。ＯＲゲート６４は、信号をまとめてＯＲする。ＯＲゲート６４にて論理和された信号は、上述と同様に出力側信号線６１、ディジチェーン信号線６３２、自カード２２の下流側であるピンエレクトロニクスカード２３に設けられた入力側信号線６０を経由してＦＩＦＯ６２に入力される。
【００６０】
同様に、ピンエレクトロニクスカード２２より下流側のピンエレクトロニクスカード２３〜２Ｎは動作を行い、ピンエレクトロニクスカード２Ｎに設けられたＯＲゲート６４が論理和した信号を出力するまで行う。ピンエレクトロニクスカード２ＮのＯＲゲート６４からの信号は、出力側信号線６１、ディジチェーン信号線６３Ｎを経由して、パス／フェイルメモリに格納される。
【００６１】
他のバックプレーン３１、３２の接続関係および動作は、バックプレーン３０と同様なので説明を省略する。
【００６２】
このように、組にしたピンエレクトロニクスカード２１〜２Ｎをディジチェーン接続し、上流側のピンエレクトロニクスカード２１〜２（Ｎ−１）の信号と自カード２２〜２ＮのＦＩＦＯ６３の出力信号との論理和を一番下流側のピンエレクトロニクスカード２Ｎまでおこない、パス／フェイルメモリに信号を格納する。これにより、各ピンエレクトロニクスカード２１〜２Ｎ間を接続する信号線は増大されることなく、さらに余分な容量や抵抗を除くことができるので伝送信号の劣化を防ぐことができる。従ってテストレートの高速化を図ることができ、高速デバイスのテストが可能となり、かつ試験時間の短縮を図ることができる。
【００６３】
なお、本発明はこれに限定されるものではなく、以下のようなものでもよい。ＩＣ試験装置の構成は各種有り、本実施例に限定されるものではない。例えば、複数の出力をワイヤードＯＲで接続している構成を、ディジチェーン接続に置きかえるものは全て本発明に含まれる。
【００６４】
また、第１のタイミング調整部および第２のタイミング調整部は、ＦＩＦＯ５２、５３、６２、６３を用いる例を示したが、ＦＩＦＯ５２、５３、６２、６３、の代わりにフリップ・フロップを用いてもよい。またＦＩＦＯ５２、５３、６２、６３およびフリップ・フロップの両方を用いてもよい。
【００６５】
そして、ＯＲゲート６４は、複数のＦＩＦＯ６３の出力結果をまとめてＯＲ（論理和）しているが、ＡＮＤ（論理積）、ＮＡＮＤ（否定積）等の論理演算を行う論理回路としてもよい。
【００６６】
さらに、本実施例では、例としてＤＵＴ１０は１個とし、バックプレーンを３枚とする例をあげたが、それぞれ何個（何枚）でもよい。
【００６７】
また、ピンエレクトロニクスカード２１〜２Ｎの必要数は、ＤＵＴ１０のピン数によって増減する。例えば、ピンエレクトロニクスカード２２が不要となり、このピンエレクトロニクスカード２２をディジーチェーン信号線５５１、５５２から切断した場合は、この切断されたディジチェーン信号線５５１、５５２のそれぞれを接続するスイッチ部を設け、このスイッチ部によりピンエレクトロニクスカード２１、２３を接続し、ディジチェーン接続となるようにしてもよい。
【００６８】
また、図２、４において、コンパレータＣＭＰは、アナログコンパレータの比較結果をデータセレクタＤＳに出力したが、デジタルコンパレータの比較結果をデータセレクタＤＳに出力し、ＤＵＴ１０の各ピンごとのパス／フェイル信号を格納するようにしてもよい。
【００６９】
【発明の効果】
本発明によれば、以下のような効果がある。
請求項１によれば、ピンエレクトロニクスカード間をディジチェーン信号線でディジチェーン接続を行ったので、データ伝送の信号線の数を増大することなく、テストレートを高速にすることができる。これにより、高速デバイスのテストが可能となり、かつ試験時間の短縮を図ることができる。
【００７０】
請求項２〜４によれば、コンパレータの比較結果を、ディジチェーン信号線によりデータ伝送するので、データ伝送の信号線の数を増大することなく、テストレートを高速にすることができる。これにより、高速デバイスのテストが可能となり、かつ試験時間の短縮を図ることができる。
【００７１】
請求項５によれば、ディジチェーン信号線の伝送を、シリアル／パラレル変換器、パラレル／シリアル変換器により、シリアルデータ伝送にするので、ディジチェーン信号線の本数をさらに減らすことができる。
【００７２】
【図面の簡単な説明】
【図１】本発明の第１の実施例を示した構成図である。
【図２】本発明の第１の実施例を示した具体的な要部構成図である。
【図３】ディジチェーン接続の時系列データのタイミングを示した図である。
【図４】本発明の第２の実施例を示した具体的な要部構成図である。
【図５】本発明の第３の実施例を示した具体的な要部構成図である。
【図６】従来のＩＣ試験装置の概略構成を示した図である。
【図７】従来のＩＣ試験装置の一部の構成を詳細に示した図である。
【符号の説明】
５０、５０’、６０ 入力側信号線
５１、５１’、６１ 出力側信号線
５２、６２ 第１のＦＩＦＯ
５３、６３ 第２のＦＩＦＯ
５４ 論理回路
５６ シリアル／パラレル変換器
５７ パラレル／シリアル変換器
５５１〜５５Ｎ、５５１’〜５５Ｎ’、６３１〜６３Ｎ ディジチェーン信号線６４ ＯＲゲート
Claims (5)
- 被試験対象を試験するＩＣ試験装置において、
前記被試験対象と信号の授受を行う複数のピンエレクトロニクスカードと、
このピンエレクトロニクスカード間をディジチェーン接続するディジチェーン信号線と
を設け、データ伝送を行うことを特徴とするＩＣ試験装置。 - 少なくとも１つのピンエレクトロニクスカードは、
被試験対象の出力レベルを比較し、この出力レベルの比較結果と期待値パターンを比較する複数のコンパレータと、
ディジチェーン信号線からのデータを入力し、タイミングを調整して出力する第１のタイミング調整部と、
前記複数のコンパレータの出力レベルの比較結果または期待値パターンとの比較結果を入力し、タイミングを調整して出力する第２のタイミング調整部と、
前記第１のタイミング調整部の出力と前期第２のタイミング調整部の出力とを入力し、論理演算を行いディジチェーン信号線に出力する論理回路と
を有することを特徴とする請求項１記載のＩＣ試験装置。 - 第１、第２のタイミング調整部は、少なくともＦＩＦＯで構成したことを特徴とする請求項２に記載のＩＣ試験装置。
- 複数のコンパレータと第２のタイミング調整部との間に設けられ、複数のコンパレータからの出力レベルの比較結果または期待値パターンとの比較結果を選択し、第２のタイミング調整部に出力するデータセレクタを具備したことを特徴とする請求項２または３記載のＩＣ試験装置。
- ディジチェーン信号線と第１のタイミング調整部との間に設けられ、ディジチェーン信号線のシリアルデータをパラレルデータに変換し、第１のタイミング調整部に出力するシリアル／パラレル変換器と、
第２のタイミング調整部とディジチェーン信号線との間に設けられ、第２のタイミング調整部のパラレルデータをシリアルデータに変換し、ディジチェーン信号線に出力するパラレル／シリアル変換器と
を具備したことを特徴とする請求項２〜４のいずれかに記載のＩＣ試験装置。
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