JP2000091388A - Ｉｃ試験装置の救済判定方式 - Google Patents

Abstract

(57)【要約】 【課題】 救済判定解析試験に要する時間を大幅に短縮
化できるようにする。 【解決手段】 フェイルビットメモリはウェハ上の複数
のチップに相当するパス／フェイルデータを格納する。
データ転送手段は複数のチップに対応したパス／フェイ
ルデータを順次所定のデータ列として転送する。データ
取り込み手段はこれらのデータ列毎に設けられている。
救済判定手段はデータ取り込み手段に取り込まれたパス
／フェイルデータが所定のデータ群、すなわち冗長線の
割り当てを判定することのできる救済判定可能なデータ
数に到達した時点でそのデータ群に基づく救済判定処理
を行う。この救済判定方式はすべてのパス／フェイルデ
ータの転送が終了しないうちに、救済判定可能なデータ
群が揃った時点でデータ取り込み手段の取り込み動作と
は別個に並列的に同時に救済判定を行う。これによっ
て、データ転送時間中も救済判定処理を行うことができ
るので、救済判定に要する時間の短縮化を図ることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣデバイス（集
積回路）の電気的特性を検査するＩＣ試験装置に係り、
特にＩＣデバイスのテスト結果に基づいて不良ラインを
予備ラインに置き換え可能かどうかの判定を行うＩＣ試
験装置の救済判定方式に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣデバイスを
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。ＩＣ試験装置はこ
のような電気的特性を検査する装置である。ＩＣ試験装
置は、被測定ＩＣに所定の試験用パターンデータを与
え、それによる被測定ＩＣの出力データを読み取り、被
測定ＩＣの基本的動作及び機能に問題が無いかどうかを
被測定ＩＣの出力データから不良情報を解析し、電気的
特性を検査している。

【０００３】ＩＣ試験装置におけるファンクション試験
は被測定ＩＣの入力端子にパターン発生手段から所定の
試験用パターンデータを与え、それによる被測定ＩＣの
出力データを読み取り、被測定ＩＣの基本的動作及び機
能に問題が無いかどうかを検査するものである。すなわ
ち、ファンクション試験は、アドレス、データ、書込み
イネーブル信号、チップセレクト信号などの被測定ＩＣ
の各入力信号の入力タイミングや振幅などの入力条件な
どを変化させて、その出力タイミングや出力振幅などを
試験したりするものである。

【０００４】図４は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから構成される。テスタ部５
０は制御手段５１、ＤＣ測定手段５２、タイミング発生
手段５３、パターン発生手段５４、ピン制御手段５５、
ピンエレクトロニクス５６、フェイルビットメモリ５７
及び入出力切替手段５８から構成される。テスタ部５０
はこの他にも種々の構成部品を有するが、本明細書中で
は必要な部分のみが示されている。

【０００５】制御手段５１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、制御手
段５１はシステムプログラムを格納するＲＯＭや各種デ
ータ等を格納するＲＡＭ等を有する。制御手段５１は、
ＤＣ測定手段５２、タイミング発生手段５３、パターン
発生手段５４、ピン制御手段５５及びフェイルビットメ
モリ５７にテスタバス（データバス、アドレスバス、制
御バス）６Ａを介して接続されている。制御手段５１
は、直流試験用のデータをＤＣ測定手段５２に、ファン
クション試験開始用のタイミングデータをタイミング発
生手段５３に、テストパターン発生に必要なプログラム
や各種データ等をパターン発生手段５４に出力する。こ
の他にも制御手段５１は各種のデータをテスタバス６Ａ
を介してそれぞれの構成部品に出力している。また、制
御手段５１は、ＤＣ測定手段５２内の内部レジスタ、フ
ェイルビットメモリ５７及びピン制御手段５５内のパス
／フェイル（ＰＡＳＳ／ＦＡＩＬ）レジスタ６３Ｐから
試験結果を示すデータ（直流データやパス／フェイルデ
ータＰＤ／ＦＤ）を読み出して、それらを解析し、被測
定ＩＣ７１の良否を判定する。

【０００６】タイミング発生手段５３は、制御手段５１
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段５４、ピン制御手段５５及び
フェイルビットメモリ５７に高速の動作クロックＣＬＫ
を出力すると共にデータの書込及び読出のタイミング信
号ＰＨをピン制御手段５５やフェイルビットメモリ５７
に出力する。従って、パターン発生手段５４、ピン制御
手段５５及びフェイルビットメモリ５７の動作速度は、
この高速動作クロックＣＬＫによって決定し、被測定Ｉ
Ｃ７１に対するデータ書込及び読出のタイミングはこの
タイミング信号ＰＨによって決定する。フォーマッタ６
０からピンエレクトロニクス５６に出力される試験信号
Ｐ２、及びＩ／Ｏフォーマッタ６１から入出力切替手段
５８に出力される切替信号Ｐ６の出力タイミングはタイ
ミング発生手段５３からのタイミング信号ＰＨに応じて
制御される。また、タイミング発生手段５３は、パター
ン発生手段５４からのタイミング切替用制御信号ＣＨを
入力し、それに基づいて動作周期や位相等を適宜切り替
えるようになっている。

【０００７】パターン発生手段５４は、制御手段５１か
らのパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を入力し、それに基づいたパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。すなわち、パターン発生手段５４はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ＩＣに書き込まれるデータと同じデータを内部メモリ
（パターンメモリと称する）に予め書き込んでおき、そ
れを被測定ＩＣと同じアドレスで読み出すことによって
不規則（ランダム）なパターンデータ（期待値データ）
を出力するメモリストアド方式で動作する。

【０００８】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレ
ータロジック回路６２及びパス／フェイル（ＰＡＳＳ／
ＦＡＬＩ）レジスタ６３Ｐから構成される。データセレ
クタ５９は、各種の試験信号作成データ（アドレスデー
タ・書込データ）Ｐ１、切替信号作成データＰ５及び期
待値データＰ４を記憶したメモリで構成されており、パ
ターン発生手段５４からのパターンデータをアドレスと
して入力し、そのアドレスに応じた試験信号作成データ
Ｐ１及び切替信号作成データＰ５をフォーマッタ６０及
びＩ／Ｏフォーマッタ６１に、期待値データＰ４をコン
パレータロジック回路６２にそれぞれ出力する。フォー
マッタ６０は、データセレクタ５９からの試験信号作成
データ（アドレスデータ・書込データ）Ｐ１をタイミン
グ発生手段５３からのタイミング信号ＰＨに同期したタ
イミングで加工して所定の印加波形を作成し、それを試
験信号Ｐ２としてピンエレクトロニクス５６のドライバ
６４に出力する。Ｉ／Ｏフォーマッタ６１はデータセレ
クタ５９からの切替信号作成データＰ５をタイミング発
生手段５３からのタイミング信号ＰＨに同期したタイミ
ングで加工して所定の印加波形を作成し、それを切替信
号Ｐ６として入出力切替手段５８に出力する。コンパレ
ータロジック回路６２は、ピンエレクトロニクス５６の
アナログコンパレータ６５からの出力Ｐ３と、データセ
レクタ５９からの期待値データＰ４とをタイミング発生
手段５３からのタイミングで比較判定し、その判定結果
を示すパス／フェイルデータＰＤ／ＦＤをパス／フェイ
ルレジスタ６３Ｐ及びフェイルビットメモリ５７に出力
する。パス／フェイルレジスタ６３Ｐは、ファンクショ
ン試験においてコンパレータロジック回路６２によって
フェイル（ＦＡＩＬ）と判定されたかどうかを記憶する
レジスタである。

【０００９】ピンエレクトロニクス５６は、複数のドラ
イバ６４及びアナログコンパレータ６５から構成され
る。アナログコンパレータ６５はＩＣ取付装置７０のそ
れぞれの入出力端子に対して１個ずつ設けられており、
入出力切替手段５８を介してドライバ６４といずれか一
方が接続されるようになっている。入出力切替手段５８
は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ６に応じ
てドライバ６４及びアナログコンパレータ６５のいずれ
か一方と、ＩＣ取付装置７０の入出力端子との間の接続
状態を切り替えるものである。ドライバ６４は、ＩＣ取
付装置７０の入出力端子、すなわち被測定ＩＣ７１のア
ドレス端子、データ入力端子、チップセレクト端子、ラ
イトイネーブル端子等の信号入力端子に、入出力切替手
段５８を介して、ピン制御手段５５のフォーマッタ６０
からの試験信号Ｐ２に応じたレベルの信号を印加し、所
望のテストパターンを被測定ＩＣ７１に書き込む。

【００１０】アナログコンパレータ６５は、被測定ＩＣ
７１のデータ出力端子から入出力切替手段５８を介して
出力される信号を入力し、基準電圧ＶＯＨ，ＶＯＬと比
較し、その比較結果を読出データＰ３としてコンパレー
タロジック回路６２に出力する。通常、アナログコンパ
レータ６５は基準電圧ＶＯＨ用と基準電圧ＶＯＬ用の２
つのコンパレータから構成されるが、図では省略してあ
る。

【００１１】フェイルビットメモリ５７は、コンパレー
タロジック回路６２から出力されるパス／フェイルデー
タＰＤ／ＦＤをパターン発生手段５４からのアドレス信
号ＡＤに対応したアドレス位置にタイミング発生手段５
３からの高速動作クロックＣＬＫのタイミングで記憶す
るものである。フェイルビットメモリ５７は被測定ＩＣ
７１が不良だと判定された場合にその不良箇所などを詳
細に解析する場合に用いられるものである。このフェイ
ルビットメモリ５７に記憶されたパス／フェイルデータ
ＰＤ／ＦＤは制御手段５１によって読み出され、図示し
ていないデータ処理用の装置に転送され、解析される。

【００１２】

【発明が解決しようとする課題】従来のＩＣ試験装置
は、被測定ＩＣの不良ビットを救済する目的で、被測定
ＩＣの電気的特性の実試験中にフェイルビットメモリの
アドレス空間に不良ビット箇所をマッピングする機能
と、実試験終了後にこのフェイルビットメモリを読出し
て被測定ＩＣ内の冗長線に不良ビットを割り付ける救済
判定解析試験を行っている。すなわち、ＩＣの量産ライ
ン上において、これらの救済判定解析試験を実行し、被
測定ＩＣの良、不良の判定、及び救済可否の判定、それ
に基づく不良ビットの救済などを行っている。

【００１３】この救済判定解析試験においては、冗長線
の配置条件、冗長線の数、冗長線の割り付け制限等の各
条件が被測定ＩＣの構造などによって異なっているた
め、１つ被測定ＩＣに対して１回の救済判定ではなく、
複数の救済判定結果を蓄積し、その蓄積されたデータに
基づいて総合的な救済判定を行う必要があった。また、
どのテスト段階にて不良が増加するのか解析データの取
得、あるいは救済判定結果により次のテスト条件を変化
させるなどの多種多様な対応も必要であった。

【００１４】しかしながら、この救済判定解析試験はウ
ェハ段階において行われるため、１つのウェハに数１０
０個からのＩＣデバイスが搭載されている場合には、得
られるデータ量は膨大なものとなり、このような膨大な
データを取得するだけでも多大の時間を要し、それに基
づいて救済判定を行うのにまた多大な時間を要するとい
う問題があった。

【００１５】本発明は上述の点に鑑みてなされたもので
あり、救済判定解析試験に要する時間を大幅に短縮化す
ることのできるＩＣ試験装置の救済判定方式を提供する
ことを目的とする。

【００１６】

【課題を解決するための手段】この発明に係るＩＣ試験
装置の救済判定方式は、複数チップに相当するパス／フ
ェイルデータを格納するフェイルビットメモリ手段と、
前記フェイルビットメモリ手段に格納されている複数の
チップに対応するパス／フェイルデータを各チップに対
応するデータ列として転送するデータ転送手段と、前記
データ転送手段によって転送されてくる各チップに対応
する前記パス／フェイルデータ列をそれぞれ取り込む複
数のデータ取り込み手段と、前記データ取り込み手段に
取り込まれた前記パス／フェイルデータが所定のデータ
群に達した時点で、そのデータ群に基づく救済判定解析
処理を前記データ取り込み手段の取り込み動作と並列的
に同時に行う複数の救済判定手段とを具えたものであ
る。

【００１７】試験の結果、フェイルビットメモリにはウ
ェハ上の複数のチップに相当するパス／フェイルデータ
が格納されている。データ転送手段は複数のチップに対
応したパス／フェイルデータを順次所定のデータ列とし
て転送する。例えば、１６個のチップに相当するパス／
フェイルデータを転送する場合には、データ転送手段は
１６本のデータ列（シリアルとは限らない）を転送す
る。データ取り込み手段はこれらのデータ列毎に設けら
れている。従って、データ列が１６本の場合には１６個
のデータ取り込み手段を有することになる。救済判定手
段はデータ取り込み手段に取り込まれたパス／フェイル
データが所定のデータ群、すなわち冗長線の割り当てを
判定することのできる救済判定可能なデータ数に到達し
た時点でそのデータ群に基づく救済判定処理を行う。例
えば、救済判定対象である１つのラインが１６ビットの
場合、１６個のパス／フェイルデータが揃った時点でそ
のラインに付いてフェイルデータの数がいくつ存在する
かの基本的に救済判定を行うことができる。従って、こ
の発明ではすべてのパス／フェイルデータの転送が終了
しないうちに、救済判定可能なデータ群が揃った時点で
データ取り込み手段の取り込み動作とは別個に並列的に
同時に救済判定を行っている。これによって、データ転
送時間中も救済判定処理を行うことができるので、救済
判定に要する時間の短縮化を図ることができる。

【００１８】出願時の請求項２に記載された本発明に係
るＩＣ試験装置の救済判定方式は、前記請求項１に記載
のＩＣ試験装置の救済判定方式の一実施態様として、前
記データ転送手段は前記パス／フェイルデータをシリア
ルのデータ列として転送し、前記データ取り込み手段
は、前記シリアルのデータ列を所定のデータ群からなる
パラレルデータに変換し、前記救済判定手段は前記デー
タ変換手段によって変換されたパラレルデータに基づい
て前記救済判定解析処理を行うものである。この発明で
は、データ転送手段がパス／フェイルデータをシリアル
データとして転送し、データ取り込み手段がそのシリア
ルデータをバラレルデータに変換して、救済判定手段が
そのパレレルデータに基づいて救済判定解析処理を行う
という一例の流れを限定したものである。

【００１９】出願時の請求項３に記載された本発明に係
るＩＣ試験装置の救済判定方式は、前記請求項２に記載
のＩＣ試験装置の救済判定方式の一実施態様として、さ
らに、前記転送手段から転送されてくる各チップに対応
する前記パス／フェイルデータ列に基づいて所定の条件
に該当する前記パス／フェイルデータの数を計数する計
数手段を前記救済判定手段毎に有するものである。デー
タ取り込み手段には順次パス／フェイルデータが取り込
まれ、それに基づく救済判定が救済判定手段によって行
われるが、取り込まれるパス／フェイルデータから所定
の条件に該当するパス／フェイルデータを計数すること
によって容易に救済判定を行うことができる場合があ
る。例えば、計数手段によって計数されたフェイルデー
タのトータル数が救済可能な数を既に越えた場合には救
済判定処理を行う必要はないとの判断を行うことができ
る。この他にも救済判定手段では計数することが困難な
パス／フェイルデータの所定条件における数を計数手段
によって計数することによって救済判定処理を容易にす
ることができる。

【００２０】

【発明の実施の形態】以下、本発明の一実施の形態を添
付図面に従って説明する。図１は、本発明のＩＣ試験装
置の救済判定方式の一実施の形態に係る部分の詳細構成
を示す図である。図１において図４と同じ構成のものに
は同一の符号が付してあるので、その説明は省略する。
図１では、被測定ＩＣ１１としてウェハ状のものが図示
してある。図１では被測定ＩＣ１１とコンパレータロジ
ック回路６２との間に存在するアナログコンパレータは
省略してある。コンパレータロジック回路６２の判定結
果であるパス／フェイルデータＰＤ／ＦＤは圧縮選択制
御回路１２（図４では省略）を介してフェイルビットメ
モリ５７に順次書き込まれる。圧縮選択制御回路１２は
ソケット内の任意のビットをオア圧縮（Ｉ／Ｏ圧縮）し
たり、アドレスを組み換えてマット圧縮したり、救済し
やすいようにパス／フェイルデータＰＤ／ＦＤの取り込
み条件を選択するものである。高速アドレス発生回路１
３は、フェイルビットメモリ５７に格納されているパス
／フェイルデータＰＤ／ＦＤを各救済判定回路２１〜２
ｎに転送する際のアドレス信号ＡＤＲを発生するもので
ある。選択回路１４は制御手段５１、パターン発生手段
５４及び高速アドレス発生回路１３のいずれか一つを選
択して、選択されたアドレス信号ＡＤＲを、フェイルビ
ットメモリ５７及び救済判定回路２１〜２ｎに供給す
る。この実施の形態では救済判定回路の数は１６個（ｎ
＝１６）の場合について説明する。選択回路１５はフェ
イルビットメモリ５７のどのチップに対応するパス／フ
ェイルデータＰＤ／ＦＤをどの救済判定回路２１〜２ｎ
に転送するかを選択する。選択回路１５によって選択さ
れたフェイルビットメモリ５７の各チップに対応するパ
ス／フェイルデータＰＤ／ＦＤは、シリアルのデータと
して並列的に各救済判定回路２１〜２ｎに転送されるよ
うになる。

【００２１】図２は救済判定回路２１の詳細構成を示す
図である。救済判定回路２１はフェイルデータ変換部２
１１とデータバッファ２１２と多機能カウンタ２１３か
ら構成される。フェイルデータ変換部２１１はフェイル
ビットメモリ５７から順次転送されてくるシリアルのパ
ス／フェイルデータＰＤ／ＦＤが、例えば８又は１６個
になった時点で、それらをパラレルに変換し、データバ
ッファ２１２に出力する。データバッファ２１２は、フ
ェイルデータ変換部２１１から順次転送されてくるパラ
レルのパス／フェイルデータＰＤ／ＦＤを順次格納す
る。多機能カウンタ２１３はフェイルビットメモリ５７
から順次転送されてくるシリアルのパス／フェイルデー
タＰＤ／ＦＤを所定の条件に基づいてカウント処理す
る。例えば、チップの或る所定エリアにおけるフェイル
データＦＤの数をカウントしたり、フェイルデータＦＤ
の発生間隔、すなわちフェイルデータＦＤとフェイルデ
ータＦＤとの間にいくつのパスデータＰＤが存在するか
などをカウントしたり、フェイルデータＦＤのトータル
数をカウントしたりする。また、多機能カウンタ２１３
のカウント値に応じてフェイルデータ変換部２１１から
データバッファ２１２へのパス／フェイルデータＰＤ／
ＦＤの転送処理が行われる。ＣＰＵ３１はデータバッフ
ァ２１２からのパス／フェイルデータＰＤ／ＦＤ及び多
機能カウンタ２１３からの各種カウント値に基づいて救
済判定を行い、その判定結果をメモリ４１に格納する。

【００２２】以下、この実施の形態に係るＩＣ試験装置
の救済判定方式がどのようにして救済判定処理を行うの
かを説明する。図３（Ａ）はフェイルビットメモリ５７
から救済判定回路２１〜２ｎにパス／フェイルデータＰ
Ｄ／ＦＤを転送するデータ転送処理と、救済判定回路２
１〜２ｎに転送されたパス／フェイルデータＰＤ／ＦＤ
に基づいて行われる救済判定処理とがそれぞれ別々のタ
イミングで行われる場合の処理動作例を示すものであ
る。すなわち、この場合は、救済判定回路２１〜２ｎに
格納されたパス／フェイルデータＰＤ／ＦＤに基づいて
救済判定処理を行うＣＰＵが１個の場合、すなわち制御
手段５１によって行う場合に相当する。この場合だと、
救済判定回路２１に対する救済判定処理が終了するまで
次の救済判定回路２２に対する救済判定処理を行うこと
ができないので、図３（Ａ）のように各救済判定回路２
１〜２ｎの救済判定処理が順番に行われる。

【００２３】これに対して、本発明に係るＩＣ試験装置
の救済判定方式では、パス／フェイルデータＰＤ／ＦＤ
を救済判定回路２１〜２ｎに転送を開始してから、所定
時間経過後に、既にデータバッファ２１２にパス／フェ
イルデータＰＤ／ＦＤが格納されているので、それに基
づいて各ＣＰＵ２１〜２ｎは独立（並列的）に救済判定
処理を行う。また、これと同時に多能カウント２１３は
データ転送に応じて所定のカウント値をカウントするこ
とになる。従って、図３（Ｂ）に示すように、パス／フ
ェイルデータＰＤ／ＦＤの転送と同時に並列的に各救済
判定回路２１〜２ｎに格納されるパス／フェイルデータ
ＰＤ／ＦＤに対しても救済判定処理が行われるので、パ
ス／フェイルデータＰＤ／ＦＤの転送終了時点から所定
時間経過後に全ての救済判定回路２１〜２ｎの救済判定
処理が終了することになる。従って、この実施の形態に
係るＩＣ試験装置の救済判定方式によれば、図３から明
らかなように救済判定に要する時間を大幅に短縮するこ
とができる。

【００２４】上述の実施の形態では、救済判定回路２１
〜２ｎに対して１つのＣＰＵ３１〜３ｎを設ける場合に
ついて説明したが、これに限らず、複数の救済判定回路
２１〜２ｎに対して１つのＣＰＵを設けてもよい。な
お、１つのＣＰＵの負担する救済判定回路の数が多くな
るとそれによって救済判定処理時間が増大するので、１
対１が好ましいのはいうまでもない。また、フェイルビ
ットメモリから救済判定回路へのデータ転送はシリアル
に行う場合について説明したが、これに限らず、複数の
データ列として転送してもよいことはいうまでもない。

【００２５】

【発明の効果】本発明によれば、救済判定解析試験に要
する時間を大幅に短縮化することができるという効果が
ある。

【図面の簡単な説明】

【図１】 本発明に係るＩＣ試験装置の救済判定方式の
詳細を示す図である。

【図２】 図１の救済判定回路の詳細構成を示す図であ
る。

【図３】 本発明に係るＩＣ試験装置の救済判定方式の
効果を概念的に示す図である。

【図４】 従来のＩＣ試験装置の概略構成を示すブロッ
ク図。

【符号の説明】

５０…テスタ部、５１…制御手段、５２…ＤＣ測定手
段、５３…タイミング発生手段、５４…パターン発生手
段、５５…ピン制御手段、５６…ピンエレクトロニク
ス、５７…フェイルビットメモリ、５８…入出力切替手
段、５９…データセレクタ、６０…フォーマッタ、６１
…Ｉ／Ｏフォーマッタ、６２…コンパレータロジック回
路、６３Ｐ…パス／フェイルレジスタ、６４…ドライ
バ、６５…アナログコンパレータ、６Ａ…テスタバス、
７０…ＩＣ取付装置、７１…被測定ＩＣ、１２…圧縮選
択制御回路、１３…高速アドレス発生回路、１４，１５
…選択回路、２１〜２ｎ…救済判定回路、３１〜３ｎ…
ＣＰＵ、４１〜４ｎ…メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野口 昭範 東京都渋谷区東３丁目16番３号 日立電子 エンジニアリング株式会社内 (72)発明者 福田 薫 東京都渋谷区東３丁目16番３号 日立電子 エンジニアリング株式会社内 (72)発明者 川又 亘 茨城県日立市大みか町５丁目２番１号 日 立プロセスコンピュータエンジニアリング 株式会社内 Ｆターム(参考） 2G003 AA08 AA10 AE06 AF02 AF06 AH01 AH02 AH04 2G032 AA00 AA07 AB02 AE08 AE10 AE12 AG01 4M106 AA07 AB07 AC10 CA26 DJ17 DJ34

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数チップに相当するパス／フェイルデ
   ータを格納するフェイルビットメモリ手段と、 前記フェイルビットメモリ手段に格納されている複数の
   チップに対応するパス／フェイルデータを各チップに対
   応するデータ列として転送するデータ転送手段と、 前記データ転送手段によって転送されてくる各チップに
   対応する前記パス／フェイルデータ列をそれぞれ取り込
   む複数のデータ取り込み手段と、 前記データ取り込み手段に取り込まれた前記パス／フェ
   イルデータが所定のデータ群に達した時点で、そのデー
   タ群に基づく救済判定解析処理を前記データ取り込み手
   段の取り込み動作と並列的に同時に行う複数の救済判定
   手段とを具えたことを特徴とするＩＣ試験装置の救済判
   定方式。
2. 【請求項２】 前記データ転送手段は前記パス／フェイ
   ルデータをシリアルのデータ列として転送し、前記デー
   タ取り込み手段は、前記シリアルのデータ列を所定のデ
   ータ群からなるパラレルデータに変換し、前記救済判定
   手段は前記データ変換手段によって変換されたパラレル
   データに基づいて前記救済判定解析処理を行うことを特
   徴とする請求項１に記載のＩＣ試験装置の救済判定方
   式。
3. 【請求項３】 さらに、前記転送手段から転送されてく
   る各チップに対応する前記パス／フェイルデータ列に基
   づいて所定の条件に該当する前記パス／フェイルデータ
   の数を計数する計数手段を前記救済判定手段毎に有する
   ことを特徴とする請求項２に記載のＩＣ試験装置の救済
   判定方式。