JPH09152470A - 高速データ取り込み装置及びｉｃ試験装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 アクセスタイムの長いメモリを使ってこれよ
りも短いアクセスタイムでデータを書き込めるようにす
る。インターリーブ補正動作を行わなくても、各フェイ
ルメモリに同時に同じデータを高速で書き込めるように
する。 【解決手段】 メモリ５７のデータ入力端子にそれぞれ
データ保持手段を設ける。各データ保持手段はデータ供
給手段から高速クロックに同期して順次供給されて来る
データを異なるタイミングの低速クロックに同期したタ
イミングで低速クロックの１サイクルタイムだけ保持す
る。タイミング発生手段５３は高速クロックをＭ分周し
て得られた低速クロックを高速クロックの１サイクルタ
イムずつ遅らせてデータ保持手段に順次出力するので、
各データ保持手段には順次ずれたタイミングでデータが
保持される。また、タイミング発生手段５３は全データ
保持手段がデータを保持した後にライトイネーブル信号
ＷＥをメモリ５７に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリに高速にデ
ータを取り込むことのできる高速データ取り込み装置及
びそれを用いてフェイルメモリに高速にデータを取り込
むことのできるＩＣ試験装置に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣデバイスを
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。ＩＣ試験装置はこ
のような電気的特性を検査する装置である。ＩＣ試験装
置は、被測定ＩＣに所定の試験用パターンデータを与
え、それによる被測定ＩＣの出力データを読み取り、被
測定ＩＣの基本的動作及び機能に問題が無いかどうかを
被測定ＩＣの出力データから不良情報を解析し、電気的
特性を検査している。ＩＣ試験装置における試験は直流
試験（ＤＣ測定試験）とファンクション試験（ＦＣ測定
試験）とに大別される。直流試験は被測定ＩＣの入出力
端子にＤＣ測定手段から所定の電圧又は電流を印加する
ことにより、被測定ＩＣの基本的動作に不良が無いかど
うかを検査するものである。一方、ファンクション試験
は被測定ＩＣの入力端子にパターン発生手段から所定の
試験用パターンデータを与え、それによる被測定ＩＣの
出力データを読み取り、被測定ＩＣの基本的動作及び機
能に問題が無いかどうかを検査するものである。すなわ
ち、ファンクション試験は、アドレス、データ、書込み
イネーブル信号、チップセレクト信号などの被測定ＩＣ
の各入力信号の入力タイミングや振幅などの入力条件な
どを変化させて、その出力タイミングや出力振幅などを
試験したりするものである。

【０００３】図３は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから構成される。テスタ部５
０は制御手段５１、ＤＣ測定手段５２、タイミング発生
手段５３、パターン発生手段５４、ピン制御手段５５、
ピンエレクトロニクス５６、フェイルメモリ５７及び入
出力切替手段５８から構成される。テスタ部５０はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。テスタ部５０とＩＣ取付装
置７０との間は、ＩＣ取付装置７０の全入出力端子数
（ｍ個）に対応する複数本（ｍ本）の同軸ケーブル等か
ら成る信号線によって接続され、端子と同軸ケーブルと
の間の接続関係は図示していないリレーマトリックスに
よって対応付けられており、各種信号の伝送が所定の端
子と同軸ケーブルとの間で行なわれるように構成されて
いる。なお、この信号線は、物理的にはＩＣ取付装置７
０の全入出力端子数ｍと同じ数だけ存在する。ＩＣ取付
装置７０は、複数個の被測定ＩＣ７１をソケットに搭載
できるように構成されている。被測定ＩＣ７１の入出力
端子とＩＣ取付装置７０の入出力端子とはそれぞれ１対
１に対応付けられて接続されている。例えば、入出力端
子数２８個の被測定ＩＣ７１を１０個搭載可能なＩＣ取
付装置７０の場合は、全体で２８０個の入出力端子を有
することになる。

【０００４】制御手段５１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、制御手
段５１はシステムプログラムを格納するＲＯＭや各種デ
ータ等を格納するＲＡＭ等を有する。制御手段５１は、
ＤＣ測定手段５２、タイミング発生手段５３、パターン
発生手段５４、ピン制御手段５５及びフェイルメモリ５
７にテスタバス（データバス、アドレスバス、制御バ
ス）６９を介して接続されている。制御手段５１は、直
流試験用のデータをＤＣ測定手段５２に、ファンクショ
ン試験開始用のタイミングデータをタイミング発生手段
５３に、テストパターン発生に必要なプログラムや各種
データ等をパターン発生手段５４に、期待値データ等を
ピン制御手段５５に、それぞれ出力する。この他にも制
御手段５１は各種のデータをテスタバス６９を介してそ
れぞれの構成部品に出力している。また、制御手段５１
は、ＤＣ測定手段５２内の内部レジスタ、フェイルメモ
リ５７及びピン制御手段５５内のパス／フェイル（ＰＡ
ＳＳ／ＦＡＩＬ）レジスタ６３Ｐから試験結果を示すデ
ータ（直流データやパス／フェイルデータＰＦＤ）を読
み出して、それらを解析し、被測定ＩＣ７１の良否を判
定する。

【０００５】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置７０の被測定ＩＣ７１に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。ＤＣ測定手段５２は
試験結果データの書込みを終了するとエンド信号を制御
手段５１に出力する。内部レジスタに書き込まれたデー
タはテスタバス６９を介して制御手段５１に読み取ら
れ、そこで解析される。このようにして直流試験は行わ
れる。また、ＤＣ測定手段５２はピンエレクトロニクス
５６のドライバ６４及びアナログコンパレータ６５に対
して基準電圧ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯＬを供給す
る。タイミング発生手段５３は、制御手段５１からのタ
イミングデータを内部メモリに記憶し、それに基づいて
パターン発生手段５４、ピン制御手段５５及びフェイル
メモリ５７に高速の動作クロックＣＬＫを出力すると共
にデータの書込及び読出のタイミング信号ＰＨをピン制
御手段５５やフェイルメモリ５７に出力する。従って、
パターン発生手段５４及びピン制御手段５５の動作速度
は、この高速動作クロックＣＬＫによって決定し、被測
定ＩＣ７１に対するデータ書込及び読出のタイミングは
このタイミング信号ＰＨによって決定する。また、フェ
イルメモリ５７に対するパス／フェイルデータＰＦＤの
書込タイミングもこのタイミング信号ＰＨによって決定
する。従って、フォーマッタ６０からピンエレクトロニ
クス５６に出力される試験信号Ｐ２、及びＩ／Ｏフォー
マッタ６１から入出力切替手段５８に出力される切替信
号Ｐ６の出力タイミングもタイミング発生手段５３から
の高速動作クロックＣＬＫ及びタイミング信号ＰＨに応
じて制御される。また、タイミング発生手段５３は、パ
ターン発生手段５４からのタイミング切替用制御信号Ｃ
Ｈを入力し、それに基づいて動作周期や位相等を適宜切
り替えるようになっている。

【０００６】パターン発生手段５４は、制御手段５１か
らのパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を入力し、それに基づいたパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。すなわち、パターン発生手段５４はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ＩＣに書き込まれるデータと同じデータを内部メモリ
（パターンメモリと称する）に予め書き込んでおき、そ
れを被測定ＩＣと同じアドレスで読み出すことによって
不規則（ランダム）なパターンデータ（期待値データ）
を出力するメモリストアド方式で動作する。プログラム
方式は被測定ＩＣがＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）等の揮発性メモリの試験に対応し、
メモリストアド方式はＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍ
ｅｍｏｒｙ）等の不揮発性メモリの試験に対応してい
る。なお、メモリストアド方式の場合でも被測定ＩＣに
供給されるアドレスの発生はプログラム方式で行われ
る。

【０００７】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレ
ータロジック回路６２及びパス／フェイル（ＰＡＳＳ／
ＦＡＬＩ）レジスタ６３Ｐから構成される。データセレ
クタ５９は、各種の試験信号作成データ（アドレスデー
タ・書込データ）Ｐ１、切替信号作成データＰ５及び期
待値データＰ４を記憶したメモリで構成されており、パ
ターン発生手段５４からのパターンデータをアドレスと
して入力し、そのアドレスに応じた試験信号作成データ
Ｐ１及び切替信号作成データＰ５をフォーマッタ６０及
びＩ／Ｏフォーマッタ６１に、期待値データＰ４をコン
パレータロジック回路６２にそれぞれ出力する。フォー
マッタ６０は、フリップフロップ回路及び論理回路が多
段構成されたものであり、データセレクタ５９からの試
験信号作成データ（アドレスデータ・書込データ）Ｐ１
を加工して所定の印加波形を作成し、それを試験信号Ｐ
２としてタイミング発生手段５３からのタイミング信号
ＰＨに同期したタイミングでピンエレクトロニクス５６
のドライバ６４に出力する。Ｉ／Ｏフォーマッタ６１も
フォーマッタ６０と同様にフリップフロップ回路及び論
理回路の多段構成されたものであり、データセレクタ５
９からの切替信号作成データＰ５を加工して所定の印加
波形を作成し、それを切替信号Ｐ６としてタイミング発
生手段５３からのタイミング信号ＰＨに同期したタイミ
ングで入出力切替手段５８に出力する。

【０００８】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のアナログコンパレータ６５からの
デジタルの読出データＰ３と、データセレクタ５９から
の期待値データＰ４とを比較判定し、その判定結果を示
すパス／フェイルデータＰＦＤをパス／フェイルレジス
タ６３Ｐ及びフェイルメモリ５７に出力する。パス／フ
ェイルレジスタ６３Ｐは、ファンクション試験において
コンパレータロジック回路６２によってフェイル（ＦＡ
ＩＬ）と判定されたかどうかを記憶するレジスタであ
り、ＩＣ取付装置７０に搭載可能な被測定ＩＣ７１の個
数に対応したビット数で構成されている。すなわち、被
測定ＩＣ７１がＩＣ取付装置７０に最大３２個搭載可能
な場合には、パス／フェイルレジスタ６３Ｐは３２ビッ
ト構成となる。このパス／フェイルレジスタ６３Ｐの対
応するビットがハイレベル“１”のパス（ＰＡＳＳ）の
場合にはその被測定ＩＣ７１は良品であると判定され、
ローレベル“０”のフェイル（ＦＡＩＬ）の場合にはそ
の被測定ＩＣ７１には何らかの欠陥があり、不良品であ
ると判定される。従って、その不良箇所を詳細に解析す
る場合にはフェイルメモリ５７を用いる必要がある。

【０００９】ピンエレクトロニクス５６は、複数のドラ
イバ６４及びアナログコンパレータ６５から構成され
る。ドライバ６４及びアナログコンパレータ６５はＩＣ
取付装置７０のそれぞれの入出力端子に対して１個ずつ
設けられており、入出力切替手段５８を介していずれか
一方が接続されるようになっている。入出力切替手段５
８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ６に応
じてドライバ６４及びアナログコンパレータ６５のいず
れか一方と、ＩＣ取付装置７０の入出力端子との間の接
続状態を切り替えるものである。すなわち、ＩＣ取付装
置７０の入出力端子の数がｍ個の場合、ドライバ６４、
アナログコンパレータ６５及び入出力切替手段５８はそ
れぞれｍ個で構成される。但し、メモリＩＣ等を測定す
る場合には、アドレス端子やチップセレクト端子等に対
してはアナログコンパレータは必要ないので、アナログ
コンパレータ及び入出力切替手段の数が少ない場合もあ
る。

【００１０】ドライバ６４は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたハイレベル“Ｈ”又はローレベル“Ｌ”の信
号を印加し、所望のテストパターンを被測定ＩＣ７１に
書き込む。アナログコンパレータ６５は、被測定ＩＣ７
１のデータ出力端子から入出力切替手段５８を介して出
力される信号を入力し、それをタイミング発生手段５３
からのストローブ信号（図示せず）のタイミングで基準
電圧ＶＯＨ，ＶＯＬと比較し、その比較結果をハイレベ
ル“ＰＡＳＳ”又はローレベル“ＦＡＩＬ”のデジタル
の読出データＰ３としてコンパレータロジック回路６２
に出力する。通常、アナログコンパレータ６５は基準電
圧ＶＯＨ用と基準電圧ＶＯＬ用の２つのコンパレータか
ら構成されるが、図では省略してある。

【００１１】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるパス／フェイルデータＰＦ
Ｄをパターン発生手段５４からのアドレス信号ＡＤに対
応したアドレス位置にタイミング発生手段５３からのタ
イミング信号ＰＨの入力タイミングで記憶するものであ
る。フェイルメモリ５７は被測定ＩＣ７１と同程度の記
憶容量を有する随時読み書き可能なＣＭＯＳ（Ｃｏｍｐ
ｌｅｍｅｎｔａｒｙＭＯＳ）のＳＲＡＭで構成されてお
り、被測定ＩＣ７１が不良だと判定された場合にその不
良箇所などを詳細に解析する場合に用いられるものであ
る。従って、通常の簡単な良否判定においては、このフ
ェイルメモリ５７は使用されることはない。また、フェ
イルメモリ５７は、ＩＣ取付装置７０のデータ出力端子
に固定的に対応するデータ入出力端子を有する。例え
ば、ＩＣ取付装置７０の全入出力端子数が２８０個であ
り、その中の１６０個がデータ出力端子である場合に
は、フェイルメモリ５７はこのデータ出力端子数と同じ
か又はそれ以上のデータ入力端子を有するメモリで構成
される。このフェイルメモリ５７に記憶されたパス／フ
ェイルデータＰＦＤは制御手段５１によって読み出さ
れ、図示していないデータ処理用のメモリに転送され、
解析される。

【００１２】

【発明が解決しようとする課題】上述のようなＩＣ試験
装置においては、フェイルメモリ５７は容量が大きいの
で、比較的安価なＣＭＯＳのＳＲＡＭで構成されてい
る。従って、高速で試験を行う場合にはインタリーブ書
込み動作にてパス／フェイルデータＰＦＤを書き込まな
ければならない。そして、このフェイルメモリ５７に格
納されたパス／フェイルデータＰＦＤは制御手段５１に
よって読み出され、図示していないデータ処理用のメモ
リに転送され、そこで不良情報の詳細な解析を行ってい
た。ところが、最近ではフェイルメモリ５７に格納され
たパス／フェイルデータＰＦＤをコンパレータロジック
回路６２の判定マスクや被測定ＩＣ７１に印加する際の
期待値データとして使用することを前提としたＩＣ試験
装置が開発されている。従って、このようなＩＣ試験装
置ではインターリーブ書込み動作にてパス／フェイルデ
ータＰＦＤを一旦格納した後に、高速のインタリーブ読
出し動作に備えてフェイルメモリ５７を構成する各セク
ションのメモリの内容を全て同じにする必要がある。例
えば、図４に示すように被測定ＩＣ７１Ａが全部で１６
のアドレスで構成され、その中の８ヵ所がフェイルデー
タＦだと仮定する。図ではこのフェイルの箇所に「Ｆ」
の文字が付してある。従って、この被測定ＩＣ７１Ａを
試験し、そのパス／フェイルデータＰＦＤを４Ｗａｙイ
ンターリーブ動作にて４セクション構成のフェイルメモ
リ５７Ａ〜５７Ｄに格納すると、フェイルデータ「Ｆ」
は各フェイルメモリ５７Ａ〜５７Ｄに分散されて格納さ
れることになる。このように各フェイルメモリ５７Ａ〜
５７Ｄの内容が異なるとインターリーブ読出し動作を行
うことができないので、フェイルメモリ５７Ａ〜５７Ｄ
の内容を同じにするため、各フェイルメモリ５７Ａ〜５
７Ｄの内容のオア論理情報を一旦別のバッファメモリ５
７Ｅに書き込み、今度はそのバッファメモリ５７Ｅの内
容を各フェイルメモリ５７Ａ〜５７Ｄに逆に書き込むと
いう動作を行っていた。従って、この２回の書込み動作
（以下、インターリーブ補正動作という）に要する時間
が全体の試験時間に占める割合が大きいため、ＩＣ試験
装置全体のスループット向上の障害となっていた。

【００１３】第１の発明は、アクセスタイムの長いメモ
リを使ってこれよりも短いアクセスタイムでデータを書
き込むことのできる高速データ取り込み装置を提供する
ことを目的とする。第２の発明は、インターリーブ補正
動作を行わなくても、各フェイルメモリに同時に同じデ
ータを高速で書き込むことのできるＩＣ試験装置を提供
することを目的とする。

【００１４】

【課題を解決するための手段】第１の発明に係る高速デ
ータ取り込み装置は、Ｍ個（Ｍは２のＮ乗（Ｎは正の整
数））のデータ入力端子を少なくとも有し、そこから入
力するデータを記憶するメモリと、前記メモリの各デー
タ入力端子に設けられ、それぞれ異なるタイミングの低
速クロックに同期してデータを保持するＭ個のデータ保
持手段と、前記メモリに記憶されるべきデータを高速ク
ロックに同期して前記Ｍ個のデータ保持手段に共通に供
給するデータ供給手段と、前記高速クロックを前記デー
タ供給手段に出力すると共に、前記高速クロックをＭ分
周することによって得られる低速クロックの１サイクル
タイム内において、前記低速クロックを前記高速クロッ
クの１サイクルタイムに相当する時間ずつ遅らせること
によって前記異なるタイミングの低速クロックを生成し
て前記Ｍ個のデータ保持手段に出力し、前記Ｍ個のデー
タ保持手段の全てがデータを保持した後に前記データ保
持手段に保持されているデータを前記メモリに同時に書
き込むためのライトイネーブル信号を前記メモリに出力
するタイミング発生手段と、前記Ｍ分周することによっ
て得られる低速クロックに同期して前記メモリにアドレ
スを供給するアドレス供給手段とを具えたものである。

【００１５】メモリは低速クロックに同期して読み書き
動作することはできるが、高速クロックに同期して動作
することはできない。メモリのＭ個のデータ入力端子に
それぞれ設けられたデータ保持手段は、それぞれ異なる
タイミングの低速クロックに同期してデータ供給手段か
ら高速クロックに同期して順次供給されて来るデータを
低速クロックの１サイクルタイムだけ保持する。このと
き、タイミング発生手段は、高速クロックをＭ分周する
ことによって得られる低速クロックを高速クロックの１
サイクルタイムに相当する時間ずつ遅らせることによっ
て、それぞれ異なるタイミングの低速クロックをデータ
保持手段に順次出力するので、各データ保持手段にはデ
ータ供給手段から高速クロックに同期して供給されて来
るデータが順次低速クロックの１サイクルタイムに相当
する時間だけ保持されるようになる。タイミング発生手
段は、Ｍ個のデータ保持手段がデータを保持した後にそ
の保持されているデータをメモリに同時に書き込むため
のライトイネーブル信号をメモリに出力する。このと
き、アドレス供給手段は低速クロックに同期してアドレ
スを供給している関係上、メモリのアドレスは十分に確
定しているので、メモリはライトイネーブル信号の入力
によってデータ保持手段に保持されているデータを同時
に記憶することができる。これによって、高速クロック
に同期して読み書き動作の行えなかったメモリに対し
て、高速クロックに同期したタイミングでデータを取り
込むことができるようになる。

【００１６】第２の発明に係るＩＣ試験装置は、被測定
ＩＣメモリのアドレスを指定するための指定アドレス、
この指定アドレスに書込むべきパターンデータ等から構
成される試験信号を所定の条件に従って高速クロックに
同期して発生する試験信号発生手段と、前記被測定ＩＣ
メモリに対して前記試験信号に応じたパターンデータを
書き込み、書き込まれたパターンデータを前記指定アド
レスに応じて読み出す読み書き制御手段と、この読み書
き制御手段によって読み出されたデータを所定の基準デ
ータと比較判定し、その判定結果を示すパス／フェイル
データを出力する判定手段と、Ｍ個（Ｍは２のＮ乗（Ｎ
は正の整数））のデータ入力端子を少なくとも有し、前
記パス／フェイルデータを記憶するフェイルメモリと、
前記判定手段と前記フェイルメモリの各データ入力端子
との間に設けられ、低速クロックに同期して前記判定手
段からの前記パス／フェイルデータを一時的に保持し、
前記フェイルメモリの各データ入力端子に供給する複数
のデータ保持手段と、前記高速クロックを前記試験信号
発生手段に出力すると共に、前記高速クロックをＭ分周
して得られた低速クロックの１サイクルタイム内におい
て、前記低速クロックを前記高速クロックの１サイクル
タイムに相当する時間ずつ遅れたタイミングで前記デー
タ保持手段に順次出力し、前記データ保持手段の全てが
データを保持した後に前記データ保持手段に保持されて
いるデータを前記フェイルメモリに同時に書き込むため
のライトイネーブル信号を前記フェイルメモリに出力す
るタイミング発生手段と、前記指定アドレスによって指
定されたアドレスの下位Ｎビットのマスクされたアドレ
スを前記フェイルメモリに供給するアドレス供給手段
と、前記フェイルメモリに記憶されている前記パス／フ
ェイルデータを読み出し、前記被測定ＩＣの電気的特性
を検査する制御手段とを具えたものである。

【００１７】試験信号発生手段は高速クロックに同期し
た試験信号を発生する。従って、この試験信号に応じて
動作する読み書き制御手段及び判定手段も高速クロック
に同期して動作する。ところが、前述のようにフェイル
メモリは容量が大きいため、比較的安価なＣＭＯＳのＳ
ＲＡＭで構成されているので、高速クロックに同期して
パス／フェイルデータを書き込むことができない。な
お、従来のようにインターリーブ動作にて書き込むこと
は可能であるが、この場合には後でインターリーブ補正
動作を行わなければならない。そこで、第２の発明で
は、フェイルメモリとしてＭ個のデータ入力端子を少な
くとも有するメモリを用い、判定手段から高速クロック
に同期して出力されるパス／フェイルデータを一時的、
すなわち低速クロックの１サイクルタイムだけ保持する
データ保持手段をこれらの各データ入力端子毎に設け
た。そして、タイミング発生手段は高速クロックをＭ分
周して得られた低速クロックの１サイクルタイム内にお
いて、低速クロックを高速クロックの１サイクルタイム
に相当する時間ずつ遅れたタイミングでデータ保持手段
に順次出力するので、各データ保持手段は判定手段から
高速クロックに同期して出力されるパス／フェイルデー
タを順次記憶する。このとき、各データ保持手段は、パ
ス／フェイルデータを低速クロックの１サイクルタイム
に相当する時間だけ記憶する。タイミング発生手段は、
データ保持手段の全てがデータを保持した後にその保持
されているデータをフェイルメモリに同時に書き込むた
めのライトイネーブル信号をフェイルメモリに出力す
る。このとき、アドレス供給手段は指定アドレスによっ
て指定されたアドレスの下位Ｎビットのマスクされたア
ドレスを１サイクルタイムの間フェイルメモリに供給し
ているので、フェイルメモリのアドレスは確定している
ので、フェイルメモリメモリはライトイネーブル信号の
入力によってデータ保持手段に保持されているデータを
同時に記憶することができる。このようにして、従来、
高速クロックに同期してパス／フェイルデータを格納す
ることのできなかったフェイルメモリに対して、高速ク
ロックに同期したタイミングでパス／フェイルデータを
順次フェイルメモリに取り込むことができるようにな
る。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面に従って詳細に説明する。なお、高速データ取り込
み装置及びＩＣ試験装置の実施の形態として、ＩＣ試験
装置内におけるフェイルメモリにパス／フェイルデータ
を高速に取り込む場合を例示して説明することにする。
図１は、本発明のＩＣ試験装置に対応するフェイルメモ
リの一部分の構成を示す図である。図では、フェイルメ
モリの１ブロック分の構成について示してある。フェイ
ルメモリの１ブロックは４Ｗａｙ又は２Ｗａｙインター
リーブ動作でパス／フェイルデータＰＦＤを読み出すた
めに、４個のフェイルメモリ５７ａ〜５７ｄで構成され
る。図２は、このフェイルメモリの動作例を示すタイミ
ングチャート図である。フェイルメモリ５７ａ〜５７ｄ
は、約１メガビット構成のＣＭＯＳのＳＲＡＭで構成さ
れる。このような構成のフェイルメモリ５７ａ〜５７ｄ
が４０ブロック分存在する。従って、この実施の形態に
係るフェイルメモリは、４Ｗａｙインターリーブ動作時
で４０メガビット分（１メガビット×４０ブロック）、
２Ｗａｙインターリーブ動作時で８０メガビット分（２
メガビット×４０ブロック）、ノンインターリーブ動作
時で１６０メガビット分（４メガビット×４０ブロッ
ク）のパス／フェイルデータＰＦＤを格納し、読み出す
ことができる。ここでは、各フェイルメモリ５７ａ〜５
７ｄからパス／フェイルデータＰＦＤが４Ｗａｙインタ
ーリーブで読み出されるものとして、各フェイルメモリ
５７ａ〜５７ｄにパス／フェイルデータＰＦＤを書き込
む場合について説明する。なお、フェイルメモリ５７ａ
〜５７ｄの構成は同じなので、ここではフェイルメモリ
５７ａだけについて説明する。

【００１９】フェイルメモリ５７ａのアクセスタイムは
約４０ｎｓ（動作周波数２５ＭＨｚ）である。フェイル
メモリ５７ａは、アドレス信号Ａｄを入力するアドレス
端子Ａｄｒ（複数ピン）と、フリップフロップ回路２〜
５にそれぞれ接続されたデータ入力端子Ｄ０〜Ｄ３と、
タイミング発生手段５３からのライトイネーブル信号Ｗ
Ｅを入力するライトイネーブル端子ｗｅとを有する。な
お、フェイルメモリ５７ａはこの他にも種々の端子を有
するがここでは省略する。図では、フェイルメモリ５７
ａ内にそのメモリマップの概略が示してある。すなわ
ち、フェイルメモリ５７ａでは１つのアドレスに対して
４個のデータ（データ入力端子Ｄ０〜Ｄ３からの入力デ
ータ）を記憶するようになっている。従って、従来のフ
ェイルメモリのようにパターン発生手段５４からのアド
レス信号ＡＤを直接アドレス端子Ａｄｒに入力するので
はなく、アドレス信号ＡＤの最下位２ビットのマスクさ
れたアドレス信号Ａｄを入力するようになっている。マ
スクするビットの数は、フェイルメモリ５７ａのデータ
入力端子数によって決まる。例えば、データ入力端子が
２（２の１乗）個の場合には１ビットマスクされ、４
（２の２乗）個の場合には２ビットマスクされる。すな
わち、データ入力端子数がＭ個（Ｍは２のＮ乗（Ｎは正
の整数））の場合に、アドレス信号ＡＤの最下位Ｎビッ
トがマスクされることになる。

【００２０】タイミング発生手段５３は、図２のよう
に、高速の動作クロックＣＬＫ１（周波数１００ＭＨ
ｚ）をフリップフロップ回路１に出力すると共にこの動
作クロックＣＬＫ１を４分周した低速のクロックＣＬＫ
２〜ＣＬＫ５（周波数２５ＭＨｚ）をそれぞれ動作クロ
ックＣＬＫ１の１周期に相当する時間（１０ｎｓ）ずつ
遅れたタイミングとなるように各フリップフロップ回路
２〜５に出力する。また、タイミング発生手段５３は、
図２のように、クロックＣＬＫ５が立ち下がってから動
作クロックＣＬＫ１が立ち上がるまでの間にライトイネ
ーブル信号ＷＥをフェイルメモリ５７ａのライトイネー
ブル端子ｗｅに出力する。ここで、分周数は前述のフェ
イルメモリ５７ａのデータ入力端子数と同じである。例
えば、データ入力端子数が２個の場合には動作クロック
ＣＬＫ１は２分周され、４個の場合には４分周される。
すなわち、データ入力端子数がＭ個（２のＮ乗（Ｎは正
の整数））の場合に、動作クロックＣＬＫはＭ分周され
ることになる。

【００２１】フリップフロップ回路１は、コンパレータ
ロジック回路６２からのパス／フェイルデータＰＦＤを
高速動作クロックＣＬＫ１の立ち上りタイミングで取り
込み、それを動作クロックＣＬＫ１の１周期に相当する
時間（１０ｎｓ）だけ記憶する。フリップフロップ回路
２〜５はフリップフロップ回路１に記憶されているパス
／フェイルデータＰＦＤをそれぞれのクロックＣＬＫ２
〜ＣＬＫ５の立ち上りタイミングで取り込み、それをク
ロックＣＬＫ２〜ＣＬＫ５の１周期に相当する時間（４
０ｎｓ）だけ記憶する。図では、各フリップフロップ回
路２〜５に一時的に記憶されているパス／フェイルデー
タＰＦＤをパス／フェイルデータＰＦＤ０〜ＰＦＤ３と
して表示している。

【００２２】従来のフェイルメモリのデータ入力端子に
は常時ハイレベル“１”（フェイルデータＦ）が印加さ
れており、コンパレータロジック回路６２からパス／フ
ェイルデータＰＦＤの入力に応じてライトイネーブル端
子ＷＥにライトイネーブル信号ＷＥを印加し、その印加
タイミングでフェイルデータＦを書き込むようになって
いたが、この実施の形態では、コンパレータロジック回
路６２からのパス／フェイルデータＰＦＤを高速動作ク
ロックＣＬＫ１で動作するフリップフロップ回路１に取
り込み、それを各フリップフロップ回路ＣＬＫ２〜ＣＬ
Ｋ５に異なるタイミングで順次取り込み、全てのフリッ
プフロップ回路ＣＬＫ２〜ＣＬＫ５にパス／フェイルデ
ータＰＦＤ０〜ＰＦＤ３が取り込まれた時点でライトイ
ネーブル信号ＷＥをフェイルメモリ５７ａのライトイネ
ーブル端子ｗｅに出力することによって、アドレス信号
ＡＤのアドレスにデータ入力端子Ｄ０〜Ｄ３を介してフ
リップフロップ回路ＣＬＫ２〜ＣＬＫ５に記憶中のパス
／フェイルデータＰＦＤを書き込む。

【００２３】次に、図２のタイミングチャートを用いて
フェイルメモリ５７ａにどのようにしてパス／フェイル
データＰＦＤが同時に書き込まれるのかについて説明す
る。パターン発生手段５４から出力されるアドレス信号
ＡＤと高速動作クロックＣＬＫ１との関係は図２に示す
ようになっている。すなわち、高速動作クロックＣＬＫ
の４クロックに対してアドレス信号ＡＤが１アドレス分
変化する。また、コンパレータロジック回路６２から出
力されるパス／フェイルデータＰＦＤは高速動作クロッ
クＣＬＫ１に同期している。クロックＣＬＫ２〜ＣＬＫ
５は、高速動作クロックＣＬＫ１を４分周したものをそ
れぞれ動作クロックＣＬＫ１の１周期に相当する時間
（１０ｎｓ）ずつ順番に遅れたタイミングとなるように
各フリップフロップ回路２〜５に入力する。

【００２４】図２の各タイミングｔ０〜ｔＡでは、動作
クロックＣＬＫ１が立ち上がるので、フリップフロップ
回路１にはパス／フェイルデータＰＦＤ（パスデータＰ
又はフェイルデータＦ）が記憶される。図では、タイミ
ングｔ０、ｔ１、ｔ３、ｔ５、ｔ６、ｔ８〜ｔＡでパス
データＰ０、Ｐ１、Ｐ３、Ｐ５、Ｐ６、Ｐ８〜ＰＡが、
タイミングｔ２、ｔ４、ｔ７でフェイルデータＦ２、Ｆ
４、Ｆ７がフリップフロップ回路１に記憶される。この
とき、タイミングｔ１ではクロックＣＬＫ２が立ち上が
ると共に動作クロックＣＬＫ１が立ち下がるので、クロ
ックＣＬＫ２の立ち上がりに応じてフリップフロップ回
路２にパスデータＰ０が記憶される。以下同様にして、
タイミングｔ２ではクロックＣＬＫ３の立ち上がりに応
じてフリップフロップ回路３にパスデータＰ１が記憶さ
れ、タイミングｔ３ではクロックＣＬＫ４の立ち上がり
に応じてフリップフロップ回路４にフェイルデータＦ２
が記憶され、タイミングｔ４ではクロックＣＬＫ５の立
ち上がりに応じてフリップフロップ回路５にパスデータ
Ｐ３が記憶される。

【００２５】そして、クロックＣＬＫ５が立ち下がると
同時にライトイネーブル信号ＷＥが立ち上がるので、各
フリップフロップ回路２〜５に一時的に記憶されている
パス／フェイルデータＰＦＤ（Ｐ０，Ｐ１，Ｆ２，Ｐ
３）はフェイルメモリ５７ａのそれぞれ対応するデータ
入力端子Ｄ０〜Ｄ３を介して、図１に示すように、アド
レス信号ＡＤの示すアドレス「０」に同時に書き込まれ
る。タイミングｔ５ではライトイネーブル信号ＷＥが立
ち下がり、クロックＣＬＫ２が立ち上がり、動作クロッ
クＣＬＫ１が立ち下がるので、クロックＣＬＫ２の立ち
上がりに応じて今度はフリップフロップ回路２にフェイ
ルデータＦ４が記憶される。以下同様にして、タイミン
グｔ６ではクロックＣＬＫ３の立ち上がりに応じてフリ
ップフロップ回路３にパスデータＰ５が記憶され、タイ
ミングｔ７ではクロックＣＬＫ４の立ち上がりに応じて
フリップフロップ回路４にパスデータＰ６が記憶され、
タイミングｔ８ではクロックＣＬＫ５の立ち上がりに応
じてフリップフロップ回路５にフェイルデータＦ７が記
憶される。そして、クロックＣＬＫ５が立ち下がると同
時にライトイネーブル信号ＷＥが立ち上がるので、各フ
リップフロップ回路２〜５に一時的に記憶されているパ
ス／フェイルデータＰＦＤ（Ｆ４，Ｐ５，Ｐ６，Ｆ７）
はフェイルメモリ５７ａのそれぞれ対応するデータ入力
端子Ｄ０〜Ｄ３を介して、図１に示すように、アドレス
信号ＡＤの示すアドレス「１」に同時に書き込まれる。
以下、同様にしてフェイルメモリ５７ａの各アドレスに
はパス／フェイルデータＰＦＤが順次書き込まれる。

【００２６】従って、この実施の形態によれば、１００
ＭＨｚ程度の高速動作クロックにて試験を行う場合でも
インタリーブ書込み動作にてパス／フェイルデータＰＦ
Ｄを書き込まなくても、各フェイルメモリ５７ａ〜５７
ｄに同じ内容のデータを高速で同時に格納することがで
きるので、従来のようなインターリーブ補正動作を行う
必要がなく、ＩＣ試験装置全体のスループットを向上す
ることができるという効果がある。なお、上述の実施の
形態では、４Ｗａｙインターリーブの場合について説明
したが、２Ｗａｙインターリーブの場合も同様であるこ
とはいうまでもない。また、上述の実施の形態では、Ｉ
Ｃ試験装置内のフェイルメモリに対して高速にパス／フ
ェイルデータを書き込む場合について説明したが、これ
以外のアクセスタイムの長いメモリに対してこれよりも
短いアクセスタイムでデータを高速に書込み場合につい
ても同様に適用することができることはいうまでもな
い。

【００２７】

【発明の効果】第１の発明の高速データ取り込み装置に
よれば、アクセスタイムの長いメモリを使ってこれより
も短いアクセスタイムでデータを書き込むことができる
という効果がある。第２の発明のＩＣ試験装置によれ
ば、インターリーブ補正動作を行わなくても、各フェイ
ルメモリに同時に同じデータを高速で書き込むことがで
き、インターリーブ補正時間を短縮でき、試験時間のス
ループットを向上させることができるという効果があ
る。

【図面の簡単な説明】

【図１】 本発明のＩＣ試験装置に対応するフェイルメ
モリの詳細構成を示す図である。

【図２】 図１の動作を説明するためのタイミングチャ
ート図である。

【図３】 従来のＩＣ試験装置の概略構成を示すブロッ
ク図である。

【図４】 従来のインターリーブ格納データ補正動作例
の概念を示す図である。

【符号の説明】

１，２，３，４，５…フリップフロップ回路、５０…テ
スタ部、５１…制御手段、５２…ＤＣ測定手段、５３…
タイミング発生手段、５４…パターン発生手段、５５…
ピン制御手段、５６…ピンエレクトロニクス、５７，５
７ａ〜５７ｄ…フェイルメモリ、５８…入出力切替手
段、５９…データセレクタ、６０…フォーマッタ、６１
…Ｉ／Ｏフォーマッタ、６２…コンパレータロジック回
路、６３Ｐ…パス／フェイルレジスタ、６４…ドライ
バ、６５…アナログコンパレータ、６９…テスタバス、
７０…ＩＣ取付装置、７１…被測定ＩＣ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 Ｍ個（Ｍは２のＮ乗（Ｎは正の整数））
   のデータ入力端子を少なくとも有し、そこから入力する
   データを記憶するメモリと、 前記メモリの各データ入力端子に設けられ、それぞれ異
   なるタイミングの低速クロックに同期してデータを保持
   するＭ個のデータ保持手段と、 前記メモリに記憶されるべきデータを高速クロックに同
   期して前記Ｍ個のデータ保持手段に共通に供給するデー
   タ供給手段と、 前記高速クロックを前記データ供給手段に出力すると共
   に、前記高速クロックをＭ分周することによって得られ
   る低速クロックの１サイクルタイム内において、前記低
   速クロックを前記高速クロックの１サイクルタイムに相
   当する時間ずつ遅らせることによって前記異なるタイミ
   ングの低速クロックを生成して前記Ｍ個のデータ保持手
   段に出力し、前記Ｍ個のデータ保持手段の全てがデータ
   を保持した後に前記データ保持手段に保持されているデ
   ータを前記メモリに同時に書き込むためのライトイネー
   ブル信号を前記メモリに出力するタイミング発生手段
   と、 前記Ｍ分周することによって得られる低速クロックに同
   期して前記メモリにアドレスを供給するアドレス供給手
   段とを具えたことを特徴とする高速データ取り込み装
   置。
2. 【請求項２】 被測定ＩＣメモリのアドレスを指定する
   ための指定アドレス、この指定アドレスに書込むべきパ
   ターンデータ等から構成される試験信号を所定の条件に
   従って高速クロックに同期して発生する試験信号発生手
   段と、 前記被測定ＩＣメモリに対して前記試験信号に応じたパ
   ターンデータを書き込み、書き込まれたパターンデータ
   を前記指定アドレスに応じて読み出す読み書き制御手段
   と、 この読み書き制御手段によって読み出されたデータを所
   定の基準データと比較判定し、その判定結果を示すパス
   ／フェイルデータを出力する判定手段と、 Ｍ個（Ｍは２のＮ乗（Ｎは正の整数））のデータ入力端
   子を少なくとも有し、前記パス／フェイルデータを記憶
   するフェイルメモリと、 前記判定手段と前記フェイルメモリの各データ入力端子
   との間に設けられ、低速クロックに同期して前記判定手
   段からの前記パス／フェイルデータを一時的に保持し、
   前記フェイルメモリの各データ入力端子に供給する複数
   のデータ保持手段と、 前記高速クロックを前記試験信号発生手段に出力すると
   共に、前記高速クロックをＭ分周して得られた低速クロ
   ックの１サイクルタイム内において、前記低速クロック
   を前記高速クロックの１サイクルタイムに相当する時間
   ずつ遅れたタイミングで前記データ保持手段に順次出力
   し、前記データ保持手段の全てがデータを保持した後に
   前記データ保持手段に保持されているデータを前記フェ
   イルメモリに同時に書き込むためのライトイネーブル信
   号を前記フェイルメモリに出力するタイミング発生手段
   と、 前記指定アドレスによって指定されたアドレスの下位Ｎ
   ビットのマスクされたアドレスを前記フェイルメモリに
   供給するアドレス供給手段と前記フェイルメモリに記憶
   されている前記パス／フェイルデータを読み出し、前記
   被測定ＩＣの電気的特性を検査する制御手段とを具えた
   ことを特徴とするＩＣ試験装置。
3. 【請求項３】 前記フェイルメモリを複数個設け、それ
   らに並列的に前記パス／フェイルデータを書き込めるよ
   うにし、前記複数のフェイルメモリに書き込まれたパス
   ／フェイルデータをインターリーブ動作で読み出すよう
   にしたことを特徴とする請求項２に記載のＩＣ試験装
   置。