JPH11295398A - Ｉｃ試験装置のパターン発生装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 高価で高速読み出し可能なＳＲＡＭで構成さ
れたパターンメモリ自身の容量を増大させることなく、
ゲート規模の膨大なＩＣに対しても容易に試験用パター
ンデータを発生できるようにする。 【解決手段】 パターン発生手段は、命令格納手段に格
納されている命令プログラムに応じてプログラムカウン
タ手段を動作させて、所定のプログラムカウント値をパ
ターンデータ格納手段に出力して、そのプログラムカウ
ント値に対応したアドレスから所定のパターンデータを
出力する。フリップフロップ手段はパターンデータ格納
メモリ手段から出力されるパターンデータの複数ビット
分を記憶する。ＦＩＦＯメモリ手段はこのフリップフロ
ップ手段に記憶されているパターンデータの複数ビット
の中から選択されたパターンデータを１ビットずつ順番
に記憶し、それを記憶した古い順に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣ（集積回路）
の電気的特性を検査するＩＣ試験装置に係り、特に被測
定ＩＣの試験信号を作成するための基準となる試験用パ
ターンデータを発生するＩＣ試験装置のパターン発生装
置に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣデバイスを
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。ＩＣ試験装置はこ
のような電気的特性を検査する装置である。ＩＣ試験装
置は、被測定ＩＣに所定の試験用パターンデータを与
え、それによる被測定ＩＣの出力データを読み取り、被
測定ＩＣの基本的動作及び機能に問題が無いかどうかを
被測定ＩＣの出力データから不良情報を解析し、電気的
特性を検査している。ＩＣ試験装置における試験は直流
試験（ＤＣ測定試験）とファンクション試験（ＦＣ測定
試験）とに大別される。直流試験は被測定ＩＣの入出力
端子にＤＣ測定手段から所定の電圧又は電流を印加する
ことにより、被測定ＩＣの基本的動作に不良が無いかど
うかを検査するものである。一方、ファンクション試験
は被測定ＩＣの入力端子にパターン発生手段から所定の
試験用パターンデータを与え、それによる被測定ＩＣの
出力データを読み取り、被測定ＩＣの基本的動作及び機
能に問題が無いかどうかを検査するものである。すなわ
ち、ファンクション試験は、アドレス、データ、書込み
イネーブル信号、チップセレクト信号などの被測定ＩＣ
の各入力信号の入力タイミングや振幅などの入力条件な
どを変化させて、その出力タイミングや出力振幅などを
試験したりするものである。

【０００３】図４は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから構成される。テスタ部５
０は制御手段５１、ＤＣ測定手段５２、タイミング発生
手段５３、パターン発生手段５４、ピン制御手段５５、
ピンエレクトロニクス５６、フェイルメモリ５７及び入
出力切替手段５８から構成される。テスタ部５０はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。

【０００４】テスタ部５０とＩＣ取付装置７０との間
は、ＩＣ取付装置７０の全入出力端子数（ｍ個）に対応
する複数本（ｍ本）の同軸ケーブル等から成る信号線に
よって接続され、端子と同軸ケーブルとの間の接続関係
は図示していないリレーマトリックスによって対応付け
られており、各種信号の伝送が所定の端子と同軸ケーブ
ルとの間で行なわれるように構成されている。なお、こ
の信号線は、物理的にはＩＣ取付装置７０の全入出力端
子数ｍと同じ数だけ存在する。ＩＣ取付装置７０は、複
数個の被測定ＩＣ７１をソケットに搭載できるように構
成されている。被測定ＩＣ７１の入出力端子とＩＣ取付
装置７０の入出力端子とはそれぞれ１対１に対応付けら
れて接続されている。例えば、入出力端子数２８個の被
測定ＩＣ７１を１０個搭載可能なＩＣ取付装置７０の場
合は、全体で２８０個の入出力端子を有することにな
る。

【０００５】制御手段５１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、制御手
段５１はシステムプログラムを格納するＲＯＭや各種デ
ータ等を格納するＲＡＭ等を有する。制御手段５１は、
ＤＣ測定手段５２、タイミング発生手段５３、パターン
発生手段５４、ピン制御手段５５及びフェイルメモリ５
７にテスタバス（データバス、アドレスバス、制御バ
ス）６９を介して接続されている。制御手段５１は、直
流試験用のデータをＤＣ測定手段５２に、ファンクショ
ン試験開始用のタイミングデータをタイミング発生手段
５３に、テストパターン発生に必要なプログラムや各種
データ等をパターン発生手段５４に、期待値データ等を
ピン制御手段５５に、それぞれ出力する。この他にも制
御手段５１は各種のデータをテスタバス６９を介してそ
れぞれの構成部品に出力している。また、制御手段５１
は、ＤＣ測定手段５２内の内部レジスタ、フェイルメモ
リ５７及びピン制御手段５５内のパス／フェイル（ＰＡ
ＳＳ／ＦＡＩＬ）レジスタ６３Ｐから試験結果を示すデ
ータ（直流データやパス／フェイルデータＰＦＤ）を読
み出して、それらを解析し、被測定ＩＣ７１の良否を判
定する。

【０００６】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置７０の被測定ＩＣ７１に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。ＤＣ測定手段５２は
試験結果データの書込みを終了するとエンド信号を制御
手段５１に出力する。内部レジスタに書き込まれたデー
タはテスタバス６９を介して制御手段５１に読み取ら
れ、そこで解析される。このようにして直流試験は行わ
れる。また、ＤＣ測定手段５２はピンエレクトロニクス
５６のドライバ６４及びアナログコンパレータ６５に対
して基準電圧ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯＬを供給す
る。

【０００７】タイミング発生手段５３は、制御手段５１
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７に高速の動作クロックＣＬＫを出力
すると共にデータの書込及び読出のタイミング信号ＰＨ
をピン制御手段５５やフェイルメモリ５７に出力する。
従って、パターン発生手段５４及びピン制御手段５５の
動作速度は、この高速動作クロックＣＬＫによって決定
し、被測定ＩＣ７１に対するデータ書込及び読出のタイ
ミングはこのタイミング信号ＰＨによって決定する。ま
た、フェイルメモリ５７に対するパス／フェイルデータ
ＰＦＤの書込タイミングもこのタイミング信号ＰＨによ
って決定する。従って、フォーマッタ６０からピンエレ
クトロニクス５６に出力される試験信号Ｐ２、及びＩ／
Ｏフォーマッタ６１から入出力切替手段５８に出力され
る切替信号Ｐ６の出力タイミングもタイミング発生手段
５３からの高速動作クロックＣＬＫ及びタイミング信号
ＰＨに応じて制御される。また、タイミング発生手段５
３は、パターン発生手段５４からのタイミング切替用制
御信号ＣＨを入力し、それに基づいて動作周期や位相等
を適宜切り替えるようになっている。

【０００８】パターン発生手段５４は、制御手段５１か
らのパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を入力し、それに基づいたパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。すなわち、パターン発生手段５４はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ＩＣに書き込まれるデータと同じデータを内部メモリ
（パターンメモリと称する）に予め書き込んでおき、そ
れを被測定ＩＣと同じアドレスで読み出すことによって
不規則（ランダム）なパターンデータ（期待値データ）
を出力するメモリストアド方式で動作する。プログラム
方式は被測定ＩＣがＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓ
ｓ Ｍｅｍｏｒｙ）等の揮発性メモリの試験に対応し、
メモリストアド方式はＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍ
ｅｍｏｒｙ）等の不揮発性メモリの試験に対応してい
る。なお、メモリストアド方式の場合でも被測定ＩＣに
供給されるアドレスの発生はプログラム方式で行われ
る。

【０００９】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレ
ータロジック回路６２及びパス／フェイル（ＰＡＳＳ／
ＦＡＩＬ）レジスタ６３Ｐから構成される。データセレ
クタ５９は、各種の試験信号作成データ（アドレスデー
タ・書込データ）Ｐ１、切替信号作成データＰ５及び期
待値データＰ４を記憶したメモリで構成されており、パ
ターン発生手段５４からのパターンデータをアドレスと
して入力し、そのアドレスに応じた試験信号作成データ
Ｐ１及び切替信号作成データＰ５をフォーマッタ６０及
びＩ／Ｏフォーマッタ６１に、期待値データＰ４をコン
パレータロジック回路６２にそれぞれ出力する。フォー
マッタ６０は、フリップフロップ回路及び論理回路が多
段構成されたものであり、データセレクタ５９からの試
験信号作成データ（アドレスデータ・書込データ）Ｐ１
を加工して所定の印加波形を作成し、それを試験信号Ｐ
２としてタイミング発生手段５３からのタイミング信号
ＰＨに同期したタイミングでピンエレクトロニクス５６
のドライバ６４に出力する。Ｉ／Ｏフォーマッタ６１も
フォーマッタ６０と同様にフリップフロップ回路及び論
理回路の多段構成されたものであり、データセレクタ５
９からの切替信号作成データＰ５を加工して所定の印加
波形を作成し、それを切替信号Ｐ６としてタイミング発
生手段５３からのタイミング信号ＰＨに同期したタイミ
ングで入出力切替手段５８に出力する。

【００１０】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のアナログコンパレータ６５からの
デジタルの読出データＰ３と、データセレクタ５９から
の期待値データＰ４とを比較判定し、その判定結果を示
すパス／フェイルデータＰＦＤをパス／フェイルレジス
タ６３Ｐ及びフェイルメモリ５７に出力する。パス／フ
ェイルレジスタ６３Ｐは、ファンクション試験において
コンパレータロジック回路６２によってフェイル（ＦＡ
ＩＬ）と判定されたかどうかを記憶するレジスタであ
り、ＩＣ取付装置７０に搭載可能な被測定ＩＣ７１の個
数に対応したビット数で構成されている。すなわち、被
測定ＩＣ７１がＩＣ取付装置７０に最大３２個搭載可能
な場合には、パス／フェイルレジスタ６３Ｐは３２ビッ
ト構成となる。このパス／フェイルレジスタ６３Ｐの対
応するビットがハイレベル“１”のパス（ＰＡＳＳ）の
場合にはその被測定ＩＣ７１は良品であると判定され、
ローレベル“０”のフェイル（ＦＡＩＬ）の場合にはそ
の被測定ＩＣ７１には何らかの欠陥があり、不良品であ
ると判定される。従って、その不良箇所を詳細に解析す
る場合にはフェイルメモリ５７を用いる必要がある。

【００１１】ピンエレクトロニクス５６は、複数のドラ
イバ６４及びアナログコンパレータ６５から構成され
る。ドライバ６４及びアナログコンパレータ６５はＩＣ
取付装置７０のそれぞれの入出力端子に対して１個ずつ
設けられており、入出力切替手段５８を介していずれか
一方が接続されるようになっている。入出力切替手段５
８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ６に応
じてドライバ６４及びアナログコンパレータ６５のいず
れか一方と、ＩＣ取付装置７０の入出力端子との間の接
続状態を切り替えるものである。すなわち、ＩＣ取付装
置７０の入出力端子の数がｍ個の場合、ドライバ６４、
アナログコンパレータ６５及び入出力切替手段５８はそ
れぞれｍ個で構成される。但し、メモリＩＣ等を測定す
る場合には、アドレス端子やチップセレクト端子等に対
してはアナログコンパレータは必要ないので、アナログ
コンパレータ及び入出力切替手段の数が少ない場合もあ
る。

【００１２】ドライバ６４は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたハイレベル“Ｈ”又はローレベル“Ｌ”の信
号を印加し、所望のテストパターンを被測定ＩＣ７１に
書き込む。アナログコンパレータ６５は、被測定ＩＣ７
１のデータ出力端子から入出力切替手段５８を介して出
力される信号を入力し、それをタイミング発生手段５３
からのストローブ信号（図示せず）のタイミングで基準
電圧ＶＯＨ，ＶＯＬと比較し、その比較結果をハイレベ
ル“ＰＡＳＳ”又はローレベル“ＦＡＩＬ”のデジタル
の読出データＰ３としてコンパレータロジック回路６２
に出力する。通常、アナログコンパレータ６５は基準電
圧ＶＯＨ用と基準電圧ＶＯＬ用の２つのコンパレータか
ら構成されるが、図では省略してある。

【００１３】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるパス／フェイルデータＰＦ
Ｄをパターン発生手段からのアドレス信号ＡＤに対応し
たアドレス位置にタイミング発生手段５３からのタイミ
ング信号ＰＨの入力タイミングで記憶するものである。
フェイルメモリ５７は被測定ＩＣ７１と同程度の記憶容
量を有する随時読み書き可能なＣＭＯＳ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ ＭＯＳ）のＳＲＡＭで構成されてお
り、被測定ＩＣ７１が不良だと判定された場合にその不
良箇所などを詳細に解析する場合に用いられるものであ
る。従って、通常の簡単な良否判定においては、このフ
ェイルメモリ５７は使用されることはない。また、フェ
イルメモリ５７は、ＩＣ取付装置７０のデータ出力端子
に固定的に対応するデータ入出力端子を有する。例え
ば、ＩＣ取付装置７０の全入出力端子数が２８０個であ
り、その中の１６０個がデータ出力端子である場合に
は、フェイルメモリ５７はこのデータ出力端子数と同じ
か又はそれ以上のデータ入力端子を有するメモリで構成
される。このフェイルメモリ５７に記憶されたパス／フ
ェイルデータＰＦＤは制御手段５１によって読み出さ
れ、図示していないデータ処理用のメモリに転送され、
解析される。

【００１４】

【発明が解決しようとする課題】従来のＩＣ試験装置の
パターン発生手段は、被測定ＩＣの種類や形式が異なる
毎に、それに対応した試験用パターンデータを発生しな
ければならないため、それぞれの被測定ＩＣの種類や形
式に対応した試験用パターンデータを数十種類程度記憶
したパターンメモリを内蔵している。そして、パターン
発生手段は、このパターンメモリに記憶されている複数
の試験用パターンデータの中から被測定ＩＣの種類や形
式に応じたものを選択的に読み出すことによって、所望
の試験用パターンデータを発生している。また、パター
ンメモリは、被測定ＩＣの試験条件で試験用パターンデ
ータが読み出され、直接被測定ＩＣに送出される必要が
あるため、高速読み出し可能なＳＲＡＭで構成されてい
る。

【００１５】ところが、最近では被測定ＩＣのゲート規
模が拡大してきたために、試験用パターンデータの容量
もそれに伴って膨大なものとなり、例えば、ゲート数が
１０Ｋの場合で約２００Ｋワード、２０Ｋの場合で約２
５０Ｋワード、２５Ｋの場合で約３００Ｋワードの試験
用パターンデータを必要とし、ゲート数１００Ｋの被測
定ＩＣに至っては、試験用パターンデータとして約１Ｍ
ワードを必要とする。従って、従来のＩＣ試験装置の中
にはパターンメモリのハードウェア上の制限から試験不
可能なゲート規模のＩＣが存在するようになってきた。
このようにゲート規模の大きなＩＣを試験するために
は、パターン発生手段のパターンメモリ自身の容量を単
純に大きくすればよいのだが、前述のようにパターンメ
モリは高価で高速読み出し可能なＳＲＡＭで構成されて
いるため、容量の増大が直接コストの上昇に反映してし
まうので、単純にパターンメモリの容量を増大すること
には問題があった。

【００１６】本発明は上述の点に鑑みてなされたもので
あり、高価で高速読み出し可能なＳＲＡＭで構成された
パターンメモリ自身の容量を増大させることなく、ゲー
ト規模の膨大なＩＣに対しても容易に試験用パターンデ
ータを発生することのできるＩＣ試験装置のパターン発
生装置を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明のＩＣ試験装置の
パターン発生装置は、所定の命令プログラムを格納して
おり、プログラムカウント値に応じた命令プログラムを
出力する命令格納手段と、前記命令格納手段に格納され
ている前記命令プログラムに応じたプログラムカウント
値を前記命令格納手段に供給するプログラムカウンタ手
段と、複数のパターンデータを格納しているパターンデ
ータ格納メモリ手段と、前記パターンデータ格納メモリ
手段から出力される前記パターンデータの複数ビット分
を記憶するフリップフロップ手段と、前記フリップフロ
ップ手段に記憶されている前記パターンデータの複数ビ
ットの中から選択されたパターンデータを１ビットずつ
順番に記憶し、それを記憶した古い順に出力するＦＩＦ
Ｏメモリ手段と、前記命令格納手段から出力される命令
プログラムを解析し、その解析結果に基づいて前記パタ
ーンデータ格納メモリの所定領域に格納されている一連
のパターンデータの複数ビット分を前記フリップフロッ
プ手段に順次記憶させると共に前記解析結果に基づいて
前記フリップフロップ手段に記憶されている前記パター
ンデータの複数ビットの中から前記命令プログラムに対
応したパターンデータの１ビット分を選択的に前記ＦＩ
ＦＯメモリ手段に転送する命令制御手段とを備えたもの
である。

【００１８】パターン発生手段は、基本的には命令格納
手段に格納されている命令プログラムに応じてプログラ
ムカウンタ手段を動作させて、所定のプログラムカウン
ト値をパターンデータ格納手段に出力して、そのプログ
ラムカウント値に対応したアドレスから所定のパターン
データを出力している。この発明では、パターンデータ
格納メモリ手段から出力されるパターンデータの複数ビ
ット分を記憶するフリップフロップ手段と、このフリッ
プフロップ手段に記憶されているパターンデータの複数
ビットの中から選択されたパターンデータを１ビットず
つ順番に記憶し、それを記憶した古い順に出力するＦＩ
ＦＯメモリ手段とを設けている。そして、命令制御手段
で、命令格納手段から出力される命令プログラムを解析
し、その解析結果に基づいてパターンデータ格納メモリ
の所定領域に格納されている一連のパターンデータの複
数ビット分をフリップフロップ手段に順次記憶させてお
き、解析結果に基づいてフリップフロップ手段に記憶さ
れているパターンデータの複数ビットの中から命令プロ
グラムに対応したパターンデータの１ビット分を選択的
にＦＩＦＯメモリ手段に転送する。これによって、ＦＩ
ＦＯメモリ手段からは、命令プログラムに対応したパタ
ーンデータが高速に出力されるようになる。例えば、プ
ログラムカウント値がインクリメント状態にある場合に
は、命令制御手段は、そのプログラムカウント値のイン
クリメント状態に応じた複数ビット分のパターンデータ
をフリップフロップ手段に予め順次記憶していき、それ
を命令プログラムに対応した順番でＦＩＦＯメモリ手段
に書き込んでいく。ＦＩＦＯメモリ手段からはインクリ
メント状態のパターンデータが高速で出力されるように
なる。逆にパターンメモリアドレスがデクリメント状態
にある場合には、命令制御手段は、そのプログラムカウ
ント値のデクリメント状態に応じた複数ビット分のパタ
ーンデータをフリップフロップ手段に予め順次記憶して
いき、それを命令プログラムに対応した順番でＦＩＦＯ
メモリ手段に書き込んでいく。ＦＩＦＯメモリ手段から
はデクリメント状態のパターンデータが高速で出力され
るようになる。この発明によれぱ、パターン発生メモリ
自体の容量を大きくしなくても、パターンデータ格納メ
モリ内に格納されているパターンデータを順次高速で読
み出すことができるようになる。なお、請求項２に記載
のパターン発生装置のように、プログラム書き換え手段
で命令格納手段に格納されている命令プログラムを予め
解析し、命令プログラムとそのプログラムカウント値を
書き換えることによって、フリップフロップ手段に予め
記憶するパターンデータの内容をより有効なものにする
ことができ、転送効率が向上する。

【００１９】

【発明の実施の形態】以下、本発明の一実施の形態を添
付図面に従って詳細に説明する。図１は本発明のＩＣ試
験装置に係るパターン発生手段の概略構成を示す図であ
る。パターン発生手段は、プログラムカウンタ手段１、
命令格納メモリ手段２、命令解析手段３、ＳＤＲＡＭコ
ントロール手段４、ＦＩＦＯコントロール手段５、実行
コントロール手段６、大容量のＳＤＲＡＭ（シンクロナ
スＤＲＡＭ）手段７、フリップフロップ回路（Ｆ／Ｆ）
手段８及びＦＩＦＯメモリ手段９から構成される。

【００２０】プログラムカウンタ手段１は、命令格納メ
モリ手段２に格納されている命令（プログラム）に従っ
て変化するプログラムカウント値を命令格納メモリ手段
２に出力する。命令格納メモリ手段２は、所定の命令プ
ログラムを格納しており、プログラムカウンタ手段１か
らのプログラムカウント値に対応した命令プログラムを
命令解析手段３に出力する。命令解析手段３は命令格納
メモリ手段２から出力される命令プログラムを解析し、
それに基づいてＳＤＲＡＭコントローラ手段４、ＦＩＦ
Ｏコントローラ手段５及び実行コントローラ手段６をそ
れぞれ制御すると共に、解析した結果をプログラムカウ
ンタ手段１にフィードバックしてプログラムカウンタ手
段１のカウント動作を制御している。なお、この実施の
形態では、命令格納メモリ手段２に格納されている命令
プログラムを予め解析し、その解析結果に応じて命令格
納メモリ手段２の命令プログラムを書き換えて、書き換
えられた命令プログラムに基づいて予め大容量のＳＤＲ
ＡＭ７から所定のパターンデータを読み出して、ＦＩＦ
Ｏメモリ９に書き込むという動作を行う。この動作の詳
細については後述する。

【００２１】ＳＤＲＡＭコントロール手段４は、命令解
析手段３によって解析された命令に応じたアドレスをＳ
ＤＲＡＭ手段７に出力する。ＳＤＲＡＭ手段７は、ＳＤ
ＲＡＭコントロール手段４からのアドレスを基準にこれ
以降のアドレス範囲にあるテストパターンデータを周波
数１００ＭＨｚの高速クロックに同期して次段のフリッ
プフロップ回路手段８に順次出力する。ＳＤＲＡＭ手段
７は被測定デバイス７１の種類に応じたテストパターン
データを格納している。フリップフロップ回路手段８
は、２５６ビット分のパターンデータを記憶可能であ
り、ＳＤＲＡＭ手段７から順次高速に出力される２５６
アドレス相当分のテストパターンデータを記憶する。Ｆ
ＩＦＯコントロール手段５は、ＳＤＲＡＭ手段７から順
次出力される２５６ビット相当のテストパターンデータ
をフリップフロップ回路手段８に順番に記憶し、それを
命令解析手段３からの命令に応じた順番に並び変えてＦ
ＩＦＯメモリ手段９の所定の位置に書き込む。実行コン
トロール６は、ＦＩＦＯメモリ手段９に書き込まれてい
るパターンデータをＳＤＲＡＭ手段７の読み出し周期と
は無関係の所定の周期で順次読み出す。なお、この場
合、ＳＤＲＡＭ手段７の読み出し周期の方がＦＩＦＯメ
モリ手段の読み出し周期よりも小さいことは言うまでも
ない。

【００２２】次に、図１のパターン発生手段の動作につ
いて図２及び図３を用いて説明する。図２は、命令格納
メモリ手段２に格納されている命令プログラムがどのよ
うに書き換えられるのか、その一例を示す図である。図
３は、このパターン発生手段の動作例を示す各手段の出
力データの一例を示す図である。まず、命令格納メモリ
手段２には図２（Ａ）に示すような命令プログラムが記
憶されていると仮定する。すなわち、命令格納メモリ手
段２のアドレスの『１』〜『３』、『５』、『７』、
『８』には、アドレスに対応したテストパターンデータ
をそのまま処理し、他になにも処理を行わないという命
令『ＮＯＰ（ＮＯ Ｏｐｅｒｔａｔｉｏｎ）』が格納さ
れている。この命令『ＮＯＰ』を実行することによっ
て、ＳＤＲＡＭ手段７のアドレス『１』〜『３』、
『５』、『７』、『８』に格納されているパターンデー
タが出力される。命令格納メモリ手段２のアドレスの
『４』には当該アドレスを３回繰り返し実行するという
特定アドレスの繰り返し命令『ＲＥＰＥＡＴ ３回』が
格納されている。この特定アドレスの繰り返し命令『Ｒ
ＥＰＥＡＴ ３回』を実行することによって、アドレス
『４』に対応するパターンデータが３回連続して出力さ
れるようになる。アドレスの『６』には、アドレスの
『１』に戻ってループ処理を１回実行するという特定区
間の繰り返し命令『ＬＯＯＰ １番地，１回』が格納さ
れている。この特定区間の繰り返し命令『ＬＯＯＰ１番
地，１回』に応じて、前述のようなアドレス『１』〜
『６』の処理が繰り返され、それに応じたテストパター
ンデータが出力されるようになる。

【００２３】図２（Ａ）のような命令プログラムを実行
することによって、プログラムカウンタ手段１は図３
（Ａ）のようなプログラムカウント値を出力するように
なる。すなわち、プログラムカウンタ手段１は『０』、
『１』、『２』、『３』、『４』、『４』、『４』、
『５』、『６』、『１』、『２』、『３』、『４』、
『４』、『４』、『５』、『６』、『７』、『８』、
『９』の順番でプログラムカウント値を出力する。この
プログラムカウント値に応じたテストパターンデータが
ＳＤＲＡＭから順次読み出される。

【００２４】なお、この発明では、アドレスに対応した
テストパターンデータをそのまま出力して他になにも処
理しないという命令『ＮＯＰ』を省略（圧縮）して新し
い命令を作成している。図２（Ｂ）が図２（Ａ）の命令
『ＮＯＰ』を省略した圧縮後の新しい命令プログラムで
ある。この新しい命令プログラムは、図２（Ａ）の命令
の他にその命令を実行する実行番地が付加されている。
従って、特定アドレスの繰り返し命令『ＲＥＰＥＡＴ
３回』にはその実行番地である『４』が、特定区間の繰
り返し命令『ＬＯＯＰ １番地，１回』にはその実行番
地である『６』が、そして、最後のストップ命令にはこ
のプログラムの処理を停止する実行番地である『９』
が、それぞれ付加されている。このようにして作成され
た新しい命令プログラムが、古い命令プログラムに変え
て命令格納メモリ手段２に記憶される。新しい命令プロ
グラムが命令格納メモリ手段２に記憶されるようになる
ので、これに合わせてプログラムカウンタ手段１も図３
（Ｂ）のようなプログラムカウント値を出力するように
変更される。

【００２５】このとき、ＳＤＲＡＭコントロール手段４
は、図３（Ｃ）のようにＳＤＲＡＭ手段７のアドレス
『０』から被測定デバイス７１のピン情報を読み出し、
このピン情報に基づいてテストパターンデータの供給動
作を行うためのフリップフロップ回路手段８及びＦＩＦ
Ｏメモリ手段９の選定を行う。ＳＤＲＡＭコントロール
手段４は、ＳＤＲＡＭ手段７の所定のアドレスを基準に
して、そこから２５６ステップ分のテストパターンデー
タをフリップフロップ回路手段８に順次転送する。フリ
ップフロップ回路手段８に転送されるテストパターンデ
ータは、図３（Ｄ）のように連続したアドレスであり、
高速に転送される。これと同時にＦＩＦＯコントロール
手段８は、命令解析手段３によって解析された命令に基
づいて、フリップフロップ回路手段８に記憶されている
テストパターンデータを図３（Ｅ）のような順番でＦＩ
ＦＯメモリ手段９に転送する。実行コントロール手段６
は、ＦＩＦＯメモリ手段９に書き込まれているテストパ
ターンデータを所定のタイミングで図３（Ｆ）のように
順次出力する。なお、図３（Ｆ）のテストパターンデー
タは２段に分けて示してある。

【００２６】上述の実施の形態では、ＳＤＲＡＭを例に
説明したが、通常のＤＲＡＭでもよいことはいうまでも
ない。また、上述の実施の形態では、フリップフロップ
回路及びＦＩＦＯメモリの記憶容量を２５６ステップの
場合について説明したが、これ以外の記憶容量のもので
もよいことはいうまでもない。

【００２７】

【発明の効果】本発明によれば、高価で高速読み出し可
能なＳＲＡＭで構成されたパターンメモリ自身の容量を
増大させることなく、ゲート規模の膨大なＩＣに対して
も容易に試験用パターンデータを発生することができる
という効果がある。

【図面の簡単な説明】

【図１】 本発明のＩＣ試験装置のパターン発生手段の
概略構成を示す図。

【図２】 図１の命令格納メモリ手段に格納されている
命令プログラムがどのように書き換えられるのか、その
一例を示す図である。

【図３】 図１のパターン発生手段の動作例を示す各手
段の出力データの一例を示す図である。

【図４】 従来のＩＣ試験装置の概略構成を示すブロッ
ク図。

【符号の説明】

１…プログラムカウンタ手段、２…命令格納メモリ手
段、３…命令解析手段、４…ＳＤＲＡＭコントロール手
段、５…ＦＩＦＯコントロール手段、６…実行コントロ
ール手段、７…ＳＤＲＡＭ手段、８…フリップフロップ
回路、９…ＦＩＦＯメモリ手段、５０…テスタ部、５１
…制御手段、５２…ＤＣ測定手段、５３…タイミング発
生手段、５４…パターン発生手段、５５…ピン制御手
段、５６…ピンエレクトロニクス、５７…フェイルメモ
リ、５８…入出力切替手段、５９…データセレクタ、６
０…フォーマッタ、６１…Ｉ／Ｏフォーマッタ、６２…
コンパレータロジック回路、６３Ｐ…パス／フェイルレ
ジスタ、６４…ドライバ、６５…アナログコンパレー
タ、６９…テスタバス、７０…ＩＣ取付装置、７１…被
測定ＩＣ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 所定の命令プログラムを格納しており、
   プログラムカウント値に応じた命令プログラムを出力す
   る命令格納手段と、 前記命令格納手段に格納されている前記命令プログラム
   に応じたプログラムカウント値を前記命令格納手段に供
   給するプログラムカウンタ手段と、 複数のパターンデータを格納しているパターンデータ格
   納メモリ手段と、 前記パターンデータ格納メモリ手段から出力される前記
   パターンデータの複数ビット分を記憶するフリップフロ
   ップ手段と、 前記フリップフロップ手段に記憶されている前記パター
   ンデータの複数ビットの中から選択されたパターンデー
   タを１ビットずつ順番に記憶し、それを記憶した古い順
   に出力するＦＩＦＯメモリ手段と、 前記命令格納手段から出力される命令プログラムを解析
   し、その解析結果に基づいて前記パターンデータ格納メ
   モリの所定領域に格納されている一連のパターンデータ
   の複数ビット分を前記フリップフロップ手段に順次記憶
   させると共に前記解析結果に基づいて前記フリップフロ
   ップ手段に記憶されている前記パターンデータの複数ビ
   ットの中から前記命令プログラムに対応したパターンデ
   ータの１ビット分を選択的に前記ＦＩＦＯメモリ手段に
   転送する命令制御手段とを備えたことを特徴とするＩＣ
   試験装置のパターン発生装置。
2. 【請求項２】 前記命令格納手段に格納されている前記
   命令プログラムを予め解析し、前記命令プログラムとそ
   のプログラムカウント値を書き換えるプログラム書き換
   え手段を備えたことを特徴とする請求項１に記載のＩＣ
   試験装置のパターン発生装置。