JP2769588B2 - Ｉｃ試験装置内のデータ出力タイミング同期方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣ（集積回路）の電
気的特性を検査するＩＣ試験装置に係り、特にＩＣ試験
装置内で高速クロックに同期してデータを順次転送する
第１及び第２のデータ経路から出力されるデータの出力
タイミングの同期をとるＩＣ試験装置内のデータ出力タ
イミング同期方式に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣを最終製品
として出荷するためには、製造部門、検査部門の各工程
でＩＣ製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。ＩＣ試験装置はこのような電気
的特性を検査する装置である。ＩＣ試験装置は、被測定
ＩＣに所定の試験用パターンデータを与え、それによる
被測定ＩＣの出力データを読み取り、被測定ＩＣの基本
的動作及び機能に問題が無いかどうかを被測定ＩＣの出
力データから不良情報を解析し、電気的特性を検査して
いる。

【０００３】ＩＣ試験装置における試験は直流試験（Ｄ
Ｃ測定試験）とファンクション試験（ＦＣ測定試験）と
に大別される。直流試験は被測定ＩＣの入出力端子にＤ
Ｃ測定手段から所定の電圧又は電流を印加することによ
り、被測定ＩＣの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験は被測定
ＩＣの入力端子にパターン発生手段から所定の試験用パ
ターンデータを与え、それによる被測定ＩＣの出力デー
タを読み取り、被測定ＩＣの基本的動作及び機能に問題
が無いかどうかを検査するものである。

【０００４】図２は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置６４とから成る。テスタ部５０は制
御手段５１、ＤＣ測定手段５２、タイミング発生手段５
３、パターン発生手段５４、ピン制御手段５５、ピンエ
レクトロニクス５６及びフェイルメモリ５７から構成さ
れる。実際のテスタ部５０には、この他にも種々の構成
部品が存在するが本明細書中では必要な部分のみが示し
てある。

【０００５】テスタ部５０とＩＣ取付装置６４との間
は、ＩＣ取付装置６４の全入出力端子数ｍに対応する複
数本（ｍ本）の同軸ケーブル等から成る信号線によって
接続され、各端子間の接続関係は図示していないリレー
マトリックスによって対応付けられており、各種信号の
伝送が所定の端子間で行なわれるように構成されてい
る。なお、この信号線は、物理的にはＩＣ取付装置６４
の全入出力端子数ｍと同じ数だけ存在する。

【０００６】ＩＣ取付装置６４は、複数個の被測定ＩＣ
６５をソケットに搭載できるように構成されている。被
測定ＩＣ６５の入出力端子とＩＣ取付装置６４の入出力
端子とはそれぞれ１対１に対応付けられて接続されてい
る。例えば、入出力端子数が２８個の被測定ＩＣ６５を
１０個搭載可能なＩＣ取付装置６４の場合は、全体で２
８０個の入出力端子を有することになる。

【０００７】制御手段５１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、システ
ムプログラムを格納するＲＯＭや各種データ等を格納す
るＲＡＭ等を有している。

【０００８】制御手段５１は、ＤＣ測定手段５２、タイ
ミング発生手段５３、パターン発生手段５４、ピン制御
手段５５及びフェイルメモリ５７にバス（データバス、
アドレスバス、制御バス）６３を介して接続されてい
る。制御手段５１は、直流試験用のデータをＤＣ測定手
段５２に、ファンクション試験開始用の信号をタイミン
グ発生手段５３に、テストパターン発生用のデータ等を
パターン発生手段５４に、期待値データ等をピン制御手
段５５に、それぞれ出力する。この他にも制御手段５１
は各種データをバスを介してそれぞれの構成要素に出力
している。また、制御手段５１は、フェイルメモリ５７
及びＤＣ測定手段５２から試験結果（フェイルデータ及
び直流データ）を読み出して種々のデータ処理等を行
い、試験データを解析する。

【０００９】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置６４の被測定ＩＣ６５に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果デー
タをレジスタへ書込む。ＤＣ測定手段５２は試験結果デ
ータの書込みを終了するとエンド信号を制御手段５１に
出力する。ＤＣ測定手段５２内のレジスタに書き込まれ
た試験結果データはバス６３を介して制御手段５１に読
み取られ、そこで解析される。このようにして直流試験
は行われる。また、ＤＣ測定手段５２は、ピンエレクト
ロニクス５６のドライバ６１及びコンパレータ６２に対
して基準電圧ＶＩＨ，ＶＩＬ，ＶＯＨ，ＶＯＬを出力す
る。

【００１０】タイミング発生手段５３は、ピン制御手段
５５に所定のクロックを出力し、データセレクタ５８、
フォーマッタ５９及びコンパレータロジック回路６０の
動作速度等を制御する。従って、フォーマッタ５９から
ピンエレクトロニクス５６に出力される試験信号の出力
タイミングもタイミング発生手段５３からの高速クロッ
クに応じて制御される。パターン発生手段５４は、制御
手段５１からのパターンデータを入力し、それに基づい
たパターンデータをピン制御手段５５のデータセレクタ
５８に出力する。

【００１１】ピン制御手段５５はデータセレクタ５８、
フォーマッタ５９及びコンパレータロジック回路６０か
ら構成される。データセレクタ５８は、各種の試験信号
作成データＰ１や期待値データＰ４を記憶しているメモ
リで構成されており、パターン発生手段５４からのパタ
ーンデータをアドレスとして入力し、そのアドレスに応
じた試験信号作成データＰ１及び期待値データＰ４をフ
ォーマッタ５９及びコンパレータロジック回路６０にそ
れぞれ出力する。

【００１２】フォーマッタ５９は、フリップフロップ回
路及び論理回路が多段構成されたものであり、データセ
レクタ５８からの試験信号作成データＰ１をいろいろ加
工して所定の印加波形をタイミング発生手段５３からの
タイミング信号に同期してピンエレクトロニクス５６の
ドライバ６１に出力する。

【００１３】コンパレータロジック回路６０は、ピンエ
レクトロニクス５６のコンパレータ６２からの被測定デ
ータＰ３と、データセレクタ５８からの期待値データＰ
４とを比較判定し、その判定結果をフェイルデータとし
てフェイルメモリ５７に出力する。

【００１４】ピンエレクトロニクス５６は、複数のドラ
イバ６１及びコンパレータ６２から構成される。ドライ
バ６１及びコンパレータ６２はＩＣ取付装置６４のそれ
ぞれの入出力端子に対して１個ずつ設けられ、信号線を
介して接続されている。すなわち、ＩＣ取付装置６４の
入出力端子の数がｍ個の場合、ドライバ６１及びコンパ
レータ６２はそれぞれｍ個で構成される。但し、メモリ
ＩＣ等を測定する場合には、アドレス端子に対してはコ
ンパレータは必要ないので、コンパレータの数が少ない
場合もある。

【００１５】ドライバ６１は、ピン制御手段５５のフォ
ーマッタ５９からの試験信号作成データＰ１に応じて、
ＩＣ取付装置６４の入出力端子、すなわち被測定ＩＣ６
５のアドレス端子、データ入力端子、チップセレクト端
子、ライトイネーブル端子等の信号入力端子に試験信号
を印加し、所望のテストパターンを被測定ＩＣ６５に書
き込む。

【００１６】コンパレータ６２は被測定ＩＣ６５のデー
タ出力端子等の信号出力端子から出力される被測定デー
タＰ３を入力し、それを制御手段５１からのストローブ
信号のタイミングで基準電圧ＶＯＨ，ＶＯＬと比較し、
その比較結果（ハイレベル“１”又はローレベル
“０”）をコンパレータロジック回路６０に出力する。

【００１７】フェイルメモリ５７は、コンパレータロジ
ック回路６０から出力されるフェイルデータを記憶する
ものであり、被測定ＩＣ６５と同程度の記憶容量を有す
る随時読み書き可能なＲＡＭで構成されている。フェイ
ルメモリ５７は、ＩＣ取付装置６４のデータ出力端子に
固定的に対応するデータ入出力端子を有する。例えば、
ＩＣ取付装置６４の全入出力端子数が２８０個であり、
その中の１６０個がデータ出力端子である場合には、フ
ェイルメモリ５７はこのデータ出力端子数と同じか又は
それ以上のデータ入力端子を有するメモリで構成され
る。このフェイルメモリ５７に記憶されたフェイルデー
タは制御手段５１によって読み出され、図示していない
データ処理用のメモリに転送され、解析される。このよ
うにしてファンクション試験は行われる。

【００１８】

【発明が解決しようとする課題】上述のようなＩＣ試験
装置においては、データセレクタ５８から出力された試
験信号作成データＰ１はフォーマッタ５９によって所定
のパターンデータに変換され、ドライバ６１を介してＩ
Ｃ取付装置６４上の被測定ＩＣ６５に印加される。そし
て、印加されたパターンデータに応じた被測定データＰ
３が被測定ＩＣ６５のデータ出力端子等からコンパレー
タ６２を介してコンパレータロジック回路６０に入力さ
れる。すなわち、データセレクタから出力された試験信
号作成データＰ１は、フォーマッタ５９、ドライバ６
１、被測定ＩＣ６５及びコンパレータ６２からなる試験
データ経路（第１のデータ経路）を通過し、最終的には
被測定データＰ３としてコンパレータロジック回路６０
に入力される。

【００１９】データセレクタ５８は、試験信号作成デー
タＰ１と期待値データＰ４をフォーマッタ５９及びコン
パレータロジック回路６０に同じタイミングで出力する
が、試験信号作成データＰ１の方は上述のような試験デ
ータ経路（第１のデータ経路）を通過してからコンパレ
ータロジック回路６０に入力するため、期待値データＰ
４よりも大幅にタイミングの遅れた信号となる。従っ
て、従来のＩＣ試験装置では、コンパレータロジック回
路６０の比較判定のタイミングを合わせるために、コン
パレータロジック回路６０を図３のようにフォーマッタ
５９と同じデータ経路となるように構成していた。

【００２０】すなわち、フォーマッタ５９は、図３に示
すようにフリップフロップ（Ｆ／Ｆ）回路１０，１１，
１２〜１ｎ及び論理回路２１，２２，２３〜２ｎから構
成されているので、これに合わせてコンパレータロジッ
ク回路６０内にもフォーマッタ５９と同じ段数のフリッ
プフロップ（Ｆ／Ｆ）回路３０，３１，３２〜３ｎ及び
論理回路４１，４２，４３〜４ｎを設け、期待値データ
Ｐ４の通過するデータ経路（第２のデータ経路）を試験
データ経路（第１のデータ経路）と同じにし、期待値デ
ータＰ４と被測定データＰ３（試験信号作成データＰ
１）との間の比較判定のタイミングを合わせていた。

【００２１】しかしながら、フォーマッタ５９は、パタ
ーンデータ（印加波形や判定波形）を作成するために、
約２５個程度の論理回路を必要としているため、コンパ
レータロジック回路６０にも、比較判定のタイミングを
合わせるためだけにフォーマッタ５９の論理回路及びフ
リップフロップ回路と同じだけの論理回路及びフリップ
フロップ回路を設けなければならないという問題があっ
た。

【００２２】本発明は上述の点に鑑みてなされたもので
あり、高速クロックに同期してデータを順次通過させる
第１及び第２のデータ経路の構成を同じにすることな
く、第１及び第２のデータ経路から出力されるデータの
出力タイミングの同期を取ることのできるＩＣ試験装置
内のデータ出力タイミング同期方式を提供することを目
的とする。

【００２３】

【課題を解決するための手段】本発明のＩＣ試験装置内
のデータ出力タイミング同期方式は、ＩＣ試験装置内で
高速クロックに同期してデータを順次通過させる第１及
び第２のデータ経路から最終的に出力されるデータのタ
イミングを合わせるＩＣ試験装置内のデータ出力タイミ
ング同期方式において、前記高速クロックの入力に応じ
て所定範囲内のアドレス信号を巡回的に出力する第１の
回路と、前記第１の回路から出力されるアドレス信号に
応じた位置に前記アドレス信号が一巡回する時間だけ前
記データを保持しては出力するためのものであって、高
速クロックの一周期内で読み出し許可状態と書き込み許
可状態とを交互に繰り返し、前記データを出力後、同じ
アドレスに次のデータを書き込み可能なメモリからなる
データ保持回路とからなる同期回路を前記第１又は第２
のデータ経路の中間に設けたものである。

【００２４】

【作用】第１及び第２のデータ経路はフリップフロップ
回路等から構成され、高速クロックの入力に同期してデ
ータを順次移動させるものである。ここで、第１のデー
タ経路の方が第２のデータ経路よりもフリップフロップ
回路の段数がｎ個分だけ多いと仮定する。すると、第１
及び第２のデータ経路に同時に入力したデータは、第１
及び第２のデータ経路から出力される時に高速クロック
にしてｎ個分だけ異なるタイミングとなる。すなわち、
第１のデータ経路からは第２のデータ経路よりも高速ク
ロックでｎ個分だけ遅れたタイミングでデータが出力さ
れる。

【００２５】本発明では、第１の回路は高速クロックの
入力に応じて所定範囲内のアドレス信号を巡回的に出力
する。データ保持回路はこの第１の回路から出力される
アドレス信号に応じた位置にデータをそのアドレス信号
が１巡回する時間だけ一時的に保持しては出力する。す
なわち、第１の回路がカウンタ回路で構成されている場
合には、カウンタ回路は一巡回の時間が第１及び第２の
データ経路における遅延時間の差分に相当する時間と同
等となるように高速クロックを巡回的に所定数（ｎ回）
カウントする。そして、データ保持回路がメモリ回路で
構成されている場合には、データ保持回路はこの第１の
回路から出力されるカウント値（０〜ｎ）をアドレス信
号としてデータをそのカウンタ回路が一巡回する時間だ
け一時的に記憶しては出力するようになる。すなわち、
この第１の回路とデータ保持回路とで、データ経路の差
分だけデータを遅延させる働きをする。従って、このよ
うな第１の回路とデータ保持回路とからなる同期回路を
データ経路の短い方の中間に設けることによって両方の
データ経路から出力されるデータの出力タイミングの同
期をとることが可能となる。また、第１の回路の１巡回
する時間を適宜変更することよってデータの出力タイミ
ングを任意に変更することができる。

【００２６】

【実施例】以下、本発明の実施例を添付図面に従って詳
細に説明する。図１は、図２のフォーマッタ５９とコン
パレータロジック６０の一部との詳細構成を示す図であ
り、図３に対応したものである。

【００２７】図１において、フォーマッタ５９は従来の
ものと同様に、フリップフロップ回路１０，１１，１２
〜１ｎと論理回路２１，２２，２３〜２ｎとから構成さ
れる。フリップフロップ回路１０はデータセレクタ５８
からの試験信号作成データＰ１を入力端子に、高速クロ
ックＣＬＫをクロック端子ＣＫに入力し、高速クロック
ＣＬＫの入力タイミングに応じて試験信号作成データＰ
１を次段の論理回路２１に出力する。論理回路２１は、
フリップフロップ回路１０からの試験信号作成データＰ
１を入力し、所定の論理演算を施して、次段のフリップ
フロップ回路１１に出力する。以下、フリップフロップ
回路１１，１２〜１ｎ及び論理回路２１，２２〜２ｎは
同様にして試験信号作成データＰ１を次々と転送する。
そして、最終段のフリップフロップ回路１ｎからは、論
理回路２１，２２，２３〜２ｎで論理処理されたパター
ンデータＰ２がドライバ６１に出力される。 ＄ 一方、コンパレータロジック回路６０は、フォーマッタ
５９と同じデータ経路を構成するために、フリップフロ
ップ回路３０、同期回路１及びフリップフロップ回路３
ｎからなるデータ経路を有する。フリップフロップ回路
３０はデータセレクタ５８からの期待値データＰ４を入
力端子に、高速クロックＣＬＫをクロック端子ＣＫに入
力し、高速クロックＣＬＫの入力タイミングに応じて期
待値データＰ４を同期回路１のメモリ回路３のデータ端
子Ｄに出力する。

【００２８】カウンタ回路２は、高速クロックＣＬＫを
カウントし、そのカウント値をアドレス信号としてメモ
リ回路３のアドレス端子Ａに出力する。カウンタ回路２
はフォーマッタ５９を構成するフリップフロップ回路１
０，１１，１２〜１ｎの数と、コンパレータロジック回
路６０を構成するフリップフロップ回路３０，３ｎの数
との差分値『ｎ−２』を繰り返し巡回的にカウントす
る。従って、カウンタ回路２は高速クロックＣＬＫを入
力する毎に『０』，『１』，『２』〜『ｎ−２』，
『０』，『１』，『２』・・・の値を次々と出力する。

【００２９】メモリ回路３はフリップフロップ回路３０
からの期待値データＰ４をデータ入力端子ＤＩに、カウ
ンタ回路２からのアドレス信号をアドレス端子Ａに、高
速クロックＣＬＫをクロック端子ＣＫにそれぞれ入力
し、データ出力端子ＤＯからフリップフロップ回路３ｎ
にアドレス信号に応じたアドレス位置に格納されている
期待値データＰ４を出力する。メモリ回路３は、高速ク
ロックＣＬＫを入力する毎に、出力許可状態となり、ア
ドレス信号に応じたアドレス位置に格納されている期待
値データＰ４をフリップフロップ回路３ｎに出力し、そ
の後に書き込み許可状態となり、アドレス信号に応じた
アドレス位置にデータ入力端子ＤＩを介して入力された
新たな期待値データＰ４を書き込む。

【００３０】フリップフロップ回路３ｎはメモリ回路３
から読み出された期待値データＰ４を入力し、それを高
速クロックＣＬＫの入力タイミングで出力する。コンパ
レータロジック回路６０はフリップフロップ回路３ｎか
ら出力される期待値データＰ４と被測定ＩＣ６５から出
力される被測定データＰ３とを比較判定する。

【００３１】次に、本実施例の動作を説明する。まず、
データセレクタ５８からは試験信号作成データＰ１０と
期待値データＰ４０とが同時にフォーマッタ５９及びコ
ンパレータロジック回路６０に出力される。フォーマッ
タ５９のフリップフロップ回路１０は、第０番目の高速
クロックＣＬＫ０の入力によって、試験信号作成データ
Ｐ１０を取り込む。これと同時にコンパレータロジック
回路６０のフリップフロップ回路３０も、第０番目の高
速クロックＣＬＫ０の入力によって期待値データＰ４０
を取り込む。このとき、カウンタ回路２は第０番目の高
速クロックＣＬＫ０をカウントすることによってカウン
ト値として『ｎ−２』をメモリ回路３のアドレス端子に
出力するように設定されている。

【００３２】次に、第１番目の高速クロックＣＬＫ１の
入力によって、フリップフロップ回路１０は、試験信号
作成データＰ１０を論理回路２１を介してフリップフロ
ップ回路１１に出力し、新たな試験信号作成データＰ１
１を取り込む。これと同時にコンパレータロジック回路
６０のフリップフロップ回路３０は期待値データＰ４０
をメモリ回路３のデータ入力端子に出力する。このと
き、第１番目の高速クロックＣＬＫ１の入力によってカ
ウンタ回路２はカウント値として『０』をメモリ回路３
のアドレス端子に出力し、フリップフロップ回路３０は
期待値データＰ４０をメモリ回路３のデータ入力端子に
出力し、新たな期待値データＰ４１を取り込む。

【００３３】第１番目の高速クロックＣＬＫ１を入力し
たメモリ回路３は、出力許可状態となり、カウンタ回路
２からのアドレス値『０』に格納されている古い期待値
データＰ４ｏｌｄをデータ出力端子ＤＯからフリップフ
ロップ回路３ｎに出力する。そして、書き込み許可状態
となり、カウンタ回路２からのアドレス値『０』にフリ
ップフロップ回路３０からの期待値データＰ４０をデー
タ入力端子ＤＩから取り込む。

【００３４】さらに、第２番目の高速クロックＣＬＫ２
の入力によって、フリップフロップ回路１０は、試験信
号作成データＰ１１を論理回路２１を介してフリップフ
ロップ回路１１に出力し、新たな試験信号作成データＰ
１２を取り込む。同時に、フリップフロップ回路１１
は、試験信号作成データＰ１０を論理回路２２を介して
フリップフロップ回路１２に出力し、フリップフロップ
回路１０からの試験信号作成データＰ１１を取り込み、
コンパレータロジック回路６０のフリップフロップ回路
３０は期待値データＰ４１をメモリ回路３のデータ入力
端子に出力する。このとき、第２番目の高速クロックＣ
ＬＫ２の入力によってカウンタ回路２はカウントアップ
してカウント値『１』をメモリ回路３のアドレス端子に
出力し、フリップフロップ回路３０は期待値データＰ４
１をメモリ回路３のデータ入力端子に出力し、新たな期
待値データＰ４２を取り込む。

【００３５】第２番目の高速クロックＣＬＫ２を入力し
たメモリ回路３は、出力許可状態となり、カウンタ回路
２からのアドレス値『１』に格納されている古い期待値
データＰ４ｏｌｄをデータ出力端子ＤＯからフリップフ
ロップ回路３ｎに出力する。そして、次は書き込み許可
状態となり、カウンタ回路２からのアドレス値『１』に
フリップフロップ回路３０からの期待値データＰ４１を
データ入力端子ＤＩから取り込む。

【００３６】以上のようにして次々と高速クロックＣＬ
Ｋ０〜ＣＬＫｎ−１が入力する毎にメモリ回路３はカウ
ンタ回路２からのカウント値に応じたアドレス位置に期
待値データＰ４０〜Ｐ４ｎ−２を取り込んで記憶する。
そして、第ｎ番目の高速クロックＣＬＫｎの入力によっ
て、フリップフロップ回路１０は、試験信号作成データ
Ｐ１ｎ−１を論理回路２１を介してフリップフロップ回
路１１に出力し、新たな試験信号作成データＰ１ｎを取
り込む。同時に、フリップフロップ回路１１は、試験信
号作成データＰ１ｎ−２を論理回路２２を介してフリッ
プフロップ回路１２に出力し、フリップフロップ回路１
０からの試験信号作成データＰ１ｎ−１を取り込み、コ
ンパレータロジック回路６０のフリップフロップ回路３
０は期待値データＰ４ｎ−１をメモリ回路３のデータ入
力端子に出力する。このとき、第ｎ番目の高速クロック
ＣＬＫｎの入力によってカウンタ回路２はカウント値
『０』となり、カウント値『０』をメモリ回路３のアド
レス端子に出力し、フリップフロップ回路３０は期待値
データＰ４ｎ−１をメモリ回路３のデータ入力端子に出
力し、新たな期待値データＰ４ｎを取り込む。

【００３７】第ｎ番目の高速クロックＣＬＫｎを入力し
たメモリ回路３は、出力許可状態となり、カウンタ回路
２からのアドレス値『０』に格納されている期待値デー
タＰ４０をデータ出力端子ＤＯからフリップフロップ回
路３ｎに出力する。そして、次は書き込み許可状態とな
り、カウンタ回路２からのアドレス値『０』にフリップ
フロップ回路３０からの期待値データＰ４ｎ−１をデー
タ入力端子ＤＩから取り込む。

【００３８】そして、第ｎ＋１番目の高速クロックＣＬ
Ｋｎ＋１の入力によって、フリップフロップ回路１０
は、試験信号作成データＰ１ｎを論理回路２１を介して
フリップフロップ回路１１に出力し、新たな試験信号作
成データＰ１ｎ＋１を取り込む。同時に、フリップフロ
ップ回路１１は、試験信号作成データＰ１ｎ−１を論理
回路２２を介してフリップフロップ回路１２に出力し、
フリップフロップ回路１０からの試験信号作成データＰ
１ｎを取り込み、コンパレータロジック回路６０のフリ
ップフロップ回路３０は期待値データＰ４ｎをメモリ回
路３のデータ入力端子に出力する。このとき、第ｎ＋１
番目の高速クロックＣＬＫｎ＋１の入力によってカウン
タ回路２はカウント値『１』をメモリ回路３のアドレス
端子に出力し、フリップフロップ回路３０は期待値デー
タＰ４ｎをメモリ回路３のデータ入力端子に出力し、新
たな期待値データＰ４ｎ＋１を取り込む。

【００３９】第ｎ＋１番目の高速クロックＣＬＫｎ＋１
を入力したメモリ回路３は、出力許可状態となり、カウ
ンタ回路２からのアドレス値『１』に格納されている期
待値データＰ４１をデータ出力端子ＤＯからフリップフ
ロップ回路３ｎに出力する。そして、次は書き込み許可
状態となり、カウンタ回路２からのアドレス値『１』に
フリップフロップ回路３０からの期待値データＰ４ｎを
データ入力端子ＤＩから取り込む。

【００４０】以上のようにして同期回路１はフォーマッ
タ５９のフリップフロップ回路１１〜ｎ−１に対応した
差分だけフリップフロップ回路３０からの期待値データ
Ｐ４の出力タイミングを遅らせ、フリップフロップ回路
１ｎ及び３ｎから出力されるパターンデータ（試験信号
作成データ）と期待値データとの間の出力タイミングの
同期を取ることが可能となる。

【００４１】なお、上述の実施例では、フォーマッタと
コンパレータロジック回路との間におけるデータ経路間
の同期を取る場合について説明したが、これに限定され
るものではなく、他のデータ経路間の同期を取る場合に
も本発明を適用できることはいうまでもない。

【００４２】

【発明の効果】本発明によれば、第１及び第２のデータ
経路の構成を同じにすることなく、いずれか一方のデー
タ経路の中間にカウンタ回路とメモリ回路とからなる同
期回路を設けるだけで高速クロックに同期してデータを
順次通過させる第１及び第２のデータ経路から出力され
るデータの出力タイミングの同期を容易に取ることがで
きるという効果がある。

【図面の簡単な説明】

【図１】 本発明のＩＣ試験装置のデータ出力タイミン
グ同期方式の一実施例の詳細構成を示す図である。

【図２】 従来のＩＣ試験装置の構成を示すブロック図
である。

【図３】 図２のフォーマッタとコンパレータロジック
回路の一部との詳細構成を示す図である。

【符号の説明】

１…同期回路、２…カウンタ回路、３…メモリ回路、１
０〜１ｎ，３０〜３ｎ…フリップフロップ回路、２１〜
２ｎ…論理回路、５０…テスタ部、５１…制御手段、５
２…ＤＣ測定手段、５３…タイミング発生手段、５４…
パターン発生手段、５５…ピン制御手段、５６…ピンエ
レクトロニクス、５７…フェイルメモリ、５８…データ
セレクタ、５９…フォーマッタ、６０…コンパレータロ
ジック回路、６１…ドライバ、６２…コンパレータ、６
３…バス、６４…ＩＣ取付装置、６５…被測定ＩＣ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ＩＣ試験装置内で高速クロックに同期し
   てデータを順次通過させる第１及び第２のデータ経路か
   ら最終的に出力されるデータのタイミングを合わせるＩ
   Ｃ試験装置内のデータ出力タイミング同期方式におい
   て、 前記高速クロックの入力に応じて所定範囲内のアドレス
   信号を巡回的に出力する第１の回路と、 前記第１の回路から出力されるアドレス信号に応じた位
   置に前記アドレス信号が一巡回する時間だけ前記データ
   を保持しては出力するためのものであって、高速クロッ
   クの一周期内で読み出し許可状態と書き込み許可状態と
   を交互に繰り返し、前記データを出力後、同じアドレス
   に次のデータを書き込み可能なメモリからなるデータ保
   持回路とからなる同期回路を前記第１又は第２のデータ
   経路の中間に設けたことを特徴とするＩＣ試験装置内の
   データ出力タイミング同期方式。
2. 【請求項２】 前記第１の回路は前記高速クロックを巡
   回的に所定数カウントし、一巡回の時間が第１及び第２
   のデータ経路における遅延時間の差分に相当する時間と
   同等となるように構成されたカウンタ回路であることを
   特徴とする請求項１に記載のＩＣ試験装置内のデータ出
   力タイミング同期方式。