JP3145283B2 - Ｉｃ試験装置のレジスタデータ書込み方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣ（集積回路）
の電気的特性を検査するＩＣ試験装置に係り、特にピン
毎に設けられたレジスタに対するデータ設定時間を短縮
することのできるＩＣ試験装置のレジスタデータ書込み
方式に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣを最終製品
として出荷するためには、製造部門、検査部門の各工程
でＩＣ製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。ＩＣ試験装置はこのような電気
的特性を検査する装置である。ＩＣ試験装置は、被測定
ＩＣに所定の試験用パターンデータを与え、それに応じ
て被測定ＩＣから出力されるデータを読み取り、被測定
ＩＣの基本的動作及び機能に問題が無いかどうかをその
出力データに基づいて解析し、電気的特性に関する検査
を行うものである。

【０００３】ＩＣ試験装置における試験は直流試験（Ｄ
Ｃ測定試験）とファンクション試験（ＦＣ測定試験）と
に大別される。直流試験は被測定ＩＣの入出力端子にＤ
Ｃ測定手段から所定の電圧又は電流を印加することによ
り、被測定ＩＣの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験は被測定
ＩＣの入力端子にパターン発生手段から所定の試験用パ
ターンデータを与え、それによる被測定ＩＣの出力デー
タを読み取り、被測定ＩＣの基本的動作及び機能に問題
が無いかどうかを検査するものである。

【０００４】図２は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから成る。テスタ部５０は制
御手段５１、ＤＣ測定手段５２、タイミング発生手段５
３、パターン発生手段５４、ピン制御手段５５、ピンエ
レクトロニクス５６、フェイルメモリ５７及び入出力切
替手段５８から構成される。実際のテスタ部５０には、
この他にも種々の構成部品が存在するが本明細書中では
必要な部分のみが示してある。

【０００５】テスタ部５０とＩＣ取付装置７０との間
は、ＩＣ取付装置７０の全入出力端子数（ｍ個）に対応
する複数本（ｍ本）の同軸ケーブル等から成る信号線に
よって接続され、端子−同軸ケーブル間の接続関係は図
示していないリレーマトリックスによって対応付けられ
ており、各種信号の伝送が所定の端子と同軸ケーブルと
の間で行なわれるように構成されている。なお、この信
号線は、物理的にはＩＣ取付装置７０の全入出力端子数
ｍと同じ数だけ存在する。

【０００６】ＩＣ取付装置７０は、複数個の被測定ＩＣ
７１をソケットに搭載できるように構成されている。被
測定ＩＣ７１の入出力端子とＩＣ取付装置７０の入出力
端子とはそれぞれ１対１に対応付けられて接続されてい
る。例えば、入出力端子数２８個の被測定ＩＣ７１を１
０個搭載可能なＩＣ取付装置７０の場合は、全体で２８
０個の入出力端子を有することになる。現在、市販され
ているものの中には、１０２４個の入出力端子を有する
ものがある。

【０００７】制御手段５１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、システ
ムプログラムを格納するＲＯＭや各種データ等を格納す
るＲＡＭ等を有している。また、制御手段５１は、ＤＣ
測定手段５２、タイミング発生手段５３、パターン発生
手段５４、ピン制御手段５５及びフェイルメモリ５７に
バス（データバス、アドレスバス、制御バス）６５及び
それぞれの内部レジスタを介して接続されている。制御
手段５１は、直流試験用のデータをＤＣ測定手段５２
に、ファンクション試験開始用の信号をタイミング発生
手段５３に、テストパターン発生用のデータ等をパター
ン発生手段５４に、期待値データ等をピン制御手段５５
に、それぞれ出力する。この他にも制御手段５１は各種
データをバスを介してそれぞれの構成要素に出力してい
る。特に、制御手段５１は各入出力端子に関するデータ
を格納するためのピン対応の内部レジスタ（以下「ピン
レジスタ」と呼ぶ）をその入出力端子数に相当する数だ
け有し、ここにデータを書き込むことによって、各構成
手段に入出力端子に関するデータを転送している。ま
た、制御手段５１は、フェイルメモリ５７及びＤＣ測定
手段５２から試験結果（フェイルデータ及び直流デー
タ）を読み出して種々のデータ処理等を行い、試験デー
タを解析し、ＩＣの良否を判定する。

【０００８】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置７０の被測定ＩＣ７１に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。ＤＣ測定手段５２は
試験結果データの書込みを終了するとエンド信号を制御
手段５１に出力する。ＤＣ測定手段５２の内部レジスタ
に書き込まれた試験結果を示すデータはバス６５を介し
て制御手段５１に読み取られ、そこで解析される。この
ようにして直流試験は行われる。また、ＤＣ測定手段５
２は、ピンエレクトロニクス５６のドライバ６３及びコ
ンパレータ６４に対して基準電圧ＶＩＨ，ＶＩＬ，ＶＯ
Ｈ，ＶＯＬを出力する。

【０００９】タイミング発生手段５３は、ピン制御手段
５５に所定のクロックを出力し、データセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１及びコンパ
レータロジック回路６２の動作速度等を制御する。従っ
て、フォーマッタ６０からピンエレクトロニクス５６に
出力される試験信号Ｐ２、及びＩ／Ｏフォーマッタ６１
から入出力切替手段５８に出力される切替信号Ｐ６の出
力タイミングもタイミング発生手段５３からの高速クロ
ックに応じて制御される。パターン発生手段５４は、制
御手段５１からのパターンデータを入力し、それに基づ
いたパターンデータをピン制御手段５５のデータセレク
タ５９に出力する。

【００１０】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１及びコンパ
レータロジック回路６２から構成される。データセレク
タ５９は、各種の試験信号作成データ（アドレスデータ
・書込データ）Ｐ１、切替信号作成データＰ５及び期待
値データＰ４を記憶したメモリで構成されており、パタ
ーン発生手段５４からのパターンデータをアドレスとし
て入力し、そのアドレスに応じた試験信号作成データＰ
１及び切替信号作成データＰ５をフォーマッタ６０及び
Ｉ／Ｏフォーマッタ６１に、期待値データＰ４をコンパ
レータロジック回路６２にそれぞれ出力する。

【００１１】フォーマッタ６０は、フリップフロップ回
路及び論理回路が多段構成されたものであり、データセ
レクタ５９からの試験信号作成データ（アドレスデータ
・書込データ）Ｐ１を加工して所定の印加波形を作成
し、それを試験信号Ｐ２としてタイミング発生手段５３
からのタイミング信号（レート信号ＲＡＴＥ又はエッジ
信号ＥＤＧＥ）に同期してピンエレクトロニクス５６の
ドライバ６３に出力する。Ｉ／Ｏフォーマッタ６１もフ
ォーマッタ６０と同様にフリップフロップ回路及び論理
回路の多段構成されたものであり、データセレクタ５９
からの切替信号作成データＰ５を加工して所定の印加波
形を作成し、それを切替信号Ｐ６としてタイミング発生
手段５３からのタイミング信号に同期して入出力切替手
段５８に出力する。

【００１２】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のコンパレータ６４からの読出デー
タＰ３と、データセレクタ５９からの期待値データＰ４
とを比較判定し、その判定結果をフェイルデータＦＤと
してフェイルメモリ５７に出力する。ピンエレクトロニ
クス５６は、複数のドライバ６３及びコンパレータ６４
から構成される。ドライバ６３及びコンパレータ６４は
ＩＣ取付装置７０のそれぞれの入出力端子に対して１個
ずつ設けられており、入出力切替手段５８を介していず
れか一方が接続されるようになっている。入出力切替手
段５８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｐ５
に応じてドライバ６３及びコンパレータ６４のいずれか
一方と、ＩＣ取付装置７０の入出力端子との間の接続状
態を切り替えるものである。すなわち、ＩＣ取付装置７
０の入出力端子の数がｍ個の場合、ドライバ６３、コン
パレータ６４及び入出力切替手段５８はそれぞれｍ個で
構成される。但し、メモリＩＣ等を測定する場合には、
アドレス端子やチップセレクト端子等に対してはコンパ
レータは必要ないので、コンパレータ及び入出力切替手
段の数が少ない場合もある。

【００１３】ドライバ６３は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたハイレベル“１”又はローレベル“０”の信
号を印加し、所望のテストパターンを被測定ＩＣ７１に
書き込む。コンパレータ６４は、被測定ＩＣ７１のデー
タ出力端子から入出力切替手段５８を介して出力される
信号を入力し、それを制御手段５１からのストローブ信
号のタイミングで基準電圧ＶＯＨ，ＶＯＬと比較し、そ
の比較結果をハイレベル“１”又はローレベル“０”の
読出データＰ３としてコンパレータロジック回路６２に
出力する。

【００１４】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるフェイルデータＦＤを記憶
するものであり、被測定ＩＣ７１と同程度の記憶容量を
有する随時読み書き可能なＲＡＭで構成されている。フ
ェイルメモリ５７は、ＩＣ取付装置７０のデータ出力端
子に固定的に対応するデータ入出力端子を有する。例え
ば、ＩＣ取付装置７０の全入出力端子数が２８０個であ
り、その中の１６０個がデータ出力端子である場合に
は、フェイルメモリ５７はこのデータ出力端子数と同じ
か又はそれ以上のデータ入力端子を有するメモリで構成
される。このフェイルメモリ５７に記憶されたフェイル
データＦＤは制御手段５１によって読み出され、図示し
ていないデータ処理用のメモリに転送され、解析され
る。このようにしてファンクション試験は行われる。

【００１５】

【発明が解決しようとする課題】このようなＩＣ試験装
置を用いてメモリを検査する場合、制御手段５１は被測
定ＩＣ７１のアドレス端子、データ入力端子、チップセ
レクト端子、ライトイネーブル端子等の各入出力端子に
関するデータを格納するためのピンレジスタを、その端
子数と同じ数だけ有する。すなわち、入出力端子数がＰ
個の被測定ＩＣ７１をＱ個搭載可能なＩＣ取付装置７０
を有するＩＣ試験装置の場合には、全体でＰ×Ｑ個の入
出力端子を有するので、そのピンレジスタをそれと同じ
数（Ｐ×Ｑ個）だけ有することになる。従来は、これら
のピンレジスタに対して個別にデータを格納していたの
で、測定可能なＩＣの個数が増加すればするほど、それ
に伴ってピンレジスタの数も増加し、これらのピンレジ
スタに対するデータ格納時間も大幅に増大する。そこ
で、従来は、各ピンレジスタに対するアクセススピード
を上げることによってデータ格納時間の短縮化を図って
いたが、これにも限界があり、ピン数が５００個以上に
なると、このピンレジスタに対してデータを格納するた
めの時間の増大が深刻な問題となってきた。本発明は、
ピンレジスタに対するデータ設定時間を短縮することの
できるＩＣ試験装置のレジスタデータ書込み方式を提供
することを目的とする。

【００１６】

【課題を解決するための手段】この発明に係るＩＣ試験
装置のレジスタ書込み方式は、被測定ＩＣのピンに関す
るデータを格納するレジスタを複数有するピンレジスタ
群と、前記ピンレジスタ群の中から任意のレジスタをグ
ループ化し、グループ化されたレジスタを特定するため
のレジスタセレクトデータを格納するグループ設定レジ
スタと、前記グループ設定レジスタに格納されている前
記レジスタセレクトデータに基づいて前記ピンレジスタ
群の中の対応するレジスタに前記被測定ＩＣのピンに関
するデータを同時に書き込む書込み手段とを具えたもの
である。従来は、ピンレジスタ群を構成するレジスタに
被測定ＩＣのピンに関するデータを順番に書き込んでい
たが、この発明では、同じ内容のデータが書き込まれる
レジスタをグループ化し、グループ化されたレジスタを
特定するためのレジスタセレクトデータをグループ設定
レジスタに格納しておき、このレジスタセレクトデータ
に基づいてピンレジスタ群の中の対応するレジスタに対
して同じデータを同時に書き込むようにした。これによ
って、グループ化されたレジスタに対しては１回でデー
タの書き込むが終了するので、書込み時間を大幅に短縮
することができる。

【００１７】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。図１は本発明のＩＣ試験装置のレジ
スタデータ書込み方式の概略構成を示す図であり、図２
の制御手段５１内のピンレジスタに対するデータ書込み
方式を示す図である。ＣＰＵ１は制御手段５１すなわち
ＩＣ試験装置全体の制御、運用及び管理等を行うもので
あり、図示していないが、バス６を介してシステムプロ
グラムを格納したＲＯＭや各種データ等を格納したＲＡ
Ｍ等に接続されている。デコーダ（ＤＥＣ）２はＣＰＵ
１からアドレスＡＤＲを入力し、そのアドレスＡＤＲに
対応したデコード信号（チップセレクト信号）をグルー
プ設定レジスタ３又はナンド回路（ＮＡＮＤ）４１〜４
Ｎに出力する。すなわち、デコーダ２はアドレスＡＤＲ
がグループ設定レジスタアドレス『Ａ』の場合にはグル
ープ設定レジスタ３の各ビットのチップセレクト端子に
チップセレクト信号ＣＳＡを出力し、アドレスＡＤＲが
レジスタアドレス『Ｂ』の場合にはナンド回路４１〜４
Ｎの第２の入力端子にレジスタチップセレクト信号ＣＳ
Ｂをそれぞれ並列的に出力する。

【００１８】グループ設定レジスタ３はＮビット構成の
レジスタであり、各ビット毎にチップセレクト端子及び
データ端子を有する。それぞれのチップセレクト端子に
はデコーダ２からのチップセレクト信号ＣＳＡが入力し
ている。一方、データ端子にはデータバス７からＮ本の
データ線を介してレジスタセレクトデータＲＳＤ１〜Ｒ
ＳＤＮが入力している。ナンド（ＮＡＮＤ）回路４１〜
４Ｎはグループ設定レジスタ３の各ビットに格納されて
いるレジスタセレクトデータＲＳＤ１〜ＲＳＤＮを第１
の入力端子に入力し、デコーダ２からのレジスタチップ
セレクト信号ＣＳＢを第２の入力端子に入力し、両方の
入力信号の論理積の否定値をピンレジスタ５の各チップ
セレクト端子に出力している。ピンレジスタ５はＭビッ
ト構成のレジスタをＮ段、すなわち入出力端子数Ｎに相
当する数だけ有する。すなわち、ピンレジスタ５は第１
のピンに関するデータを格納するＰＩＮ−１レジスタ、
第２のピンに関するデータを格納するＰＩＮ−２レジス
タ、第３のピンに関するデータを格納するＰＩＮ−３レ
ジスタ、・・・、第Ｎのピンに関するデータを格納する
ＰＩＮ−Ｎレジスタから構成される。ピンレジスタ５の
各段のチップセレクト端子はそれぞれ対応するナンド回
路４１〜４Ｎの出力端子に接続されている。ピンレジス
タ５の各段のデータ端子にはデータバス７を介してＭビ
ット構成のデータが入力している。

【００１９】次に、このピンレジスタ５にデータを書き
込む場合の動作について説明する。まず、ＣＰＵ１がア
ドレスＡＤＲとしてグループ設定レジスタアドレス
『Ａ』を出力する。すると、デコーダ２はグループ設定
レジスタ３の各ビットのチップセレクト端子にチップセ
レクト信号ＣＳＡを出力し、グループ設定レジスタ３の
各ビットを書込みイネーブルとする。このとき、グルー
プ設定レジスタ３のデータ端子にはデータバス７を介し
てレジスタセレクトデータＲＳＤ１〜ＲＳＤＮが入力し
ているので、グループ設定レジスタ３が書込みイネーブ
ルとなった時点で、そのレジスタセレクトデータＲＳＤ
１〜ＲＳＤＮがグループ設定レジスタ３の各ビットに書
き込まれる。図では、グループ設定レジスタ３の第１ビ
ットにハイレベル“１”のレジスタセレクトデータＲＳ
Ｄ１が、第２ビットにローレベル“０”のレジスタセレ
クトデータＲＳＤ２が、第３ビットにハイレベル“１”
のレジスタセレクトデータＲＳＤ３が、第Ｎビットにロ
ーレベル“０”のレジスタセレクトデータＲＳＤＮがそ
れぞれ格納された状態が示してある。

【００２０】このようにして、グループ設定レジスタ３
へのレジスタセレクトデータＲＳＤ１〜ＲＳＤＮの書込
みが終了すると、今度はＣＰＵ１はアドレスＡＤＲとし
てレジスタアドレス『Ｂ』を出力する。すると、デコー
ダ２はナンド回路４１〜４Ｎに対してチップセレクト信
号ＣＳＢを出力する。このとき、ナンド回路４１〜４Ｎ
のそれぞれの第１の入力端子には、グループ設定レジス
タ３に格納されているレジスタセレクトデータＲＳＤ１
〜ＲＳＤＮが入力しているので、ハイレベル“１”のレ
ジスタセレクトデータを入力しているナンド回路４１〜
４Ｎは最終的なチップセレクト信号をピンレジスタ５に
出力し、ローレベル“０”のレジスタセレクトデータを
入力しているナンド回路４１〜４Ｎはチップセレクト信
号を出力しない。例えば、図１の場合には、グループ設
定レジスタ３の第１ビット及び第３ビットにはハイレベ
ル“１”のレジスタセレクトデータＲＳＤ１及びＲＳＤ
３が格納されているので、ナンド回路４１及び４３はチ
ップセレクト信号ＣＳＢの入力に応じてチップセレクト
信号をピンレジスタ５のＰＩＮ−１レジスタ及びＰＩＮ
−３レジスタのチップセレクト端子にそれぞれ出力す
る。一方、グループ設定レジスタ３の第２ビット及び第
Ｎビットにはローレベル“０”のレジスタセレクトデー
タＲＳＤ２及びＲＳＤＮが格納されているので、ナンド
回路４２及び４Ｎのチップセレクト端子にはチップセレ
クト信号は入力しない。

【００２１】以上のようなこの発明の実施の形態によれ
ば、ピンレジスタ５のＰＩＮ−１〜Ｎレジスタの中で同
じＭビット構成のデータを格納する場合には、予めグル
ープ設定レジスタ３にハイレベル“１”のレジスタセレ
クトデータを設定しておくことによって、１回のアクセ
スで同時に複数のレジスタにＭビット構成のデータを書
き込むことができるようになり、ピンレジスタに対する
データ設定時間を大幅に短縮することができる。

【００２２】なお、上述の実施の形態では、同時に２個
以上のレジスタに対してデータを書込む場合には有効で
あるが、個々のレジスタにそれぞれ異なるデータを順次
書込む場合には不利である。そこで、このような場合に
備えて、デコーダ２をナンド回路４１〜４Ｎのチップセ
レクト端子にそれぞれ個別にチップセレクト信号を出力
可能な構成にする。すなわち、デコーダ２がそれぞれの
ナンド回路４１〜４Ｎに対してデコード信号（チップセ
レクト信号）を出力できるようにする。例えば、デコー
ダ２はピンレジスタ５のＰＩＮ─１レジスタに対応する
アドレスＡＤＲ１を入力したら、ナンド回路４１の第２
の入力端子にチップセレクト信号ＣＳ１を出力し、ピン
レジスタ５のＰＩＮ─Ｎレジスタに対応するアドレスＡ
ＤＲＮを入力したら、ナンド回路４Ｎの第２の入力端子
にチップセレクト信号ＣＳＮを出力する。デコーダ２を
このようにすれば、ＣＰＵ１はグループ設定レジスタ３
の全ビットにハイレベル“１”のレジスタセレクトデー
タを設定した後に、アドレスＡＤＲ１〜ＡＤＲＮを出力
することによって、従来のようにチップセレクト信号を
ピンレジスタ５のＰＩＮ─１レジスタ〜ＰＩＮ−Ｎレジ
スタに所望の順番で印加することができるようになる。

【００２３】

【発明の効果】本発明によれば、ピン毎に設けられたレ
ジスタに対するデータ設定時間を大幅に短縮することが
できるという効果がある。

【図面の簡単な説明】

【図１】 本発明のＩＣ試験装置のレジスタデータ書込
み方式の概略構成を示す図である。

【図２】 本発明に係るＩＣ試験装置の概略構成を示す
ブロック図である。

【符号の説明】

１…ＣＰＵ、２…デコーダ、３…グループ設定レジス
タ、４１〜４Ｎ…ナンド回路、５…ピンレジスタ、６…
バス、７…データバス、５０…テスタ部、５１…制御手
段、５２…ＤＣ測定手段、５３…タイミング発生手段、
５４…パターン発生手段、５５…ピン制御手段、５６…
ピンエレクトロニクス、５７…フェイルメモリ、５８…
入出力切替手段、５９…データセレクタ、６０，ＦＭ
１，ＦＭ２…フォーマッタ、６１…Ｉ／Ｏフォーマッ
タ、６２…コンパレータロジック回路、６３…ドライ
バ、６４…コンパレータ、６５…バス、７０…ＩＣ取付
装置、７１…被測定ＩＣ

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 被測定ＩＣのピンに関するデータを格納
   するレジスタを複数有するピンレジスタ群と、 前記ピンレジスタ群の中から任意のレジスタをグループ
   化し、グループ化されたレジスタを特定するためのレジ
   スタセレクトデータを格納するグループ設定レジスタ
   と、 前記グループ設定レジスタに格納されている前記レジス
   タセレクトデータに基づいて前記ピンレジスタ群の中の
   対応するレジスタに前記被測定ＩＣのピンに関するデー
   タを同時に書き込む書込み手段とを具えたことを特徴と
   するＩＣ試験装置のレジスタデータ書込み方式。
2. 【請求項２】 前記レジスタセレクトデータの内容を書
   き換えることによってレジスタのグループを任意に変更
   することを特徴とする請求項１に記載のＩＣ試験装置の
   レジスタデータ書込み方式。