JPH08313598A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 パターンデータを縮小することなく、所定の
アドレス範囲におけるパターンデータの発生状態を容易
に確認できるようにする。 【構成】 パターン発生手段は、指定アドレス、この指
定アドレスに書き込まれるべき書込データ及びこの指定
アドレスから読み出されるであろう期待値データなどの
試験用パターンデータを発生する。パターン確認手段
は、パターン発生手段の出力する試験用パターンデータ
を入力し、この試験用パターンデータに含まれる指定ア
ドレスが予め設定されたアドレス範囲内に存在するかど
うかの判定を行い、そのアドレス範囲内に存在する場合
における試験用パターンデータを一時的に記憶する。す
なわち、パターン確認手段は長大な試験用パターンデー
タの中から予め設定されたアドレス範囲内に存在する試
験用パターンデータのみを一時的に記憶する。制御手段
は記憶された試験用パターンデータを読み出し、それを
表示するので、容易に試験用パターンデータの確認を行
うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣ（集積回路）の電
気的特性を検査するＩＣ試験装置に係り、特にパターン
発生手段の発生する試験用パターンデータを容易に確認
することのできるＩＣ試験装置に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣを最終製品
として出荷するためには、製造部門、検査部門の各工程
でＩＣ製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。ＩＣ試験装置はこのような電気
的特性を検査する装置である。ＩＣ試験装置は、被測定
ＩＣに所定の試験用パターンデータを与え、それによる
被測定ＩＣの出力データを読み取り、被測定ＩＣの基本
的動作及び機能に問題が無いかどうかを被測定ＩＣの出
力データから不良情報を解析し、電気的特性を検査して
いる。

【０００３】ＩＣ試験装置における試験は直流試験（Ｄ
Ｃ測定試験）とファンクション試験（ＦＣ測定試験）と
に大別される。直流試験は被測定ＩＣの入出力端子にＤ
Ｃ測定手段から所定の電圧又は電流を印加することによ
り、被測定ＩＣの基本的動作に不良が無いかどうかを検
査するものである。一方、ファンクション試験は被測定
ＩＣの入力端子にパターン発生手段から所定の試験用パ
ターンデータを与え、それによる被測定ＩＣの出力デー
タを読み取り、被測定ＩＣの基本的動作及び機能に問題
が無いかどうかを検査するものである。

【０００４】図４は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから成る。テスタ部５０は制
御手段５１、ＤＣ測定手段５２、タイミング発生手段５
３、パターン発生手段５４、ピン制御手段５５、ピンエ
レクトロニクス５６、フェイルメモリ５７及び入出力切
替手段５８から構成される。実際のテスタ部５０には、
この他にも種々の構成手段が存在するが、本明細書中で
は必要な部分のみを示してある。

【０００５】テスタ部５０とＩＣ取付装置７０との間
は、ＩＣ取付装置７０の全入出力端子数（ｍ個）に対応
する複数本（ｍ本）の同軸ケーブル等から成る信号線に
よって接続され、端子と同軸ケーブルとの間の接続関係
は図示していないリレーマトリックスによって対応付け
られており、各種信号の伝送が所定の端子と同軸ケーブ
ルとの間で行なわれるように構成されている。なお、こ
の信号線は、物理的にはＩＣ取付装置７０の全入出力端
子数ｍと同じ数だけ存在する。

【０００６】ＩＣ取付装置７０は、複数個の被測定ＩＣ
７１をソケットに搭載できるように構成されている。被
測定ＩＣ７１の入出力端子とＩＣ取付装置７０の入出力
端子とはそれぞれ１対１に対応付けられて接続されてい
る。例えば、入出力端子数２８個の被測定ＩＣ７１を１
０個搭載可能なＩＣ取付装置７０の場合は、全体で２８
０個の入出力端子を有することになる。

【０００７】制御手段５１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、システ
ムプログラムを格納するＲＯＭや各種データ等を格納す
るＲＡＭ等を有している。制御手段５１は、ＤＣ測定手
段５２、タイミング発生手段５３、パターン発生手段５
４、ピン制御手段５５及びフェイルメモリ５７にバス
（データバス、アドレスバス、制御バス）６５を介して
接続されている。

【０００８】制御手段５１は、直流試験用のデータをＤ
Ｃ測定手段５２に、ファンクション試験開始用のタイミ
ング信号をタイミング発生手段５３に、パターン作成用
プログラムをパターン発生手段５４に、期待値データ等
をピン制御手段５５に、それぞれ出力する。この他にも
制御手段５１は各種データをバスを介してそれぞれの構
成要素に出力している。また、制御手段５１は、フェイ
ルメモリ５７及びＤＣ測定手段５２から試験結果（パス
／フェイルデータ及び直流データ）を読み出して種々の
データ処理等を行い、試験データを解析し、被測定ＩＣ
７１の良否を判定する。

【０００９】ＤＣ測定手段５２は、制御手段５１からの
直流試験データを受け取り、これに基づいてＩＣ取付装
置７０の被測定ＩＣ７１に対して直流試験を行う。ＤＣ
測定手段５２は制御手段５１から測定開始信号を入力す
ることによって、直流試験を開始し、その試験結果を示
すデータを内部レジスタへ書込む。ＤＣ測定手段５２は
試験結果データの書込みを終了するとエンド信号を制御
手段５１に出力する。ＤＣ測定手段５２の内部レジスタ
に書き込まれた試験結果を示すデータはバス６５を介し
て制御手段５１に読み取られ、そこで解析される。この
ようにして直流試験は行われる。また、ＤＣ測定手段５
２はピンエレクトロニクス５６のドライバ６３及びアナ
ログコンパレータ６４に対して基準電圧ＶＩＨ，ＶＩ
Ｌ，ＶＯＨ，ＶＯＬを出力する。

【００１０】タイミング発生手段５３は、ピン制御手段
５５に所定のクロックを出力し、データセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１及びコンパ
レータロジック回路６２の動作速度等を制御する。従っ
て、フォーマッタ６０からピンエレクトロニクス５６に
出力される試験信号Ｓ２、及びＩ／Ｏフォーマッタ６１
から入出力切替手段５８に出力される切替信号Ｓ６の出
力タイミングもタイミング発生手段５３からの高速クロ
ックに応じて制御される。

【００１１】パターン発生手段５４は、制御手段５１か
らのパターン作成用プログラム（マイクロプログラム）
を入力し、それに基づいたパターンデータＰＤをピン制
御手段５５のデータセレクタ５９に出力する。すなわ
ち、パターン発生手段５４はパターン作成用プログラム
に応じた種々の演算処理によって規則的な試験パターン
データＰＤを出力するものである。このような方式をプ
ログラム方式という。プログラム方式の他にも、パター
ン発生手段５４には被測定ＩＣに書き込むべきデータと
同じデータを内部メモリ（パターンメモリと称する）に
予め書き込んでおき、それを被測定ＩＣと同じアドレス
で読み出すことによって不規則（ランダム）なパターン
データ（期待値データ）を出力するメモリストアド方式
のものがある。但し、このメモリストアド方式であって
も被測定ＩＣに供給するアドレスの発生はプログラム方
式で行われる。

【００１２】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１及びコンパ
レータロジック回路６２から構成される。データセレク
タ５９は、各種の試験信号作成データ（アドレスデータ
・書込データ）Ｓ１、切替信号作成データＳ５及び期待
値データＳ４を記憶したメモリで構成されており、パタ
ーン発生手段５４からのパターンデータをアドレスとし
て入力し、そのアドレスに応じた試験信号作成データＳ
１及び切替信号作成データＳ５をフォーマッタ６０及び
Ｉ／Ｏフォーマッタ６１に、期待値データＳ４をコンパ
レータロジック回路６２にそれぞれ出力する。

【００１３】フォーマッタ６０は、フリップフロップ回
路及び論理回路が多段構成されたものであり、データセ
レクタ５９からの試験信号作成データ（アドレスデータ
・書込データ）Ｓ１を加工して所定の印加波形を作成
し、それを試験信号Ｓ２としてタイミング発生手段５３
からのタイミング信号に同期してピンエレクトロニクス
５６のドライバ６３に出力する。Ｉ／Ｏフォーマッタ６
１もフォーマッタ６０と同様にフリップフロップ回路及
び論理回路の多段構成されたものであり、データセレク
タ５９からの切替信号作成データＳ５を加工して所定の
印加波形を作成し、それを切替信号Ｓ６としてタイミン
グ発生手段５３からのタイミング信号に同期して入出力
切替手段５８に出力する。コンパレータロジック回路６
２は、ピンエレクトロニクス５６のアナログコンパレー
タ６４からのデジタル信号Ｓ３と、データセレクタ５９
からの期待値データＳ４とを比較判定し、その判定結果
を示すパス／フェイルデータＦＤをフェイルメモリ５７
に出力する。

【００１４】ピンエレクトロニクス５６は、複数のドラ
イバ６３及びアナログコンパレータ６４から構成され
る。ドライバ６３及びアナログコンパレータ６４はＩＣ
取付装置７０のそれぞれの入出力端子に対して１個ずつ
設けられており、入出力切替手段５８を介していずれか
一方が接続されるようになっている。入出力切替手段５
８は、Ｉ／Ｏフォーマッタ６１からの切替信号Ｓ６に応
じてドライバ６３及びアナログコンパレータ６４のいず
れか一方と、ＩＣ取付装置７０の入出力端子との間の接
続状態を切り替えるものである。すなわち、ＩＣ取付装
置７０の入出力端子の数がｍ個の場合、ドライバ６３、
アナログコンパレータ６４及び入出力切替手段５８はそ
れぞれｍ個で構成される。但し、メモリＩＣ等を測定す
る場合には、アドレス端子やチップセレクト端子等に対
してはアナログコンパレータは必要ないので、アナログ
コンパレータ及び入出力切替手段の数が少ない場合もあ
る。

【００１５】ドライバ６３は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｓ
２に応じたハイレベル“Ｈ”又はローレベル“Ｌ”の信
号を印加し、所望のテストパターンを被測定ＩＣ７１に
書き込む。アナログコンパレータ６４は、被測定ＩＣ７
１のデータ出力端子から入出力切替手段５８を介して出
力される信号を入力し、それを制御手段５１からのスト
ローブ信号のタイミングで基準電圧ＶＯＨ，ＶＯＬと比
較し、その比較結果をハイレベル“ＰＡＳＳ”又はロー
レベル“ＦＡＩＬ”のデジタル信号Ｓ３としてコンパレ
ータロジック回路６２に出力する。通常、アナログコン
パレータ６４は基準電圧ＶＯＨ用と基準電圧ＶＯＬ用の
２つのコンパレータから構成されるが、ここでは省略し
てある。

【００１６】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるパス／フェイルデータＦＤ
を記憶するものであり、被測定ＩＣ７１と同程度の記憶
容量を有する随時読み書き可能なＲＡＭで構成されてい
る。フェイルメモリ５７は、ＩＣ取付装置７０のデータ
出力端子に固定的に対応するデータ入出力端子を有す
る。例えば、ＩＣ取付装置７０の全入出力端子数が２８
０個であり、その中の１６０個がデータ出力端子である
場合には、フェイルメモリ５７はこのデータ出力端子数
と同じか又はそれ以上のデータ入力端子を有するメモリ
で構成される。このフェイルメモリ５７に記憶されたパ
ス／フェイルデータＦＤは制御手段５１によって読み出
され、図示していないデータ処理用のメモリに転送さ
れ、解析される。

【００１７】

【発明が解決しようとする課題】上述のようなＩＣ試験
装置においては、パターン発生手段５４は制御手段５１
からのパターン作成用プログラムに基づいたプログラム
方式によってパターンデータを発生するので、パターン
発生手段５４の発生したパターンデータを読み取ること
によって、パターン作成用プログラムが正しく記述され
ているかどうかの確認をすることができる。ところが、
パターン作成用プログラムの実行ステップ数は非常に多
いため、従来は、パターン作成用プログラムを縮小し
（実行ステップ数を減らし）、それに応じてパターン発
生手段５４の発生するパターンデータをステップ毎に制
御手段５１で読み取ったり、直接シンクロを用いて読み
取ったりして、パターン作成用プログラムが正しく記述
されているのかどうか、その内容を確認していた。

【００１８】このように実際のパターン作成用プログラ
ムを縮小することによってパターンデータの読み取りを
容易に行えることができるが、縮小されたパターン作成
用プログラムの実行ステップ数は実際の試験に用いられ
るパターン作成用プログラムの実行ステップ数に比べて
極端に少ないため、実際のパターン作成用プログラム実
行中に生じる各種の動作タイミングなどとの関係が実際
の動作中のものと異なることとなり、実際にパターン作
成用プログラムを動作させた場合とは異なるパターンデ
ータが出力され、パターンデータの正確な読み取りがで
きないという問題を有する。

【００１９】そこで、従来は、実際のパターン作成用プ
ログラムに基づいてパターン発生手段５４を動作させ、
特定のステップ値又はレジスタ値に対応してトリガを発
生し、そのトリガの発生した時点におけるパターンデー
タを抽出することによって、ある特定部分におけるパタ
ーンデータを読み取るようにしていた。ところが、この
トリガを用いる方法では、特定のステップ値又はレジス
タ値において、どのようなパターンデータが出力された
かを容易に確認することはできるが、被測定ＩＣ７１の
アドレス位置と、そのアドレス位置の前後数ステップで
発生したパターンデータすなわちパターンデータ発生順
序の関係を確認することができないという問題を有す
る。

【００２０】本発明は上述の点に鑑みてなされたもので
あり、パターンデータを縮小することなく、所定のアド
レス範囲におけるパターンデータの発生状態を容易に確
認することのできるＩＣ試験装置を提供することを目的
とする。

【００２１】

【課題を解決するための手段】本発明に係るＩＣ試験装
置は、指定アドレス、前記指定アドレスに書き込まれる
べき書込データ及び前記指定アドレスから読み出される
であろう期待値データなどの試験用パターンデータを発
生するパターン発生手段と、前記試験用パターンデータ
を入力し、その中の前記指定アドレスが予め設定された
アドレス範囲内にある場合における前記試験用パターン
データを一時的に記憶するパターン確認手段と、前記パ
ターン確認手段に記憶されている前記試験用パターンデ
ータを読み出して表示する制御手段とを具えたことを特
を具えたものである。

【００２２】

【作用】パターン確認手段は、パターン発生手段の出力
する試験用パターンデータを入力する。この試験用パタ
ーンデータは必ず指定アドレスを含んでいる。従って、
パターン確認手段は、試験用パターンデータに含まれる
指定アドレスが予め設定されたアドレス範囲内に存在す
るかどうかの判定を行い、そのアドレス範囲内に存在す
る場合における試験用パターンデータを一時的に記憶す
る。すなわち、予めアドレス範囲を設定しておくだけ
で、長大な試験用パターンデータの中からそのアドレス
範囲内に存在する指定アドレスと共に出力された試験用
パターンデータがパターン確認手段内に取り込まれ、一
時的に記憶される。制御手段は記憶された試験用パター
ンデータを読み出し、それを表示するので、容易に試験
用パターンデータの確認を行うことができる。

【００２３】

【実施例】以下、本発明の実施例を添付図面に従って説
明する。図１は、本発明に係るＩＣ試験装置の概略構成
を示すブロック図である。図１において図４と同じ構成
のものには同一の符号が付してあるので、その説明は省
略する。本発明に係るＩＣ試験装置が図４の従来技術の
ものと異なる点は、パターン発生手段５４の発生するパ
ターンデータＰＤを入力し、その中から所定のアドレス
範囲におけるパターンデータＰＤのみを制御手段５１に
出力することのできるパターン確認手段６６を新たに設
けた点である。

【００２４】このパターン確認手段６６は、パターン発
生手段５４からピン制御手段５５のデータセレクタ５９
に出力されるパターンデータＰＤを並列的に入力し、こ
のパターンデータＰＤの中のアドレス信号（Ｘアドレス
及びＹアドレス）が所定のアドレス範囲にあるかどうか
を判定し、所定のアドレス範囲にある場合におけるパタ
ーンデータＰＤをバス６５を介して制御手段５１に出力
するようになっている。

【００２５】図２は、このパターン確認手段６６の詳細
構成を示す図である。パターン確認手段６６は、Ｘマス
クレジスタ２０、Ｘアドレス最大値指定レジスタ２１、
Ｘアドレス最小値指定レジスタ２２、Ｘアドレス比較器
２３、Ｙマスクレジスタ２４、Ｙアドレス最大値指定レ
ジスタ２５、Ｙアドレス最小値指定レジスタ２６、Ｙア
ドレス比較器２７、アンド回路２８及び履歴メモリ２９
から構成される。パターン確認手段６６は取り込んだパ
ターンデータＰＤ（アドレス、期待値／印加データ及び
Ｒ／Ｗ動作制御信号など）を履歴メモリ２９の入力端子
に取り込むと共に、そのパターンデータＰＤ中のＸアド
レスをＸマスクレジスタ２０に、ＹアドレスをＹマスク
レジスタ２４に並列的に取り込む。

【００２６】Ｘマスクレジスタ２０はＸアドレスの中で
Ｘアドレス比較器２３に出力しないアドレスを特定する
ためのマスクレジスタであり、そのアドレスに対応する
ビットを制御手段５１によって予め設定しておくことに
よって、設定されたビットに対応するＸアドレスが入力
した場合にはそのＸアドレスを比較器２６に出力しない
ように動作する。Ｙマスクレジスタ２４もＹアドレスに
対して同様の動作を行う。Ｘアドレス最大値指定レジス
タ２１はＸアドレスの最大値を格納し、Ｘアドレス最小
値指定レジスタ２２はＸアドレスの最小値を格納する。
比較器２３はＸマスクレジスタ２０を通過したＸアドレ
スがＸアドレス最大値指定レジスタ２１の格納値以下で
あって、Ｘアドレス最小値指定レジスタ２２の格納値以
上である場合に判定結果としてハイレベル“１”の信号
をアンド回路２８に出力し、Ｘアドレスがこの範囲外に
ある場合はローレベル“０”の信号をアンド回路２８に
出力する。すなわち、Ｘアドレス最大値指定レジスタ２
１と比較器２３とでアドレスの最大値を限定し、Ｘアド
レス最小値指定レジスタ２２と比較器２３とでアドレス
の最小値を限定する働きする。従って、図ではＸアドレ
ス最大値指定レジスタ２１をＸＨリミットと表示し、Ｘ
アドレス最小値指定レジスタ２２をＸＬリミットと表示
している。

【００２７】Ｙアドレス最大値指定レジスタ（ＹＨリミ
ット）２５はＹアドレスの最大値を格納し、Ｙアドレス
最小値指定レジスタ（ＹＬリミット）２６はＹアドレス
の最小値を格納する。比較器２７はＹマスクレジスタ２
４を通過したＹアドレスがＹアドレス最大値指定レジス
タ２５の格納値以下であって、Ｙアドレス最小値指定レ
ジスタ２６の格納値以上である場合に判定結果としてハ
イレベル“１”の信号をアンド回路２８に出力し、Ｙア
ドレスがこの範囲外にある場合はローレベル“０”の信
号をアンド回路２８に出力する。

【００２８】アンド回路２８は比較器２３及び比較器２
７の両出力の論理積を取り、それを履歴メモリ２９に出
力する。すなわち、アンド回路２８はＸアドレス及びＹ
アドレスが共にＸマスクレジスタ２０及びＹマスクレジ
スタ２４を通過し、それらが共に所定のアドレス範囲に
ある場合に限り、アクティブ信号を履歴メモリ２９に出
力する。履歴メモリ２９はパターンデータＰＤを２５６
ステップ分記憶することが可能なＦＩＦＯメモリで構成
される。従って、履歴メモリ２９は、アドレスが所定の
アドレス範囲にある場合に限り、アンド回路２８からの
アクティブ信号に同期してパターンデータＰＤを記憶
し、順次出力端側に転送する。履歴メモリ２９の出力端
から出力されたパターンデータＰＤはバス６５を介して
制御手段５１に取り込まれる。制御手段５１はこの履歴
メモリ２９から出力されるパターンデータＰＤを表示手
段などに表示する。このとき、表示手段はアドレスデー
タと、その位置関係を画面上にプロットして表示するこ
とで目視によるデータ確認を容易にすることができる。

【００２９】図３は、図２のパターン確認手段がどのよ
うにしてアドレス範囲を決定するのかその動作例を示す
図である。この例では、被測定ＩＣ７１のアドレスが１
メガビットの場合について説明する。Ｘアドレスは
『０』〜『１０２３』、Ｙアドレスも『０』〜『１０２
３』である。このとき、Ｘアドレス最大値指定レジスタ
２１にはアドレス『ＸＨ』が、Ｘアドレス最小値指定レ
ジスタ２２にはアドレス『ＸＬ』が、Ｙアドレス最大値
指定レジスタ２５にはアドレス『ＹＨ』が、Ｙアドレス
最小値指定レジスタ２６にはアドレス『ＹＬ』がそれぞ
れ格納されている。一方、Ｘマスクレジスタ２０には図
のようなアドレス『ＸＬ』よりも大きいアドレス『Ｘ
１』とアドレス『Ｘ２』との範囲のアドレスをマスクす
るようなマスクビットが設定されている。パターン確認
手段６６の各レジスタに以上のようなアドレスが設定さ
れている場合に、パターン発生手段５４が１メガビット
分のアドレスに相当するパターンデータＰＤを出力す
る。すると、図３の斜線部分に相当する部分のアドレス
に対応したパターンデータＰＤのみが履歴メモリ２９に
書き込まれるようになる。書き込まれたパターンデータ
ＰＤは制御手段５１によって読み取られ、表示手段に表
示される。これによって、容易にパターンデータＰＤの
内容を確認することができるようになる。

【００３０】以上のように、本実施例のＩＣ試験装置の
ようにパターン確認手段６６を新たに設け、パターンデ
ータの中のアドレスが所定範囲にある場合に、そのパタ
ーンデータを履歴メモリ２９に一時期的に記憶し、制御
手段５１に出力するようにしているので、実行ステップ
数の多い長大なパターンをそのまま使用して、指定した
任意のアドレス範囲におけるパターンデータＰＤの確認
を容易に行うことができる。また、履歴メモリにパター
ンデータをサンプリングして格納することで所要時間の
短縮化をも図ることもできる。なお、上述の実施例で
は、履歴メモリ２９をＦＩＦＯメモリで構成する場合に
ついて説明したが、動作速度を満足するものであれば、
これ以外のメモリで構成してもよいことは言うまでもな
い。

【００３１】

【発明の効果】本発明によれば、パターンデータを縮小
することなく、所定のアドレス範囲におけるパターンデ
ータの発生状態を容易に確認することができるという効
果がある。

【図面の簡単な説明】

【図１】 本発明に係るＩＣ試験装置の概略構成を示す
ブロック図である。

【図２】 図１のパターン確認手段の詳細構成を示す図
である。

【図３】 図２のパターン確認手段がどのようにしてア
ドレス範囲を決定するのかその動作例を示す図である。

【図４】 従来のＩＣ試験装置の概略構成を示すブロッ
ク図である。

【符号の説明】

５０…テスタ部、５１…制御手段、５２…ＤＣ測定手
段、５３…タイミング発生手段、５４…パターン発生手
段、５５…ピン制御手段、５６…ピンエレクトロニク
ス、５７…フェイルメモリ、５８…入出力切替手段、５
９…データセレクタ、６０…フォーマッタ、６１…Ｉ／
Ｏフォーマッタ、６２…コンパレータロジック回路、６
３…ドライバ、６４…アナログコンパレータ、６５…バ
ス、６６…パターン確認手段、７０…ＩＣ取付装置、７
１…被測定ＩＣ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 指定アドレス、前記指定アドレスに書き
   込まれるべき書込データ及び前記指定アドレスから読み
   出されるであろう期待値データなどの試験用パターンデ
   ータを発生するパターン発生手段と、 前記試験用パターンデータを入力し、その中の前記指定
   アドレスが予め設定されたアドレス範囲内にある場合に
   おける前記試験用パターンデータを一時的に記憶するパ
   ターン確認手段と、 前記パターン確認手段に記憶されている前記試験用パタ
   ーンデータを読み出して表示する制御手段とを具えたこ
   とを特徴とするＩＣ試験装置。
2. 【請求項２】 前記パターン確認手段は、前記指定アド
   レスが前記アドレス範囲内に存在する場合にアクティブ
   信号を出力する手段と、このアクティブ信号の入力時点
   における前記試験用パターンデータを記憶する履歴メモ
   リとから構成されることを特徴とするＩＣ試験装置。