KR20010070252A - 반도체 시험장치의 기준전위 설정방법 및 장치 - Google Patents

Abstract

본 발명은 m = 3매의 기판(10 내지 30)을 사용하여 n = 8개의 피측정 반도체디바이스(DUT1 내지 DUT8)에 대하여 각종 신호의 인가 및 측정을 행하는 경우에는 피측정반도체디바이스(DUT1 내지 DUT3)의 기준전위를 기판(10)에 도입하고, 피측정반도체디바이스(DUT4 내지 DUT6)의 기준전위를 기판(20)에 도입하고, 피측정반도체디바이스(DUT7, DUT8)의 기준전위를 기판(30)에 도입한다. 각 기판(10 내지 30)에 도입한 기준전위는 평균전위가 가산된다. 각 기판에서 평균전위가 가산된 전위는 다시 접속되어 3매의 기판(10 내지 30)에 의해 기준전위가 만들어진다. 이 기준전위를 전압발생회로(11 내지 31)의 기준전위로 한다. 피측정반도체디바이스의 다수개의 도입에 의해 장치 전체가 대형화된 경우에도 각 기판에 불균일이 없는 기준전위가 설정된다.

Description

반도체 시험장치의 기준전위 설정방법 및 장치{REFERENCE VOLTAGE SETTING METHOD AND APPARATUS FOR SEMICONDUCTOR IC TESTER}

본 발명은 반도체디바이스의 전기적 특성을 검사할 때에 인가신호나 측정신호의 기준이 되는 전위의 설정을 행하는 반도체 시험장치의 기준전위 설정방법 및 장치에 관한 것이다.

성능이나 품질이 보증된 반도체디바이스를 최종제품으로서 출하하기 위해서는 제조부문, 검사부문의 각 공정에서 반도체디바이스의 전부 또는 일부를 빼내어 그 전기적 특성을 검사할 필요가 있다. 반도체 시험장치는 이와 같은 전기적 특성을 검사하는 것으로, 피측정반도체디바이스에 소정의 시험용 패턴데이터를 주고 그것에 의한 피측정반도체디바이스의 출력데이터를 판독하고, 피측정반도체디바이스의 기본적 동작 및 기능에 문제가 없는 지의 여부를 피측정반도체디바이스의 출력데이터에 의거하여 불량정보를 해석하고, 전기적 특성을 검사하고 있다.

반도체 시험장치에 있어서의 시험은, 직류시험과 기능시험으로 크게 구별된다. 직류시험은 피측정반도체디바이스의 입출력단자에 DC 측정회로로부터의 소정의 전압 또는 전류를 인가함으로써 피측정반도체디바이스의 기본적 동작에 불량이 없는 지의 여부를 검사하는 것이다. 한편 기능시험은 피측정반도체디바이스의 입력단자에 패턴발생기로부터 소정의 시험용 패턴데이터를 주고 그것에 의한 피측정반도체디바이스의 출력데이터를 판독하여 피측정반도체디바이스의 기본적 동작 및 기능에 문제가 없는 지의 여부를 검사하는 것이다. 즉 기능시험은 어드레스, 데이터, 기록인에이블신호, 칩셀렉트신호 등과 같은 피측정반도체디바이스의 각 입력신호의 입력타이밍이나 진폭 등의 입력조건 등을 변화시켜 그 출력타이밍이나 출력진폭 등을 시험하기도 하는 것이다.

종래의 반도체 시험장치의 기준전위 설정장치는 신호인가용 드라이버나 신호측정용 컴퍼레이터 등을 구비한 핀일렉트로닉스기판이나 이 기판이 설치되는 테스트헤드의 백보드가 소형이기 때문에 인가신호나 측정신호의 기준이 되는 그라운드 레벨을 테스트헤드내에 1개소만 설치하고 그곳을 기준으로 하여 기준전위의 설정을 행하고 있었다.

종래의 반도체 시험장치의 기준전위 설정장치는, 테스트헤드의 백보드가 비교적 소형인 경우에는 구조가 단순하고 조립성이나 조정이 용이하다는 이점을 가진다. 그런데 동시에 검사가능한 피측정반도체디바이스의 수가 많아져 다수개를 취하게 되어 장치 전체가 대형화되면 기판 자체의 구성도 커져 기판내의 불균일이나 테스트헤드내의 불균일이 그대로 장치 전체의 불균일이 되고, 기준전위를 1개소로 함으로써 각 기판 사이에서 기준전위에 불균일이 생기게 되었다. 각 기판 사이에서 기준전위가 불균일하면 피측정반도체디바이스에 공급되는 신호레벨에도 불균일이 생기는 문제가 있었다.

본 발명은 상기한 점을 감안하여 이루어진 것으로, 피측정반도체디바이스를 다수개 취함으로써 장치 전체가 대형화한 경우에도 각 기판에 불균일이 없는 기준전위를 설정할 수 있는 반도체 시험장치의 기준전위 설정방법 및 장치를 제공하는 것을 목적으로 한다.

본 발명의 특징은, 복수의 피측정반도체디바이스군의 각각 대하여 신호를 인가하는 복수의 드라이버군이나 복수의 피측정반도체디바이스군의 각각으로부터 출력되는 신호를 측정하는 복수의 컴퍼레이터군을 구비한 복수의 기판군 각각에, 복수의 피측정반도체디바이스군중에서 소정수의 피측정반도체디바이스군에 대응한 기준전위군을 각각 도입하고, 도입한 기준전위군을 평균전위 가산함으로써 얻어진 전위를 각 기판별로 출력하고, 각 기판으로부터 출력되는 전위의 합성전위를 반도체 시험장치의 기준전위로서 설정하는 것이다.

예를 들어 제 1 내지 제 3의 3매의 기판이 제 1 내지 제 8의 8개의 피측정반도체디바이스에 대하여 각종 신호의 인가 및 측정을 행하는 경우, 본 발명에서는 제 1 내지 제 3의 3개의 피측정반도체디바이스의 기준전위는 제 1 기판에 도입되고, 제 4 내지 제 6의 3개의 피측정반도체디바이스의 기준전위는 제 2 기판에 도입되며, 제 7, 제 8의 2개의 피측정반도체디바이스의 기준전위는 제 3 기판에 도입되도록 배선된다. 제 1 기판에 도입된 제 1 내지 제 3 피측정반도체디바이스의 기준전위는 제 1 기판상의 제 1 레벨 발생회로에 의해 평균전위가 가산된다. 제 2 기판에 도입된 제 4 내지 제 6 피측정반도체디바이스의 기준전위는 제 2 기판상의 제2 레벨 발생회로에 의해 평균전위가 가산된다. 제 3 기판에 도입된 제 7, 제 8 피측정 반도체디바이스의 기준전위는 제 3 기판상의 제 3 레벨 발생회로에 의해 평균전위가 가산된다. 제 1 내지 제 3 레벨 발생회로에서 평균전위가 가산된 전위는 제 1 내지 제 3 기판 사이에서 접속되기 때문에, 그 접속점에 합성전위가 나타난다. 이 합성전위를 반도체 시험장치의 기준전위로 한다. 이에 의해 피측정반도체디바이스를 다수개 취함으로써 장치 전체가 대형화한 경우에도 테스트헤드내에서 사용되는 기판 사이 및 기판내의 불균일을 최소로 그치게 할 수 있다. 또 피측정반도체디바이스의 레벨의 정밀도를 향상시키기 위하여 항상 피측정반도체디바이스의 기준전위를 테스터부측의 기준으로 하는 것이 가능해진다.

본 발명의 다른 특징은, 각 기판으로부터 출력되는 전위의 합성전위를 전압전류 측정회로용의 기준전위로 하는 것이다. 이에 의하여 모든 피측정반도체디바이스에 대하여 동일한 전압을 인가하거나 전류를 인가할 수 있어, 정확한 전압전류측정을 행할 수 있게 된다.

본 발명의 다른 특징은 피측정반도체디바이스군의 기준전위를 기판에 도입하기 위한 배선군의 각각을 저항군을 거쳐 접지하여 피측정반도체디바이스군이 미장착상태일 경우에 저항군을 거쳐 검출된 전위의 합성전위를 자기진단모드시의 기준전위로 하는 것이다. 이에 의하여 자기진단모드시에는 피측정반도체디바이스가 존재하지 않으나, 이 경우에도 기판의 출력부에 가장 가까운 부분의 전위를 기준전위로 할 수 있기 때문에 자기진단을 정확하게 행할 수 있게 된다.

본 발명의 다른 특징은, 피측정디바이스의 개수를 n 개로 하고, 기판의 매수를 m매로 한 경우에, n을 m으로 나눈 값의 소수점 이하를 절상한 수치에 대응하는 개수의 피측정반도체디바이스군에 대응한 기준전위를 각각 도입하고, 도입한 기준전위의 평균전위가 가산된 전위를 각 기판마다 출력하는 것이다. 예를 들어 기판의 매수가 m = 3매이고 n = 8개인 피측정반도체디바이스에 대하여 각종 신호의 인가 및 측정을 행하는 경우, n을 m으로 나눈 값(2.66 ··)의 소수점 이하를 절상한 수치는 3이 된다. 따라서 제 1 내지 제 3, 제 4 내지 제 6의 각각 3개의 피측정반도체디바이스의 기준전위는 제 1 및 제 2 기판에, 나머지 제 7, 제 8의 2개의 피측정반도체디바이스의 기준전위는 제 3 기판에 도입된다. 이와 같이 각 기판에 도입되는 기준전위의 수를 기판마다 대략 동일한 개수로 함으로써 테스트헤드내에서 사용되는 기판 사이 및 기판내의 불균일을 최소로 그치게 할 수 있다.

도 1은 본 발명에 의한 반도체 시험장치의 기준전위 설정장치의 일례를 나타내는 도,

도 2는 반도체 시험장치의 전체구성의 개략을 나타내는 블럭도이다.

이하, 첨부도면에 표시된 일례를 사용하여 상세하게 설명한다. 도 2는 반도체 시험장치의 전체구성의 개략을 나타내는 블럭도이다. 반도체 시험장치는 크게 나누어 테스터부(50)와 반도체디바이스설치장치(70)로 구성된다. 테스터부(50)는 제어회로(51), DC 측정회로(52), 타이밍발생기(53), 패턴발생기(54), 핀제어회로 (55), 핀일렉트로닉스기판(56), 페일메모리(57) 및 입출력 전환스위치(58)로 구성된다. 테스터부(50)는 이외에도 여러가지의 구성부품을 가지나, 본 명세서중에서는 필요한 부분만이 나타나 있다.

도면에서는 1매의 핀일렉트로닉스기판(56)과 반도체디바이스설치장치(70)에 설치된 1개의 피측정반도체디바이스(71)와의 접속관계를 모식적으로 나타내고 있으나, 실제로는 복수인 m매의 핀일렉트로닉스기판(56)의 1세트와, 복수인 n 개의 피측정반도체디바이스(71)가 소정의 규칙에 따라 각각 접속되어 있다. 즉, 테스터부(50)와 반도체디바이스설치장치(70) 사이는, 반도체디바이스설치장치(70)의 모든 입출력 단자수(Y 개)에 대응하는 복수개(Y개)의 동축케이블 등으로 이루어지는 신호선에 의해 접속되어, 단자와 동축케이블 사이의 접속관계는 도시 생략한 릴레이매트릭스에 의해 대응지어져 있어, 각종 신호의 전송이 소정의 단자와 동축케이블 사이에서 행하여지도록 구성되어 있다. 또한 이 신호선은 물리적으로는 반도체디바이스설치장치(70)의 모든 입출력 단자수(a)와 동일한 수만큼 존재한다. 반도체디바이스설치장치(70)는 복수개의 피측정반도체디바이스(71)를 소켓에 탑재할 수 있도록 구성되어 있다. 피측정반도체디바이스(71)의 입출력단자와 반도체디바이스설치장치(70)의 입출력단자는 각각 1 대 1로 대응지어져 접속되어 있다. 예를 들어 입출력 단자수 30개의 피측정반도체디바이스(71)를 8개 탑재 가능한 반도체디바이스설치장치(70)의 경우는 전체 240개의 입출력 단자를 가지게 된다.

제어회로(51)는 반도체 시험장치 전체의 제어, 운용 및 관리 등을 행하는 것으로, 마이크로세서구성으로 되어 있다. 따라서 도시 생략하였으나, 제어회로(51)는 시스템프로그램을 저장하는 ROM이나 각종 데이터 등을 저장하는 RAM 등을 포함하여 구성된다. 제어회로(51)는 DC 측정회로(52), 타이밍발생기(53), 패턴발생기(54),핀제어회로(55) 및 페일메모리(57)에 테스터버스(데이터버스, 어드레스버스, 제어버스)(69)를 거쳐 접속되어 있다. 제어회로(51)는 직류시험용의 데이터를 DC 측정회로(52)에, 기능시험 개시용의 타이밍데이터를 타이밍발생기(53)에, 테스트패턴발생에 필요한 프로그램이나 각종 데이터 등을 패턴발생기(54)에, 기대치 데이터 등을 핀제어회로(55)에 각각 출력한다. 이외에도 제어회로(51)는 각종 데이터를 테스터버스(69)를 거쳐 각각의 구성부품에 출력하고 있다. 또 제어회로(51)는 DC 측정회로(52)내의 내부 레지스터, 페일메모리(57) 및 핀제어회로 (55)내의 패스/페일(PASS/FAIL) 레지스터(63)로부터 시험결과를 나타내는 데이터[직류데이터나 패스/페일데이터(PFD)]를 판독하고 그들을 해석하여 피측정반도체디바이스(71)의 양부(良否)를 판정한다.

DC 측정회로(52)는 제어회로(51)로부터의 직류시험데이터를 받아 들이고, 이에 의거하여 반도체디바이스설치장치(70)의 피측정반도체디바이스(71)에 대하여 직류시험을 행한다. DC 측정회로(52)는 제어회로(51)로부터 측정개시신호를 입력함으로써 직류시험을 개시하고, 그 시험결과를 나타내는 데이터를 내부 레지스터에 기록한다. DC 측정회로(52)는 시험결과데이터의 기록을 종료하면 엔드신호를 제어회로(51)에 출력한다. 내부 레지스터에 기록한 데이터는 테스터버스(69)를 거쳐 제어회로(51)에 판독되고 그곳에서 해석된다. 이와 같이 하여 직류시험이 행하여진다. 또 DC 측정회로(52)는 핀일렉트로닉스기판(56)의 드라이버(64) 및 아날로그컴퍼레이터(65)에 대하여 기준전압(VIH, VIL, VOH, VOL)을 공급한다.

타이밍발생기(53)는 제어회로(51)로부터의 타이밍데이터를 내부 메모리에 기억하고, 그것에 의거하여 패턴발생기(54), 핀제어회로(55) 및 페일메모리(57)에 고속의 동작 클록(CLK)을 출력함과 동시에 데이터의 기록 및 판독의 타이밍신호(PH)를 핀제어회로(55)나 페일메모리(57)에 출력한다. 따라서 패턴발생기(54) 및 핀제어회로(55)의 동작속도는 이 고속동작 클록(CLK)에 의해 결정되고, 피측정반도체디바이스(71)에 대한 데이터기록 및 판독의 타이밍은 이 타이밍신호(PH)에 의해 결정된다. 또 페일메모리(57)에 대한 패스/페일데이터(PFD)의 기록타이밍도 이 타이밍신호(PH)에 의해 결정된다. 따라서 포맷터(60)로부터 핀일렉트로닉스기판(56)에 출력되는 시험신호(P2) 및 I/O 포맷터(61)로부터 입출력 전환스위치(58)에 출력되는 전환신호(P6)의 출력타이밍도 타이밍발생기(53)로부터의 고속동작 클록(CLK) 및 타이밍신호(PH)에 따라 제어된다. 또 타이밍발생기(53)는 패턴발생기(54)로부터의 타이밍전환용 제어신호(CH)를 입력하고, 그것에 의거하여 동작주기나 위상 등을 적절히 전환하도록 되어 있다.

패턴발생기(54)는 제어회로(51)로부터의 패턴작성용 패턴프로그램(마이크로프로그램 및 패턴데이터)을 입력하고, 그것에 의거한 패턴데이터(PD)를 핀제어회로 (55)의 데이터셀렉터(59)에 출력한다. 즉, 패턴발생기(54)는 마이크로프로그램방식에 따른 여러가지의 연산처리에 의해 규칙적인 시험패턴데이터를 출력하는 프로그램방식과, 피측정 IC(71)에 기록하는 데이터와 동일한 데이터를 내부 메모리(랜덤패턴메모리)에 미리 기록하여 두고 그것을 피측정반도체와 동일한 어드레스로 판독함으로써 불규칙(랜덤)한 패턴데이터(기대치 데이터)를 출력하는 메모리스토어드방식으로 동작한다. 메모리 혼재형 반도체디바이스의 메모리부분의 시험은 프로그램방식에 의해 실행되고, 로직부분의 시험은 메모리스토어드방식에 의해 실행된다.

핀제어회로(55)는 데이터셀렉터(59), 포맷터(60), I/O 포맷터(61), 컴퍼레이터로직회로(62) 및 패스/페일(PASS/FAIL) 레지스터(63)로 구성된다. 데이터셀렉터 (59)는 각종의 시험신호 작성데이터 (어드레스데이터·기록데이터) (P1), 전환신호 작성데이터(P5) 및 기대치 데이터(P4)를 기억한 메모리로 구성되어 있고, 패턴발생기(54)로부터의 패턴데이터를 어드레스로서 입력하고, 그 어드레스에 따른 시험신호 작성데이터(P1) 및 전환신호 작성데이터(P5)를 포맷터(60) 및 I/O 포맷터(61)에, 기대치 데이터(P4)를 컴퍼레이터로직회로(62)에 각각 출력한다. 포맷터(60)는 플립플롭회로 및 논리회로가 다단 구성된 것으로, 데이터셀렉터(59)로부터의 시험 신호 작성데이터(어드레스데이터·기록데이터)(P1)를 가공하여 소정의 인가파형을 작성하고, 그것을 시험신호(P2)로 하여 타이밍발생기(53)로부터의 타이밍신호(PH)에 동기한 타이밍으로 핀일렉트로닉스기판(56)의 드라이버(64)에 출력한다. I/O 포맷터(61)도 포맷터(60)와 마찬가지로 플립플롭회로 및 논리회로가 다단 구성된 것으로, 데이터셀렉터(59)로부터의 전환신호 작성데이터(P5)를 가공하여 소정의 인가파형을 작성하고, 그것을 전환신호(P6)로 하여 타이밍발생기(53)로부터의 타이밍신호(PH)에 동기한 타이밍으로 입출력 전환스위치(58)에 출력한다.

컴퍼레이터로직회로(62)는 핀일렉트로닉스기판(56)의 아날로그컴퍼레이터 (65)로부터의 디지털의 독출데이터(P3)와 데이터셀렉터(59)로부터의 기대치 데이터 (P4)를 비교판정하여, 그 판정결과를 나타내는 패스/페일데이터(PFD)를 패스/페일레지스터(63) 및 페일메모리(57)에 출력한다. 패스/페일레지스터(63)는 기능시험에 있어서 컴퍼레이터로직회로(62)에 의해 페일(FAIL)로 판정되었는 지의 여부를 기억하는 레지스터이며, 반도체디바이스설치장치(70)에 탑재 가능한 피측정반도체디바이스(71)의 개수에 대응한 비트수로 구성되어 있다. 즉, 피측정반도체디바이스(71)가 반도체디바이스설치장치(70)에 최대 32개 탑재 가능한 경우에는, 패스/페일레지스터(63)는 32비트 구성이 된다. 이 패스/페일레지스터(63)의 대응하는 비트가 하이레벨 “1"인 패스(PASS)의 경우에는 그 피측정반도체디바이스(71)는 양품 (良品)으로 판정되고, 로우레벨 "0"인 페일(FAIL)의 경우에는 그 피측정반도체디바이스 (71)에는 무엇인가의 결함이 있어 불량품으로 판정된다. 따라서 그 불량개소를 상세히 해석하는 경우에는 페일메모리(57)를 사용할 필요가 있다.

핀일렉트로닉스기판(56)은 복수의 드라이버(64) 및 아날로그컴퍼레이터(65)를 탑재하고 있다. 드라이버(64) 및 아날로그컴퍼레이터(65)는 반도체디바이스설치장치(70)의 각각의 입출력 단자에 대하여 1개씩 설치되어 있고, 입출력 전환스위치(58)를 거쳐 어느 한쪽이 접속되도록 되어 있다. 입출력 전환스위치(58)는 I/O 포맷터(61)로부터의 전환신호(P6)에 따라 드라이버(64) 및 아날로그컴퍼레이터(65)중 어느 한쪽과 반도체디바이스설치장치(70)의 입출력 단자와의 사이의 접속상태를 전환하는 것이다. 즉, 반도체디바이스설치장치(70)의 입출력 단자의 수가 X 개인 경우, 드라이버(64), 아날로그컴퍼레이터(65) 및 입출력 전환스위치(58)는 각각 X 개로 구성된다. 단, 메모리반도체 등을 측정하는 경우에는 어드레스단자나 칩셀렉터단자 등에 대해서는 아날로그컴퍼레이터가 필요없기 때문에 아날로그컴퍼레이터및 입출력 전환스위치의 수가 적은 경우도 있다.

드라이버(64)는 반도체디바이스설치장치(70)의 입출력단자, 즉 피측정반도체디바이스(71)의 어드레스단자, 데이터입력단자, 칩셀렉터단자, 라이트인에이블단자 등의 신호입력단자에 입출력 전환스위치(58)를 거쳐 핀제어회로(55)의 포맷터(60)로부터의 시험신호(P2)에 따른 하이레벨 "H" 또는 로우레벨 "L"의 신호를 인가하여 소망의 테스트패턴을 피측정반도체디바이스(71)에 기록한다. 아날로그컴퍼레이터 (65)는 피측정반도체디바이스(71)의 데이터출력단자로부터 입출력 전환스위치(58)를 거쳐 출력되는 신호를 입력하고, 그것을 타이밍발생기(53)로부터의 스트로브신호(도시 생략)의 타이밍으로 기준전압(VOH, VOL)과 비교하여 그 비교결과를 하이레벨 "PASS" 또는 로우레벨 "FAIL"의 디지털의 판독데이터(P3)로서 컴퍼레이터로직회로(62)에 출력한다. 통상, 아날로그컴퍼레이터(65)는 기준전압 (VOH)용과 기준전압 (VOL)용의 2개의 컴퍼레이터로 구성되었으나, 도면에서는 생략하고 있다.

페일메모리(57)는 컴퍼레이터로직회로(62)로부터 출력되는 패스/페일데이터 (PFD)를 패턴발생기로부터의 어드레스신호(AD)에 대응한 어드레스위치에 타이밍발생기(53)로부터의 타이밍신호(PH)의 입력타이밍으로 기억하는 것이다. 페일메모리 (57)는 피측정반도체디바이스(71)와 동일한 정도의 기억용량을 가지는 수시입력 가능한 CMOS의 SRAM으로 구성되어 있고, 피측정반도체디바이스(71)가 불량으로 판정된 경우에 그 불량개소 등을 상세하게 해석하는 경우에 사용되는 것이다. 따라서 통상의 간단한 양부판정에 있어서는 이 페일메모리(57)는 사용되는 일은 없다. 또 페일메모리(57)는 반도체디바이스설치장치(70)의 데이터출력단자에 고정적으로 대응하는 데이터 입출력 단자를 가진다. 예를 들어 반도체디바이스설치장치(70)의 모든 입출력 단자수가 240개 이고, 그 중의 160개가 데이터 출력단자인 경우에는 페일메모리(57)는 이 데이터 출력단자수와 동일하거나 또는 그 이상의 데이터 입력단자를 가지는 메모리로 구성된다. 이 페일메모리(57)에 기억된 패스/페일데이터 (PFD)는 제어회로(51)에 의해 판독되고, 도시 생략한 데이터처리용의 메모리에 전송되어 해석된다.

도 1은 본 발명에 의한 반도체 시험장치의 기준전위 설정장치의 일례를 나타낸다. 도면에서는 복수인 m매로서 3매의 핀일렉트로닉스기판(10 내지 30)과, 복수인 n 개로서 8개의 피측정반도체디바이스(DUT1 내지 DUT8)가 신호선에 의해 접속되어 있는 상태가 표시되어 있다. 즉, 이 실시형태에서는 3매의 핀일렉트로닉스기판 (10 내지 30)에 의해 8개의 피측정반도체디바이스(DUT1 내지 DUT8)에 대하여 신호인가및 신호측정을 행하도록 구성되어 있다. 또한 도면에서는 드라이버(S1 내지 S8)만이 표시되어 있고, 아날로그컴퍼레이터에 대해서는 생략하고 있다.

핀일렉트로닉스기판(10)상의 드라이버(S1)로부터 출력되는 신호는, 신호선을 거쳐 피측정디바이스(DUT1)에 공급된다. 마찬가지로 드라이버(S2 내지 S8)로부터 출력되는 신호도 각각의 신호선을 거쳐 피측정반도체디바이스(DUT2 내지 DTU8)에 공급된다. 도시 생략하였으나, 핀일렉트로닉스기판(20)상에도 마찬가지로 드라이버(T1 내지 T8)가 존재하며, 이들 드라이버(T1 내지 T8)로부터 출력되는 신호도 각각의 신호선을 거쳐 피측정반도체디바이스(DUT1 내지 DTU8)에 공급되고, 핀일렉트로닉스기판(30)상에도 마찬가지로 드라이버(U1 내지 U8)가 존재하며, 이들 드라이버(U1 내지 U8)로부터 출력되는 신호도 각각의 신호선을 거쳐 피측정반도체디바이스(DUT1 내지 DTU8)에 공급되도록 되어 있다. 핀일렉트로닉스기판(10 내지 30)과 각 피측정반도체디바이스(DUT1 내지 DUT8)를 접속하는 신호선은 어스선을 거쳐 양쪽 끝측에서 접지되어 있다.

한편, 피측정반도체디바이스(DUT1)의 기준전위(어스)는 핀일렉트로닉스기판 (10)의 그라운드선(D1)에, 피측정반도체디바이스(DUT2)의 기준전위는 그라운드선 (D2)에, 피측정반도체디바이스(DUT3)의 기준전위는 그라운드선(D3)에 각각 신호선을 거쳐 접속된다. 마찬가지로 피측정반도체디바이스(DUT4)의 기준전위는 핀일렉트로닉스기판(20)의 그라운드선(D4)에, 피측정반도체디바이스(DUT5)의 기준전위는 그라운드선(D5)에, 피측정반도체디바이스(DUT6)의 기준전위는 그라운드선(D6)에 각각 신호선을 거쳐 접속된다. 또한 피측정반도체디바이스(DUT7)의 기준전위는 핀일렉트로닉스기판(30)의 그라운드선(D7)에, 피측정반도체디바이스(DUT8)의 기준전위는 그라운드선(D8)에 각각 신호선을 거쳐 접속된다. 또한 핀일렉트로닉스기판(30)의 그라운드선(D9)에는 아무것도 접속되지 않는다.

핀일렉트로닉스기판(10)의 그라운드선(D1 내지 D3)은 저항(14 내지 16)을 거쳐 접속됨으로써 각 그라운드선(D1 내지 D3)의 평균전위가 핀일렉트로닉스기판(10)의 기준전위로서 얻어지게 되어 있다. 마찬가지로 핀일렉트로닉스기판(20)의 그라운드선(D4 내지 D6)은 저항(24 내지 26)을 거쳐 접속됨으로써 각 그라운드선(D4 내지 D6)의 평균전위가 핀일렉트로닉스기판(20)의 기준전위로서 얻어지고, 핀일렉트로닉스기판(30)의 그라운드선(D7, D8)은 저항(34, 35)을 거쳐 접속됨으로써 그라운드선(D7, D8)의 평균전위가 핀일렉트로닉스기판(30)의 기준전위로서 얻어지게 되어 있다. 또한 이들 각 핀일렉트로닉스기판(10 내지 30)의 기준전위는 신호선을 거쳐 접속되고, 핀일렉트로닉스기판(10 내지 30)의 사이에서 더욱 평균화된다. 이와 같이 평균화된 기준전위는 각 핀일렉트로닉스기판(10 내지 30)의 전압발생회로(11 내지 31)에 앰프(12 내지 32)를 거쳐 공급된다. 이에 의하여 테스트헤드내에서 사용되는 핀일렉트로닉스기판 사이 및 기판내의 불균일을 최소로 그치게 할 수 있다. 또 피측정반도체디바이스의 레벨정밀도를 향상시키기 위하여 항상 피측정반도체디바이스의 기준전위를 테스터부측의 기준으로 하는 것이 가능해진다. 핀일렉트로닉스기판(10)의 그라운드선(D1 내지 D3)은 저항(17 내지 19)을 거쳐 핀일렉트로닉스기판(10)과 각 피측정반도체디바이스(DUT1 내지 DUT8)를 접속하는 신호선의 어스선에 각각 접지되어 있다. 마찬가지로 핀일렉트로닉스기판(20)의 그라운드선(D4 내지 D6)도 저항(27 내지 29)을 거쳐 핀일렉트로닉스기판(20)과 각 피측정반도체디바이스(DUT1 내지 DUT8)를 접속하는 신호선의 어스선에 각각 접지되고, 핀일렉트로닉스기판(30)의 그라운드선(D7, D8)도 저항(37, 38)을 거쳐 핀일렉트로닉스기판(30)과 각 피측정반도체디바이스(DUT1 내지 DUT8)를 접속하는 신호선의 어스선에 각각 접지되어 있다. 이와 같이 각 핀일렉트로닉스기판(10 내지 30)의 그라운드선(D1 내지 D8)을 저항(17 내지 19, 27 내지 29, 37, 38)을 거쳐 신호선의 어스선에 접지함으로써, 자기진단모드시에 피측정반도체디바이스(DUT1 내지 DUT8)가 존재하지 않는 경우에도 핀일렉트로닉스기판(10 내지 30)의 출력부에 가장 가까운 부분의 전위를 기준전위로 할 수 있기 때문에 자기진단을 정확하게 행할 수 있게 된다.

또한 피측정반도체디바이스(DUT1 내지 DUT8)에 DC 측정회로(52)로부터 소정의 전압 또는 전류를 인가함으로써 피측정반도체디바이스(DUT1 내지 DUT8)의 전압전류측정을 행하는 경우에는 각 핀일렉트로닉스기판(10 내지 30) 사이의 평균화된 기준전위에 의거하여 앰프(P1 내지 P8)로 전압인가 및 전류인가를 행한다. 이에 의하여 모든 피측정반도체디바이스(DUT1 내지 DUT8)에 대하여 동일한 전압을 인가하거나 동일한 전류를 인가할 수 있기 때문에 정확한 전압전류측정을 행할 수 있게 된다.

또한 상기한 실시형태에서는 3매의 핀일렉트로닉스기판(10 내지 30)으로 8개의 피측정반도체디바이스(DUT1 내지 DUT8)에 대하여 기준전위를 설정하는 경우에 대하여 설명하였으나, 이에 한정되지 않으며, m매의 핀일렉트로닉스기판에 대하여 n 개의 피측정반도체디바이스에 대하여 기준전위를 설정하는 경우에는 n을 m으로 나눈 값의 소수점 이하를 절상한 수치에 대응하는 수 L개 이상의 그라운드선을 핀일렉트로닉스기판측에 설치하여 L개의 피측정반도체디바이스의 기준전위를 핀일렉트로닉스기판측의 그라운드선에 접속하도록 하면 된다.

또 상기한 실시형태에서는 핀일렉트로닉스기판(30)에 2개의 피측정반도체디바이스(DUT7, DUT8)의 기준전위를 접속하는 경우에 대하여 설명하였으나, 이것은 일례이며, 핀일렉트로닉스기판(10 또는 20)중 어느 하나에 2개의 피측정반도체디바이스를 접속하도록 하더라도 좋다. 또한 상기한 실시형태에서는 각 핀일렉트로닉스기판에 동일한 수의 그라운드선을 설치한 경우를 나타내었으나, 그라운드선의 수는 각 핀일렉트로닉스기판 사이에서 동일하지 않더라도 좋다. 예를 들어 핀일렉트로닉스기판(10 및 20)에는 3개의 그라운드선을 설치하고, 핀일렉트로닉스기판(30)에는 2개의 그라운드선을 설치하여도 좋다.

상기한 실시형태에서는 그라운드선은 핀일렉트로닉스기판의 한쪽에 설치하 고 있으나, 이것은 일례이며 핀일렉트로닉스기판마다 다른 위치에 설치하여도 좋고, 각 핀일렉트로닉스기판에서 동일한 위치에 설치하도록 하여도 좋다. 또 그라운드선의 수는 접속되는 피측정반도체디바이스의 수(m)보다도 많아도 좋다. 예를 들어 그라운드선의 수를 4개로 하여 그 중 3개만을 사용하도록 하여도 좋다. 상기한 실시형태에서는 3매의 핀일렉트로닉스기판의 기준전위를 접속하는 경우에 대하여 설명하였으나, 반도체 시험장치를 구성하는 핀일렉트로닉스기판의 모든 기준전위를 접속하도록 하여도 좋다.

본 발명에 의하면 피측정반도체디바이스의 다수개를 취함으로써 장치 전체가 대형화한 경우에도 각 기판에 불균일이 없는 기준전위를 설정할 수 있다는 효과가 있다.

Claims (12)

1. 복수의 피측정반도체디바이스군의 각각에 대하여 신호를 인가하는 복수의 드라이버수단군과 상기 복수의 피측정반도체디바이스군의 각각으로부터 출력되는 신호를 측정하는 복수의 컴퍼레이터수단군을 구비한 복수의 기판군의 각각에 설치되고, 상기 복수의 피측정반도체디바이스군중에서 소정수의 피측정반도체디바이스군에 대응한 기준전위군을 각각 도입하고, 도입한 기준전위군의 평균전위가 가산된 전위를 출력하는 복수의 레벨발생수단군과,

   상기 각 기판에 설치된 상기 레벨발생수단군으로부터 출력되는 전위의 합성전위를 반도체 시험장치의 기준전위로서 출력하는 기준전위 발생수단을 구비한 것을 특징으로 하는 반도체 시험장치의 기준전위 설정장치.
2. 제 1항에 있어서,

   상기 기준전위 발생수단으로부터 출력되는 상기 기준전위를 전압전류 측정회로용의 기준전위로 하는 것을 특징으로 하는 반도체 시험장치의 기준전위 설정장치.
3. 제 1항에 있어서,

   상기 피측정반도체디바이스군의 기준전위를 상기 기판내에서 상기 레벨발생수단군에 공급하는 배선군의 각각을 접지하는 저항군을 구비하고, 상기 피측정반도체디바이스군이 미장착상태인 경우에 상기 저항군을 거쳐 검출된 전위의 합성전위를 자기진단모드시의 기준전위로 하는 것을 특징으로 하는 반도체 시험장치의 기준전위 설정장치.
4. 제 1항에 있어서,

   상기 피측정디바이스의 개수를 n 개로 하고, 상기 기판의 매수를 m매로 한 경우에, 상기 레벨발생수단군은 상기 n을 상기 m으로 나눈 값의 소수점 이하를 절상한 수치에 대응하는 개수의 피측정반도체디바이스군에 대응한 기준전위를 각각 도입하고, 도입한 기준전위의 평균전위가 가산된 전위를 출력하는 것을 특징으로 하는 반도체 시험장치의 기준전위 설정장치.
5. 복수의 피측정반도체디바이스군의 각각에 대하여 신호를 인가하는 복수의 드라이버수단군과 상기 복수의 피측정반도체디바이스군의 각각으로부터 출력되는 신호를 측정하는 복수의 컴퍼레이터수단군을 구비한 복수의 기판군의 각각에 설치되고, 상기 복수의 피측정반도체디바이스군중에서 소정수의 피측정반도체디바이스군의 각각에 대응한 기준전위를 각각 도입하는 배선수단군과,

   상기 기판군의 각각에 설치되고, 상기 배선수단군에 도입된 상기 기준전위를 저항을 거쳐 하나의 접속개소에 도입하고, 상기 접속개소에 상기 기준전위의 평균전위가 가산된 전위를 출력시키는 복수의 레벨발생수단군과,

   상기 각 기판의 상기 접속개소로부터 출력되는 전위의 합성전위를 반도체 시험장치의 기준전위로서 출력하는 기준전위 발생수단을 구비한 것을 특징으로 하는 반도체 시험장치의 기준전위 설정장치.
6. 제 5항에 있어서,

   상기 기준전위 발생수단으로부터 출력되는 상기 기준전위를 전압전류 측정회로용의 기준전위로 하는 것을 특징으로 하는 반도체 시험장치의 기준전위 설정장치.
7. 제 5항에 있어서,

   상기 배선수단군의 각각을 접지하는 저항군을 구비하고, 상기 피측정반도체디바이스군이 미장착상태인 경우에 상기 저항군을 거쳐 검출된 전위의 합성전위를 자기진단모드시의 기준전위로 하는 것을 특징으로 하는 반도체 시험장치의 기준전위 설정장치.
8. 제 5항에 있어서,

   상기 피측정디바이스의 개수를 n 개로 하고, 상기 기판의 매수를 m매로 한 경우에, 상기 레벨발생수단군은 상기 n을 상기 m으로 나눈 값의 소수점 이하를 절상한 수치에 대응하는 개수의 피측정반도체디바이스군에 대응한 기준전위를 각각 도입하고, 도입한 기준전위의 평균전위가 가산된 전위를 출력하는 것을 특징으로 하는 반도체 시험장치의 기준전위 설정장치.
9. 복수의 피측정반도체디바이스군의 각각에 대하여 신호를 인가하는 복수의 드라이버수단군과 상기 복수의 피측정반도체디바이스군의 각각으로부터 출력되는 신호를 측정하는 복수의 컴퍼레이터수단군을 구비한 복수의 기판군의 각각에 상기 복수의 피측정반도체디바이스군중에서 소정수의 피측정반도체디바이스군에 대응하는 기준전위군을 각각 도입하고,

   상기 도입한 기준전위군을 평균전위 가산함으로써 얻어진 전위를 상기 각 기판마다 출력하고,

   상기 각 기판으로부터 출력되는 전위의 합성전위를 반도체 시험장치의 기준전위로서 설정하는 것을 특징으로 하는 반도체 시험장치의 기준전위 설정방법.
10. 제 9항에 있어서,

    상기 각 기판으로부터 출력되는 전위의 합성전위를 전압전류측정회로용의 기준전위로 하는 것을 특징으로 하는 반도체 시험장치의 기준전위 설정방법.
11. 제 9항에 있어서,

    상기 피측정반도체디바이스군의 기준전위를 상기 기판내로 도입하기 위한 배선군의 각각을 저항군을 거쳐 접지하고, 상기 피측정반도체디바이스군이 미장착상태인 경우에 상기 저항군을 거쳐 검출된 전위의 합성전위를 자기진단모드시의 기준전위로 하는 것을 특징으로 하는 반도체 시험장치의 기준전위 설정방법.
12. 제 9항에 있어서,

    상기 피측정디바이스의 개수를 n 개로 하고 상기 기판의 매수를 m매로 한 경우에, 상기 n을 상기 m으로 나눈 값의 소수점 이하를 절상한 수치에 대응하는 개수의 피측정반도체디바이스군에 대응한 기준전위를 각각 도입하고, 도입한 기준전위의 평균전위가 가산된 전위를 상기 각 기판마다 출력하는 것을 특징으로 하는 반도체 시험장치의 기준전위 설정방법.