JP2002236152A - 半導体集積回路の試験装置及び試験方法 - Google Patents

半導体集積回路の試験装置及び試験方法

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JP2002236152A JP2001032851A JP2001032851A JP2002236152A JP 2002236152 A JP2002236152 A JP 2002236152A JP 2001032851 A JP2001032851 A JP 2001032851A JP 2001032851 A JP2001032851 A JP 2001032851A JP 2002236152 A JP2002236152 A JP 2002236152A
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長也 森
Shinji Yamada
真二 山田
Teruhiko Funakura
輝彦 船倉
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Abstract

(57)【要約】 【課題】 特性の異なる種々の半導体集積回路の試験を
可能にすると共に、ＤＡＣデータの発生機能の充実化を
図るなど、アナログ特性試験の多様化に対応できる試験
装置及び試験方法を提供する。 【解決手段】 ＤＵＴ１１のＤＡＣ５２のレベルに対応
してＢＯＳＴ装置２０の入力レンジを切替え可能にし
て、アナログ出力レベルの異なる多品種のＤＵＴに対応
し得るようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体集積回路の
試験装置、特にアナログ信号をデジタル信号に変換する
Ａ／Ｄ変換回路と、デジタル信号をアナログ信号に変換
するＤ／Ａ変換回路とを含んだ半導体集積回路の試験装
置及び試験方法に関するものである。
【０００２】
【従来の技術】近年、機能的にシステム化された複数回
路モジュールで構成されているワンチップ半導体集積回
路（１チップＬＳＩ）または複数回路のそれぞれのチッ
プを組み合わせた混成集積回路（チップセットＬＳＩ）
などとして構成されるシステムＬＳＩにおいて、高性
能、高精度のデジタル回路とアナログ回路とを組み合わ
せた混合化（ミックス・ド・シグナル化）が急速に進ん
でおり、これらの半導体集積回路に対する試験装置につ
いてもこの混合化への対応が進み、試験装置メーカから
ミックス・ド・シグナル化半導体集積回路に対応するテ
スタが提供されている。
【０００３】しかし、このミックス・ド・シグナル化半
導体集積回路に対応するテスタは、その高性能仕様に対
応するため、装置が高価格化する傾向にある。そのた
め、既存の低速、低精度の、例えばロジックＬＳＩなど
に用いられたテスタを再利用してテスタの高価格化を避
ける動きが出てきている。
【０００４】かかる試験装置での大きな課題は、デジタ
ル信号をアナログ信号に変換するＤ／Ａ変換回路（ Dig
ital to Analog Converter 、以下ＤＡＣという）と、
アナログ信号をデジタル信号に変換するＡ／Ｄ変換回路
（ Analog to Digital Converter 、以下ＡＤＣとい
う）の特性試験であり、これらの高精度化に伴い、これ
らの変換回路を含んだ半導体集積回路に対する試験装置
を如何に低価格で実現するかが課題となっている。
【０００５】一般的なテスタの試験環境では、テスタ内
部の測定装置から被試験半導体集積回路（ Device Unde
r Test 、以下ＤＵＴという）までの測定経路には、Ｄ
ＵＴ回路基板（ＤＵＴボード）、ケーブルなどのテスタ
とＤＵＴ間の接続治具が複数存在し、その測定経路も長
いため、ノイズ発生、測定精度低下の原因となり、また
複数のＤＵＴを同時に試験するようなことも困難であ
る。また、低速テスタでは、その速度の制約から、実使
用速度での試験が不可能な点、量産試験での試験時間の
増大が懸念される。
【０００６】特開平１−３１６０２４号公報には、テス
ト回路のＤＡＣへの入力データにより指定されたアドレ
スに変換データを収納するための記憶素子を設け、Ｄ／
Ａ変換したアナログ信号をＡＤＣに入力し、この出力を
記憶素子に順次格納し、全ての入力データに対して変換
が終了すると記憶素子に格納した変換データを順次テス
タに送り込み、テスタで入力データと変換データとを順
次比較判定するものが提案されている。しかし、ＤＡＣ
への入力データ、変換データを記憶する記憶素子に対す
るアドレス、制御信号をテスタから供給する必要があ
り、更に、記憶素子の記憶データをテスタに供給する必
要があり、テスタとＤＵＴとの間の長い測定経路でのノ
イズにより、測定精度が低下する恐れがある。また、テ
スタ・ピンエレクトロニクス数の占有から複数のＤＵＴ
に対する同時測定は困難である。更に、変換データをテ
スタへ送る通信に時間がかかり、また、試験結果の判定
処理を全試験の終了後に行うので、試験時間の短縮も困
難である。
【０００７】このような問題点に対処するため、高速度
でしかも高精度の測定をより安価に実現することができ
る改良案も提案されている。以下、その内容について説
明する。
【０００８】図８は、改良された半導体集積回路の試験
装置の構成を示す概略図で、（ａ）はＤＵＴボード部分
の上面図、（ｂ）はその側面図、（ｃ）は試験機（テス
タ）部分の概略構成図である。この改良された試験装置
は、ＤＵＴボード１０と、テスト補助装置(Built OffSe
lf Test 、以下ＢＯＳＴ装置という）２０、及びテスタ
４０とから構成されている。
【０００９】ＤＵＴボード１０は、ＤＵＴ１１で示すモ
ールド型ＩＣを試験対象とするものである。モールド型
ＩＣは半導体集積回路（ＩＣ）チップをモールド樹脂で
覆い、モールド樹脂から複数の端子を導出したものであ
る。このＤＵＴ１１のＩＣチップは、例えばワンチップ
のミックス・ド・シグナル型システムＬＳＩであり、１
つのチップ内にデジタル信号をアナログ信号に変換する
ＤＡＣと、アナログ信号をデジタル信号に変換するＡＤ
Ｃを含むものである。ＤＵＴ１１としては、複数のチッ
プを共通の回路基板上に集積したミックス・ド・シグナ
ル型の混成集積回路（ハイブリッドＩＣ）も使用される
ことがある。
【００１０】ＤＵＴボード１０はＤＵＴ１１の端子を挿
入するＤＵＴソケット１２を有し、その周りに多数の接
続端子１３と、テスト用のリレー・コンデンサ群１４を
配置したものである。ＤＵＴボード１０の下部には、図
８（ｂ）に示すように、テストヘッド１５が配置されて
いる。このテストヘッド１５は、ＤＵＴボード１０に接
続される多数の接続ピン１６を有し、この接続ピン１６
を介してＤＵＴ１１とテストに必要な信号のやり取りを
行う。
【００１１】ＢＯＳＴ装置２０はＤＵＴボード１０の近
傍に配置される。図８の例では、ＢＯＳＴ装置２０はテ
スト補助基板(ＢＯＳＴボード)２１上に構成され、この
ＢＯＳＴボード２１はＤＵＴボード１０の上に搭載され
る。ＤＵＴボード１０の上には、そのためのソケット１
７が固定されており、ＢＯＳＴボード２１はこのソケッ
ト１７に挿入されるコネクタ２２を下面に有し、このコ
ネクタ２２をソケット１７に挿入して、ＤＵＴボード１
０上に支持され、このソケット１７を経てテストヘッド
１５との信号のやり取りが行われる。
【００１２】ＢＯＳＴボード２１は、周知のように、テ
スタ４０に依存せずに、ＤＵＴ内部で自己テスト（Buil
t in Self Test）を行なわせるテスト回路を補助する外
部試験補助装置（Built Off Self Test）の基板であ
り、ＡＤ／ＤＡ測定部２３、制御部２４、ＤＳＰ解析部
２５、メモリ部２６、電源部２７を有している。
【００１３】テスタ４０はテストパターン発生器（Test
Pattern Generator 、以下ＴＰＧという）４１、電源
部４２、ピンエレクトロニクス部４３を有し、ＢＯＳＴ
ボード２１に対して、電源電圧Ｖｄを供給し、ＢＯＳＴ
ボード２１との間で制御信号４４をやり取りする。この
制御信号４４には、テスタ４０からＢＯＳＴボード２
１、ＤＵＴボード１０への指令信号だけでなく、ＢＯＳ
Ｔボード２１からテスタ４０へのテスト解析結果信号も
含まれる。テスタ４０からＢＯＳＴボード２１へ入力さ
れる番号コード（テスト解析Ｎｏ．コード）などを含む
制御信号４４は、テストプログラムに記述されたテスト
信号条件に基づき、テスタ４０に内蔵されたＴＰＧ４１
により、他のＤＵＴ１１のテストと同様に、テストパタ
ーン信号として発生させ、複数の信号入出力ピンを備え
たテスタ４０のピンエレクトロニクス部４３を通して、
ＢＯＳＴボード２１、ＤＵＴボード１０に供給される。
一方、ＢＯＳＴボード２１から出力されるテスト解析結
果（Ｐａｓｓ／Ｆａｉｌ情報）は、テスタ４０のピンエ
レクトロニクス部４３に送られ、このピンエレクトロニ
クス部４３の判定部にて、テストパターン信号との比
較、判定に基づき、その結果情報を取り込む。
【００１４】図９は、図８に示す装置における電気回路
の構成を示すブロック図である。ＤＵＴ１１は、アナロ
グ信号をデジタル信号に変換するＡＤＣ５１と、デジタ
ル信号をアナログ信号に変換するＤＡＣ５２を含んでい
る。ＢＯＳＴボード２１は、ＤＵＴ１１のＡＤＣ５１に
対してアナログ試験信号を供給する試験用ＤＡＣ６１
と、ＤＵＴ１１のＤＡＣ５２からのアナログ試験出力を
デジタル試験出力に変換する試験用ＡＤＣ６２とを有
し、更に、ＤＡＣ入力データ回路（ＤＡＣカウンタ）６
３、データ書き込み制御回路６４、測定データメモリア
ドレスカウンタ６５、測定データメモリ６６、基準クロ
ック回路６７、クロック発生回路６８、及びＤＳＰ解析
部６９を有する。また、ＤＳＰ解析部６９はＤＳＰプロ
グラムＲＯＭ７０を有している。
【００１５】試験用ＤＡＣ６１、試験用ＡＤＣ６２、Ｄ
ＡＣ入力データ回路６３、データ書き込み制御回路６
４、測定データメモリアドレスカウンタ６５は、図８の
ＡＤ／ＤＡ測定部２３に含まれており、測定データメモ
リ６６はメモリ部２６に、また、ＤＳＰ解析部６９はＤ
ＳＰ解析部２５に含まれている。
【００１６】このような構成において、試験用のデジタ
ル試験信号（テストデータ）はＤＡＣ入力データ回路６
３に蓄えられており、テスタ４０からの指令に基づい
て、このＤＡＣ入力データ回路６３からのテストデータ
が、ＤＵＴ１１のＤＡＣ５２とＢＯＳＴボード２１の試
験用ＤＡＣ６１とに供給される。ＤＡＣ６１に供給され
たテストデータは、アナログ試験信号に変換されて、Ｄ
ＵＴ１１のＡＤＣ５１に供給され、このＡＤＣ５１でデ
ジタル試験出力に変換され、測定データメモリ６６に供
給される。一方、ＤＡＣ入力データ回路６３から直接Ｄ
ＵＴ１１のＤＡＣ５２に供給されたテストデータは、Ｄ
ＡＣ５２でアナログ試験出力に変換され、これがＢＯＳ
Ｔボード２１の試験用ＡＤＣ６２によりデジタル試験出
力に変換され、測定データメモリ６６に供給される。測
定データメモリ６６は、これらのＤＵＴ１１のＡＤＣ５
１から供給されるデジタル試験出力と、ＤＡＣ５２から
ＡＤＣ６２を経て供給されるデジタル試験出力とを、順
次決められたアドレスに記憶する。
【００１７】ＤＵＴ１１のＡＤＣ５１、ＢＯＳＴボード
２１のＡＤＣ６２は、順次アナログ信号をデジタル信号
に変換するが、１つのデジタル信号を発生する毎にＢＵ
ＳＹ信号をそれぞれ出力する。これらのＢＵＳＹ信号
は、ともにＢＯＳＴボード２１上のデータ書き込み制御
回路６４に供給される。データ書き込み制御回路６４
は、供給されたＢＵＳＹ信号に基づき、ＤＡＣ入力デー
タ回路６３のデジタルテストデータをデータ単位毎に次
のデジタルテストデータに順次進め、また、測定データ
メモリアドレスカウンタ６５に対しては、測定データメ
モリ６６のアドレスを順次進めるように作用する。
【００１８】このように、ＢＵＳＹ信号により、ＤＡＣ
入力データ回路６３では、ＤＵＴ１１で変換されるデジ
タルテストデータのコードが進められ、また、測定デー
タメモリ６６では、ＤＵＴ１１で変換されたデジタル試
験出力を記憶するアドレスが順次進められる結果、ＤＵ
Ｔ１１では、ＡＤＣ５１、ＤＡＣ５２において順次試験
に必要な変換が進められ、その変換された測定データが
測定データメモリ６６に順次記憶されていく。以降は、
ＢＯＳＴボード２１のＤＳＰ解析部６９で設定された最
終コードになるまで、変換テストが進められ、その結果
が測定データメモリ６６に全て記憶される。
【００１９】ＤＵＴ１１のＡＤＣ５１、ＤＡＣ５２によ
る変換試験の終了後、ＢＯＳＴボード２１上のＤＳＰ解
析部６９はＤＳＰプログラムＲＯＭ７０に記憶されたプ
ログラムを用いて、測定データメモリ６６に記憶されて
いる変換データを順次読み出し、変換特性の解析を行
う。この解析は、Ａ／Ｄ変換特性パラメータ、Ｄ／Ａ変
換特性パラメータ、微分直線性、積分非直線性誤差など
の算出を含み、解析結果（Ｐａｓｓ／Ｆａｉｌ情報）が
ＢＯＳＴボード２１からテスタ４０に送信され、テスタ
４０でテスト結果処理が行われる。
【００２０】図８に示す構成では、ＢＯＳＴボード２１
がＤＵＴボード１０の近傍に配置され、ＤＵＴ１１のＡ
ＤＣ５１、ＤＡＣ５２の変換試験を行う機能を備えてい
るので、この変換試験はＢＯＳＴボード２１上で実行す
ることができる。この結果、ＤＵＴボード１０とＢＯＳ
Ｔボード２１問のアナログ測定系ラインを短縮でき、ノ
イズによる測定誤差の発生を十分小さく抑制し、高精度
の試験を実現でき、併せてＤＵＴボード１０とその近傍
のＢＯＳＴボード２１間の信号のやり取りに基づき、よ
り高速度で試験を行うことができる。ＢＯＳＴボード２
１とテスタ４０との間は、アナログ測定系ラインをなく
することができ、試験精度の向上が図られる。また、Ｂ
ＯＳＴボード２１上で、必要な変換試験を終了して、テ
スタ４０にはその結果を送信するので、変換データをテ
スタ４０に送信するものに比べ、試験速度の向上を図る
ことができる。
【００２１】図８の装置は、また、ＤＵＴ１１のＡＤＣ
５１、ＤＡＣ５２の変換試験機能がＢＯＳＴボード２１
上に配置されるので、テスタ４０にはそのための大きな
機能を付加する必要がなく、このためテスタ４０の高価
格化を防ぎ、従来の低速のテスタを流用することも可能
となる。なお、特別な測定機能を持ったテスタ４０を製
作する場合、テスタのハードウエア構成による機能拡張
に対して制約があり、また、テスタ本来の改造を併発す
るため、開発コストが高騰する恐れがある。図８に示す
装置は、一般的なテスタに標準的に装備されているＴＰ
Ｇ、ピンエレクトロニクスを利用するので、各種テスタ
仕様、制約に影響を受けずにＢＯＳＴボードの構成、制
御が可能であり、各種テスタへの適用が可能となる。
【００２２】
【発明が解決しようとする課題】従来の改良技術は以上
のように構成されており、高速度で高精度の測定は可能
となったが、ＤＵＴの多品種への適用の容易化を図るこ
と及びアナログ特性試験の多様化に対応する点で十分で
ないという問題点があった。この発明は、このような問
題点を解消するためになされたもので、特性の異なる種
々の半導体集積回路の試験を可能にすると共に、ＤＡＣ
データの発生機能の充実化を図るなど、アナログ特性試
験の多様化に対応することができる半導体集積回路の試
験装置及び試験方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】この発明に係る半導体集
積回路の試験装置は、アナログ信号をデジタル信号に変
換するＡ／Ｄ変換回路とデジタル信号をアナログ信号に
変換するＤ／Ａ変換回路とを含んだ被試験半導体集積回
路、この被試験半導体集積回路と信号のやり取りを行う
ことにより被試験半導体集積回路のテストを行うテスト
回路基板、このテスト回路基板の近傍に配置されテスト
回路基板に接続されたテスト補助装置、およびテスト補
助装置に接続された外部制御装置を備え、テスト補助装
置は、デジタル試験信号を発生して被試験半導体集積回
路のＤ／Ａ変換回路に供給するデータ回路と、このデー
タ回路からのデジタル試験信号をアナログ試験信号に変
換して被試験半導体集積回路のＡ／Ｄ変換回路に供給す
る試験用Ｄ／Ａ変換回路と、被試験半導体集積回路のＤ
／Ａ変換回路のアナログ試験出力のレベルに対応して入
力レンジを切替え得るようにした入力レンジ切替回路
と、この入力レンジ切替回路の出力をデジタル試験出力
に変換する試験用Ａ／Ｄ変換回路と、被試験半導体集積
回路のＡ／Ｄ変換回路からのデジタル試験出力と試験用
Ａ／Ｄ変換回路のデジタル試験出力を記憶する測定デー
タメモリと、測定データメモリに記憶された各デジタル
試験出力を解析する解析部とを有し、外部制御装置から
の指示に基づいてデジタル試験信号とアナログ試験信号
を被試験半導体集積回路に与え、測定データメモリに記
憶された各デジタル試験出力を解析部によって解析した
解析結果を、外部制御装置に送出するようにしたもので
ある。
【００２４】この発明に係る半導体集積回路の試験装置
は、また、アナログ信号をデジタル信号に変換するＡ／
Ｄ変換回路とデジタル信号をアナログ信号に変換するＤ
／Ａ変換回路とを含んだ被試験半導体集積回路、この被
試験半導体集積回路と信号のやり取りを行うことにより
被試験半導体集積回路のテストを行うテスト回路基板、
このテスト回路基板の近傍に配置されテスト回路基板に
接続されたテスト補助装置、およびテスト補助装置に接
続された外部制御装置を備え、テスト補助装置は、デジ
タル試験信号を発生して被試験半導体集積回路のＤ／Ａ
変換回路に供給するデータ回路と、このデータ回路から
のデジタル試験信号をアナログ試験信号に変換する試験
用Ｄ／Ａ変換回路と、この試験用Ｄ／Ａ変換回路の出力
レベルをレンジ切替えして被試験半導体集積回路のＡ／
Ｄ変換回路に供給し得るようにされた出力レンジ切替回
路と、被試験半導体集積回路のＤ／Ａ変換回路のアナロ
グ試験出力をデジタル試験出力に変換する試験用Ａ／Ｄ
変換回路と、被試験半導体集積回路のＡ／Ｄ変換回路か
らのデジタル試験出力と試験用Ａ／Ｄ変換回路のデジタ
ル試験出力を記憶する測定データメモリと、測定データ
メモリに記憶された各デジタル試験出力を解析する解析
部とを有し、外部制御装置からの指示に基づいてデジタ
ル試験信号とアナログ試験信号を被試験半導体集積回路
に与え、測定データメモリに記憶された各デジタル試験
出力を解析部によって解析した解析結果を、外部制御装
置に送出するようにしたものである。
【００２５】この発明に係る半導体集積回路の試験装置
は、また、アナログ信号をデジタル信号に変換するＡ／
Ｄ変換回路とデジタル信号をアナログ信号に変換するＤ
／Ａ変換回路とを含んだ被試験半導体集積回路、この被
試験半導体集積回路と信号のやり取りを行うことにより
被試験半導体集積回路のテストを行うテスト回路基板、
このテスト回路基板の近傍に配置されテスト回路基板に
接続されたテスト補助装置、テスト補助装置に接続され
た外部制御装置および被試験半導体集積回路とテスト補
助装置との間のデジタル信号の入出力レベルを外部制御
装置のプログラマブル電源から供給される基準電圧に基
づいて整合する電圧変換装置を備え、テスト補助装置
は、デジタル試験信号を発生し、電圧変換装置を経て被
試験半導体集積回路のＤ／Ａ変換回路に供給するデータ
回路と、このデータ回路からのデジタル試験信号をアナ
ログ試験信号に変換して被試験半導体集積回路のＡ／Ｄ
変換回路に供給する試験用Ｄ／Ａ変換回路と、被試験半
導体集積回路のＤ／Ａ変換回路のアナログ試験出力をデ
ジタル試験出力に変換する試験用Ａ／Ｄ変換回路と、被
試験半導体集積回路のＡ／Ｄ変換回路からのデジタル試
験出力を電圧変換装置を経て記憶すると共に、試験用Ａ
／Ｄ変換回路のデジタル試験出力を記憶する測定データ
メモリと、測定データメモリに記憶された各デジタル試
験出力を解析する解析部とを有し、外部制御装置からの
指示に基づいてデジタル試験信号とアナログ試験信号を
被試験半導体集積回路に与え、測定データメモリに記憶
された各デジタル試験出力を解析部によって解析した解
析結果を、外部制御装置に送出するようにしたものであ
る。
【００２６】この発明に係る半導体集積回路の試験装置
は、また、アナログ信号をデジタル信号に変換するＡ／
Ｄ変換回路とデジタル信号をアナログ信号に変換するＤ
／Ａ変換回路とを含んだ被試験半導体集積回路、この被
試験半導体集積回路と信号のやり取りを行うことにより
被試験半導体集積回路のテストを行うテスト回路基板、
このテスト回路基板の近傍に配置されテスト回路基板に
接続されたテスト補助装置、およびテスト補助装置に接
続された外部制御装置を備え、テスト補助装置は、デジ
タル試験信号を発生して被試験半導体集積回路のＤ／Ａ
変換回路に供給するデータ回路と、このデータ回路から
のデジタル試験信号をアナログ試験信号に変換して被試
験半導体集積回路のＡ／Ｄ変換回路に供給する試験用Ｄ
／Ａ変換回路と、データ回路に設けられ被試験半導体集
積回路のＤ／Ａ変換回路のデジタル入力ビット数及び被
試験半導体集積回路のＡ／Ｄ変換回路の測定分解能に合
わせた試験用Ｄ／Ａ変換回路のデジタル入力ビット数を
変更し得るようにされたレジスタ回路と、被試験半導体
集積回路のＤ／Ａ変換回路のアナログ試験出力をデジタ
ル試験出力に変換する試験用Ａ／Ｄ変換回路と、被試験
半導体集積回路のＡ／Ｄ変換回路からのデジタル試験出
力と試験用Ａ／Ｄ変換回路のデジタル試験出力を記憶す
る測定データメモリと、測定データメモリに記憶された
各デジタル試験出力を解析する解析部とを有し、外部制
御装置からの指示に基づいてデジタル試験信号とアナロ
グ試験信号を被試験半導体集積回路に与え、測定データ
メモリに記憶された各デジタル試験出力を解析部によっ
て解析した解析結果を、外部制御装置に送出するように
したものである。
【００２７】この発明に係る半導体集積回路の試験装置
は、また、外部制御装置をテスタとしたものである。
【００２８】この発明に係る半導体集積回路の試験装置
は、また、レジスタ回路に、デジタルコードのカウンタ
更新時における加算値または減算値を変更し得るデータ
レジスタ回路を設けたものである。
【００２９】この発明に係る半導体集積回路の試験装置
は、また、レジスタ回路に、デジタルコードのカウンタ
更新の際、前回と同一のコードを出力させ、かつ、この
状態を複数回の更新処理の間、保持するカウンタ制御装
置を設けたものである。
【００３０】この発明に係る半導体集積回路の試験装置
は、また、アナログ信号をデジタル信号に変換するＡ／
Ｄ変換回路とデジタル信号をアナログ信号に変換するＤ
／Ａ変換回路とを含んだ被試験半導体集積回路、この被
試験半導体集積回路と信号のやり取りを行うことにより
被試験半導体集積回路のテストを行うテスト回路基板、
このテスト回路基板の近傍に配置されテスト回路基板に
接続されたテスト補助装置、およびテスト補助装置に接
続されたテスタを備え、テスト補助装置は、予め必要な
データを記憶すると共に、そのアドレスを供給するメモ
リアドレスカウンタの出力を順次更新してデータを出力
し、デジタル試験信号として被試験半導体集積回路のＤ
／Ａ変換回路に供給するルックアップメモリと、このル
ックアップメモリからのデジタル試験信号をアナログ試
験信号に変換して被試験半導体集積回路のＡ／Ｄ変換回
路に供給する試験用Ｄ／Ａ変換回路と、被試験半導体集
積回路のＤ／Ａ変換回路のアナログ試験出力をデジタル
試験出力に変換する試験用Ａ／Ｄ変換回路と、被試験半
導体集積回路のＡ／Ｄ変換回路からのデジタル試験出力
と試験用Ａ／Ｄ変換回路のデジタル試験出力を記憶する
測定データメモリと、測定データメモリに記憶された各
デジタル試験出力を解析する解析部とを有し、テスタか
らの指示に基づいてデジタル試験信号とアナログ試験信
号を被試験半導体集積回路に与え、測定データメモリに
記憶された各デジタル試験出力を解析部によって解析し
た解析結果を、テスタに送出するようにしたものであ
る。
【００３１】この発明に係る半導体集積回路の試験装置
は、また、アナログ信号をデジタル信号に変換するＡ／
Ｄ変換回路とデジタル信号をアナログ信号に変換するＤ
／Ａ変換回路とを含んだ被試験半導体集積回路、この被
試験半導体集積回路と信号のやり取りを行うことにより
被試験半導体集積回路のテストを行うテスト回路基板、
このテスト回路基板の近傍に配置されテスト回路基板に
接続されたテスト補助装置、およびテスト補助装置に接
続されたテスタを備え、テスト補助装置は、デジタル試
験信号を演算機能によって生成し、被試験半導体集積回
路のＤ／Ａ変換回路に供給する解析部と、この解析部か
らのデジタル試験信号をアナログ試験信号に変換して被
試験半導体集積回路のＡ／Ｄ変換回路に供給する試験用
Ｄ／Ａ変換回路と、被試験半導体集積回路のＤ／Ａ変換
回路のアナログ試験出力をデジタル試験出力に変換する
試験用Ａ／Ｄ変換回路と、被試験半導体集積回路のＡ／
Ｄ変換回路からのデジタル試験出力と試験用Ａ／Ｄ変換
回路のデジタル試験出力を記憶する測定データメモリと
を有し、測定データメモリに記憶された各デジタル試験
出力を解析部によって解析するようにしたものである。
【００３２】この発明に係る半導体集積回路の試験方法
は、上述した各構成の試験装置のいずれか１つを用いて
半導体集積回路の試験を行なうようにしたものである。
【００３３】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を図に基づいて説明する。図１は、実施の
形態１の構成及び試験方法を示す概略図である。この図
において、ＤＵＴ１１およびＢＯＳＴ装置２０の図示以
外の部分の構成は図８及び図９に示すものと同様である
ため、それらの図を援用し、その説明を省略する。図１
において、１１はＤＵＴで、この図では特性の異なる複
数のＤＵＴを同時に接続するケースを示している。５２
はＤＵＴに内蔵されたＤＡＣであるが、ＡＤＣについて
は図示を省略している。２０はＢＯＳＴ装置、８０はＢ
ＯＳＴ装置２０のアナログ入力端子を構成する入力チャ
ンネル選択装置で、例えばマルチプレクサで構成され、
複数のＤＵＴ１１における各ＤＡＣ５２のアナログ出力
がそれぞれ入力側端子に接続されている。
【００３４】８１は差動入力バッファ回路で、前記入力
チャンネル選択装置８０の出力端子に接続された第１の
増幅器８２とグランド端子に接続された第２の増幅器８
３と、両増幅器間に図示の極性で接続された第１のスイ
ッチ８４ａ及び第１の抵抗８５ａの直列体と、前記直列
体に並列接続された第２のスイッチ８４ｂ及び前記第１
の抵抗とは異なる抵抗値を有する第２の抵抗８５ｂの直
列体とを有している。８６は差動入力バッファ回路８１
の出力を差動増幅する第１の差動増幅回路で、第１の増
幅器８２の出力と第２の増幅器８３の出力とを入力とす
る第３の増幅器８７を有する。８８は第１の差動増幅回
路８６の出力を差動増幅する第２の差動増幅回路で、第
１の差動増幅回路８６の出力を入力とする第４の増幅器
８９と、そのゲインを調節するために設けられた第１の
アナログスイッチ９０ａ及び第１の抵抗９１ａの直列体
と、前記直列体に並列接続された第２のアナログスイッ
チ９０ｂ及び第１の抵抗とは異なる抵抗値を有する第２
の抵抗９１ｂの第２の直列体と、前記第２の直列体と並
列接続され、第３のアナログスイッチ９０ｃ及び第１、
第２の抵抗とは異なる抵抗値を有する第３の抵抗９１ｃ
の直列体とを有する。また、第２の差動増幅回路８８の
出力はＢＯＳＴ装置２０のＡＤＣ６２に入力されてい
る。
【００３５】なお、差動入力バッファ回路８１の第１及
び第２のスイッチ８４ａ及び８４ｂは、いずれか一方を
閉路し、または両方を閉路することにより、第１及び第
２の増幅器８２，８３間のゲインを３段階に調節できる
ようにされている。また、この３段階の調節と連動して
第１〜第３のアナログスイッチ９０ａ〜９０ｃがそれぞ
れ投入され、ＡＤＣ６２に対する入力レンジを切替える
ようになっている。これらのレンジ切替えは、ＤＵＴ１
１のＤＡＣ出力に対応してＤＳＰ解析部６９からの制御
信号によりオン、オフされるようになっている。実施の
形態１は以上のように構成されているため、ＤＡＣ５２
のアナログ出力電圧レベルの異なる多品種のＤＵＴ１１
の測定が可能となる。
【００３６】実施の形態２．次に、この発明の実施の形
態２を図に基づいて説明する。図２は、実施の形態２の
構成及び試験方法を示す概略図である。この図におい
て、ＤＵＴ１１およびＢＯＳＴ装置２０の図示以外の部
分の構成は図８及び図９に示すものと同様であるため、
それらの図を援用し、その説明を省略する。図２におい
て、６１は上述したＢＯＳＴ装置２０のＤＡＣ、９２及
び９３はＤＡＣ６１の出力を増幅する増幅器、９４はＢ
ＯＳＴ装置２０のアナログ出力端子を構成する出力チャ
ンネル選択装置で、例えばマルチプレクサで構成され、
複数のＤＵＴ１１における各ＡＤＣが出力側端子に接続
し得るようにされている。６１Ａはリファレンス電圧生
成用のＤＡＣで、その出力を前記ＤＡＣ６１のリファレ
ンス端子に入力し、ＤＡＣ６１の出力電圧レンジをリフ
ァレンス電圧に応じて調整するものである。リファレン
ス電圧生成用ＤＡＣ６１Ａの出力は、その入力を調整す
ることにより制御される。
【００３７】リファレンス電圧生成用ＤＡＣ６１Ａの出
力が例えば5.12Ｖの場合、ＤＡＣ６１は０Ｖ〜5.12Ｖの
間で出力を調整可能であり、この時の可変分解能はアナ
ログ測定部ＤＡＣ６１のビット数により、１２ビットの
場合には、１LSB（最小単位）が5.12Ｖ／4096(２の１２
乗)＝1.25ｍＶとなる。リファレンス電圧生成用ＤＡＣ
６１Ａの出力は、最大10.24Ｖとし、１２ビットの分解
能で調節される。5.12Ｖの場合には、ＤＡＣ６１への入
力データは１６進数で８００ということになる。実施の
形態２は以上のように構成されているため、ＡＤＣ５１
のアナログ入力電圧レベルの異なる多品種のＤＵＴ１１
の測定が可能となる。
【００３８】実施の形態３．次に、この発明の実施の形
態３を図に基づいて説明する。図３は、実施の形態３の
構成及び試験方法を示す概略図である。この図は、ＤＵ
ＴとＢＯＳＴ装置間のデジタル信号の調整を行なうイン
ターフェース９５を示すもので、その他の構成は図８及
び図９に示すものと同様であるため、それらの図を援用
し、その説明を省略する。図３において、ＤＵＴと表示
した矢印部分には、ＤＵＴ１１のＡＤＣ５１のデジタル
出力端子あるいはＤＵＴ１１のＤＡＣ５２に至るデジタ
ル入力端子が接続され、ＢＯＳＴと表示した矢印部分に
は、ＡＤＣ５１のデジタル出力を受けるＢＯＳＴ側の入
力端子あるいはＤＡＣ入力データ回路６３の出力端子が
接続される。ＯＥは制御入力端子である。このインター
フェースの回路構成は周知のものであるため回路説明は
省略するが、テスタ４０のプログラマブル電源４０Ａを
基準電源とし、この基準電源の調整によりインターフェ
ースレベルを調整し、レンジ切替えを可能にした点を特
徴とするものである。このような構成とすることによ
り、デジタル入出力電圧レベルの異なる多品種の半導体
集積回路（アナログ回路）の測定が可能となる。
【００３９】実施の形態４．次に、この発明の実施の形
態４を図に基づいて説明する。図４は、実施の形態４の
構成及び試験方法を示す概略図である。この図は、ＤＵ
Ｔ１１のＤＡＣ５２、及びＢＯＳＴ装置２０のアナログ
測定部ＤＡＣ６１へのデジタル入力コードを生成するＤ
ＡＣ入力データ回路６３の構成を示すもので、その他の
構成は図８及び図９に示すものと同様であるため、それ
らの図を援用し、その説明を省略する。この実施の形態
は、ＤＵＴ１１のＤＡＣ５２のデジタル入力ビット数、
及びＤＵＴ１１のＡＤＣ５１の測定分解能に合わせてＢ
ＯＳＴ装置上のＤＡＣ６１のデジタル入力ビット数を変
更し得るようにしたものである。図４において、９６は
ＤＡＣ入力データ回路６３に設けられたイネーブルビッ
トレジスタ回路で、ＢＯＳＴ装置２０のＤＡＣ入力デー
タ回路（ＤＡＣカウンタ）６３のビット数が例えば最大
１４ビットで、ＤＵＴ１１のＤＡＣ５２の入力ビット数
が１０ビットである場合、ＤＡＣ入力データ回路６３の
上位４ビットをディスエーブルし、１０ビットカウンタ
として動作させるものである。
【００４０】このように、イネーブルビットレジスタ回
路によって上位側ビットをディスエーブルできるため、
１から最大ビットまでＤＡＣ入力データ回路（ＤＡＣカ
ウンタ）を可変することができ、ＤＵＴのデジタル入力
ビット数が可変であり、デジタル信号のビット数が異な
る多品種のアナログ回路測定に適用することができる。
また、ＢＯＳＴ装置のＤＡＣ６１の分解能も可変できる
ことから、テスト環境（ノイズレベル等）に適合した有
効的な分解能でテストをすることができる。更に、テス
ト装置、治具によるノイズレベルが大きく、小さい分解
能でテストを実施しても意味のないものについては、分
解能を上げたテストに変更できる等、不要な分解能での
テストを除くことでテストポイント数を削減でき、テス
ト時間が削減できる効果もある。
【００４１】更に、図４及び図５に９７で示すように、
カウンタ更新時の加算値（または減算値：加算値の２の
補数表現により加算＝減算となる）を初期データ設定等
により予め保持できる加算値データレジスタ回路を備え
れば、多様なＤＡＣ入力コードの生成が可能となる。図
５は、加算値＝１の場合の例を示している。このような
構成とすることにより、ＤＵＴ１１内のＤＡＣ５２のテ
ストにおいて、特定コードのみテストすることが容易に
なるなど、アナログ特性試験方法の多様化に対応するこ
とができる。また、多品種のアナログ回路測定に適用す
ることができるものである。
【００４２】実施の形態５．次に、この発明の実施の形
態５を図に基づいて説明する。図５は、実施の形態５の
構成及び試験方法を示す概略図である。この実施の形態
は、ＤＡＣ入力データ回路（ＤＡＣカウンタ）６３の出
力コードの更新の際、更新せずに前回と同一のコードを
出力させ、かつ、この状態を複数回の更新処理において
保持するようにしたものである。即ち、このような動作
を行なわせるために図５に示すカウンタ制御装置９８
と、図４に示すＤＡＣカウンタ更新クロック生成部９９
に、ダウンカウンタ１００を設け、通常、データ書き込
みクロック生成出力信号が入力される毎に更新されるＤ
ＡＣカウンタに対し、ダウンカウンタ１００がデータ書
き込みクロック生成出力信号により、Ｈ／Ｗ初期データ
設定により設定されたカウント値分カウント終了するま
で更新せず、前回の状態を保持するようにしているもの
である。
【００４３】このようにした結果、ＤＵＴ１１のＤＡＣ
５２の特性試験等において、同一コードでアナログ出力
を複数回サンプリングし、平均化する場合には有効な手
段となる。また、ＤＵＴ内蔵のＤＡＣ５２のテストにお
いて、特定コードのみテストすることが容易になるな
ど、アナログ特性試験方法の多様化に対応することがで
きる。更に、多品種のアナログ回路測定に適用すること
ができる。
【００４４】実施の形態６．次に、この発明の実施の形
態６を図にもとづいて説明する。図６は、実施の形態６
の構成及び試験方法を示す概略図である。この実施の形
態は、上述した各実施の形態のように、ＤＡＣ入力デー
タをカウンタで生成せず、予めＤＳＰ解析部６９等で事
前に算出してアクセス順に順次ルックアップメモリに記
憶させてＤＡＣ入力データテーブル１０１を構成すると
共に、前記メモリのアドレスを供給するメモリアドレス
カウンタ１０２を設け、実際のテストにおいては、ＤＡ
Ｃカウンタ更新クロックからのクロックに同期してメモ
リアドレスカウンタ１０２を＋１加算していき、ＤＡＣ
入力データテーブル１０１より当該データを出力してＤ
ＡＣに逐次設定するようにしたものである。
【００４５】この実施の形態によれば、メモリ容量は増
加するものの、ＤＡＣの必要ビット数、リピート回数を
考慮したＤＡＣ入力データを必要数メモリに記憶するだ
けで、実施の形態４及び５と同等の機能を実現すること
ができるのに加え、ランダム発生が可能であること等、
半導体集積回路のアナログ回路の設計評価を含め、アナ
ログ特性試験の多様化に対応することができる。また、
一種のテスタＴＰＧと言えることから、アナログテスト
のみならず、他のロジック、メモリ回路試験への展開も
容易であり、多品種のアナログ回路測定にも適用するこ
とができる。
【００４６】実施の形態７．次に、この発明の実施の形
態７を図に基づいて説明する。図７は、実施の形態７の
構成及び試験方法を示す概略図である。この実施の形態
は、ＤＳＰ解析部６９等のプロセッサの演算機能を利用
してＤＡＣ入力データを生成するようにしたものであ
る。具体的には、ＤＡＣカウンタの更新クロック信号等
をリクエスト信号とし、ＢＯＳＴ装置２０のアナログ測
定部ＤＡＣ６１への入力コードをＤＳＰ解析部６９のプ
ロセッサ自身から発生させるものである。
【００４７】この実施の形態によれば、ＢＯＳＴ装置上
のＤＳＰ解析部６９を解析装置としてのみならず、ＤＡ
Ｃ入力データ発生装置としても流用できるメリットがあ
る上、ＤＡＣの必要ビット数、リピート回数を考慮した
ＤＡＣ入力データをプロセッサのプログラムにより発生
することができ、実施の形態４〜６と同等の機能を実現
可能であることから、半導体集積回路のアナログ回路の
設計評価を含め、アナログ特性試験の多様化に対応する
ことができる。また、一種のテスタＴＰＧと言えること
から、アナログテストのみならず、他のロジック、メモ
リ回路試験への展開も容易であり、多品種のアナログ回
路測定にも適用することができる。
【００４８】
【発明の効果】この発明に係る試験装置および試験方法
は、ＢＯＳＴ装置の試験用ＤＡＣの出力レベルあるいは
ＤＵＴのＤＡＣのアナログ試験出力のレベルに対応して
レンジを切替えるようにしているため、アナログ出力電
圧レベルあるいはアナログ入力電圧レベルの異なる多品
種のＤＵＴの測定が可能となるものである。
【００４９】この発明に係る試験装置および試験方法
は、また、予め算出した必要データをルックアップメモ
リに記憶させると共に、そのアドレスを供給するメモリ
アドレスカウンタの出力を順次更新してデータを出力
し、デジタル試験信号として設定するようにしたもので
あるため、ＤＡＣの必要ビット数、リピート回数を考慮
したＤＡＣ入力データを必要数メモリに記憶させるだけ
で、多品種のアナログ回路測定を行なうことができる
他、アナログ回路の設計評価を含め、アナログ特性試験
の多様化に対応することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の構成及び試験方法
を示す概略図である。
【図２】 この発明の実施の形態２の構成及び試験方法
を示す概略図である。
【図３】 この発明の実施の形態３の構成及び試験方法
を示す概略図である。
【図４】 この発明の実施の形態４の構成及び試験方法
を示す概略図である。
【図５】 この発明の実施の形態５の構成及び試験方法
を示す概略図である。
【図６】 この発明の実施の形態６の構成及び試験方法
を示す概略図である。
【図７】 この発明の実施の形態７の構成及び試験方法
を示す概略図である。
【図８】 改良された従来技術の構成を示す概略図であ
る。
【図９】 図８に示す装置の電気回路の構成を示すブロ
ック図である。
【符号の説明】
１１ ＤＵＴ、 ２０ ＢＯＳＴ装置、 ５２ Ｄ
ＡＣ、 ６２ ＡＤＣ、 ８０ 入力チャンネル選
択装置、 ８１ 差動入力バッファ回路、８４ａ、８
４ｂ 第１、第２のスイッチ、 ８５ａ、８５ｂ 第
１、第２の抵抗、 ８６、８８ 第１、第２の差動増
幅回路、 ９０ａ、９０ｂ、９０ｃ 第１、第２、第
３のアナログスイッチ、 ９１ａ、９１ｂ、９１ｃ
第１、第２、第３の抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山田 真二 兵庫県伊丹市瑞原四丁目ｌ番地 菱電セミ コンダクタシステムエンジニアリング株式 会社内 (72)発明者 船倉 輝彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G132 AA11 AB01 AC03 AE11 AE14 AE18 AG02 AL06 5J022 AA01 AB01 AC04 AC05 BA02 BA05 BA08 CC01 CD02 CE05 CF02 CF07 CG01

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 アナログ信号をデジタル信号に変換する
    Ａ／Ｄ変換回路とデジタル信号をアナログ信号に変換す
    るＤ／Ａ変換回路とを含んだ被試験半導体集積回路、こ
    の被試験半導体集積回路と信号のやり取りを行うことに
    より前記被試験半導体集積回路のテストを行うテスト回
    路基板、このテスト回路基板の近傍に配置され前記テス
    ト回路基板に接続されたテスト補助装置、および前記テ
    スト補助装置に接続された外部制御装置を備え、前記テ
    スト補助装置は、デジタル試験信号を発生して前記被試
    験半導体集積回路のＤ／Ａ変換回路に供給するデータ回
    路と、このデータ回路からのデジタル試験信号をアナロ
    グ試験信号に変換して前記被試験半導体集積回路のＡ／
    Ｄ変換回路に供給する試験用Ｄ／Ａ変換回路と、前記被
    試験半導体集積回路のＤ／Ａ変換回路のアナログ試験出
    力のレベルに対応して入力レンジを切替え得るようにし
    た入力レンジ切替回路と、この入力レンジ切替回路の出
    力をデジタル試験出力に変換する試験用Ａ／Ｄ変換回路
    と、前記被試験半導体集積回路のＡ／Ｄ変換回路からの
    デジタル試験出力と前記試験用Ａ／Ｄ変換回路のデジタ
    ル試験出力を記憶する測定データメモリと、前記測定デ
    ータメモリに記憶された前記各デジタル試験出力を解析
    する解析部とを有し、前記外部制御装置からの指示に基
    づいて前記デジタル試験信号と前記アナログ試験信号を
    被試験半導体集積回路に与え、前記測定データメモリに
    記憶された各デジタル試験出力を前記解析部によって解
    析した解析結果を、前記外部制御装置に送出するように
    した半導体集積回路の試験装置。
  2. 【請求項２】 アナログ信号をデジタル信号に変換する
    Ａ／Ｄ変換回路とデジタル信号をアナログ信号に変換す
    るＤ／Ａ変換回路とを含んだ被試験半導体集積回路、こ
    の被試験半導体集積回路と信号のやり取りを行うことに
    より前記被試験半導体集積回路のテストを行うテスト回
    路基板、このテスト回路基板の近傍に配置され前記テス
    ト回路基板に接続されたテスト補助装置、および前記テ
    スト補助装置に接続された外部制御装置を備え、前記テ
    スト補助装置は、デジタル試験信号を発生して前記被試
    験半導体集積回路のＤ／Ａ変換回路に供給するデータ回
    路と、このデータ回路からのデジタル試験信号をアナロ
    グ試験信号に変換する試験用Ｄ／Ａ変換回路と、この試
    験用Ｄ／Ａ変換回路の出力レベルをレンジ切替えして前
    記被試験半導体集積回路のＡ／Ｄ変換回路に供給し得る
    ようにされた出力レンジ切替回路と、前記被試験半導体
    集積回路のＤ／Ａ変換回路のアナログ試験出力をデジタ
    ル試験出力に変換する試験用Ａ／Ｄ変換回路と、前記被
    試験半導体集積回路のＡ／Ｄ変換回路からのデジタル試
    験出力と前記試験用Ａ／Ｄ変換回路のデジタル試験出力
    を記憶する測定データメモリと、前記測定データメモリ
    に記憶された前記各デジタル試験出力を解析する解析部
    とを有し、前記外部制御装置からの指示に基づいて前記
    デジタル試験信号と前記アナログ試験信号を被試験半導
    体集積回路に与え、前記測定データメモリに記憶された
    各デジタル試験出力を前記解析部によって解析した解析
    結果を、前記外部制御装置に送出するようにした半導体
    集積回路の試験装置。
  3. 【請求項３】 アナログ信号をデジタル信号に変換する
    Ａ／Ｄ変換回路とデジタル信号をアナログ信号に変換す
    るＤ／Ａ変換回路とを含んだ被試験半導体集積回路、こ
    の被試験半導体集積回路と信号のやり取りを行うことに
    より前記被試験半導体集積回路のテストを行うテスト回
    路基板、このテスト回路基板の近傍に配置され前記テス
    ト回路基板に接続されたテスト補助装置、前記テスト補
    助装置に接続された外部制御装置および前記被試験半導
    体集積回路と前記テスト補助装置との間のデジタル信号
    の入出力レベルを前記外部制御装置のプログラマブル電
    源から供給される基準電圧に基づいて整合する電圧変換
    装置を備え、前記テスト補助装置は、デジタル試験信号
    を発生し、前記電圧変換装置を経て前記被試験半導体集
    積回路のＤ／Ａ変換回路に供給するデータ回路と、この
    データ回路からのデジタル試験信号をアナログ試験信号
    に変換して前記被試験半導体集積回路のＡ／Ｄ変換回路
    に供給する試験用Ｄ／Ａ変換回路と、前記被試験半導体
    集積回路のＤ／Ａ変換回路のアナログ試験出力をデジタ
    ル試験出力に変換する試験用Ａ／Ｄ変換回路と、前記被
    試験半導体集積回路のＡ／Ｄ変換回路からのデジタル試
    験出力を前記電圧変換装置を経て記憶すると共に、前記
    試験用Ａ／Ｄ変換回路のデジタル試験出力を記憶する測
    定データメモリと、前記測定データメモリに記憶された
    前記各デジタル試験出力を解析する解析部とを有し、前
    記外部制御装置からの指示に基づいて前記デジタル試験
    信号と前記アナログ試験信号を被試験半導体集積回路に
    与え、前記測定データメモリに記憶された各デジタル試
    験出力を前記解析部によって解析した解析結果を、前記
    外部制御装置に送出するようにした半導体集積回路の試
    験装置。
  4. 【請求項４】 アナログ信号をデジタル信号に変換する
    Ａ／Ｄ変換回路とデジタル信号をアナログ信号に変換す
    るＤ／Ａ変換回路とを含んだ被試験半導体集積回路、こ
    の被試験半導体集積回路と信号のやり取りを行うことに
    より前記被試験半導体集積回路のテストを行うテスト回
    路基板、このテスト回路基板の近傍に配置され前記テス
    ト回路基板に接続されたテスト補助装置、および前記テ
    スト補助装置に接続された外部制御装置を備え、前記テ
    スト補助装置は、デジタル試験信号を発生して前記被試
    験半導体集積回路のＤ／Ａ変換回路に供給するデータ回
    路と、このデータ回路からのデジタル試験信号をアナロ
    グ試験信号に変換して前記被試験半導体集積回路のＡ／
    Ｄ変換回路に供給する試験用Ｄ／Ａ変換回路と、前記デ
    ータ回路に設けられ前記被試験半導体集積回路のＤ／Ａ
    変換回路のデジタル入力ビット数及び前記被試験半導体
    集積回路のＡ／Ｄ変換回路の測定分解能に合わせた前記
    試験用Ｄ／Ａ変換回路のデジタル入力ビット数を変更し
    得るようにされたレジスタ回路と、前記被試験半導体集
    積回路のＤ／Ａ変換回路のアナログ試験出力をデジタル
    試験出力に変換する試験用Ａ／Ｄ変換回路と、前記被試
    験半導体集積回路のＡ／Ｄ変換回路からのデジタル試験
    出力と前記試験用Ａ／Ｄ変換回路のデジタル試験出力を
    記憶する測定データメモリと、前記測定データメモリに
    記憶された前記各デジタル試験出力を解析する解析部と
    を有し、前記外部制御装置からの指示に基づいて前記デ
    ジタル試験信号と前記アナログ試験信号を被試験半導体
    集積回路に与え、前記測定データメモリに記憶された各
    デジタル試験出力を前記解析部によって解析した解析結
    果を、前記外部制御装置に送出するようにした半導体集
    積回路の試験装置。
  5. 【請求項５】 外部制御装置はテスタであることを特徴
    とする請求項１〜請求項４のいずれか１項記載の半導体
    集積回路の試験装置。
  6. 【請求項６】 レジスタ回路に、デジタルコードのカウ
    ンタ更新時における加算値または減算値を変更し得るデ
    ータレジスタ回路を設けたことを特徴とする請求項４ま
    たは請求項５記載の半導体集積回路の試験装置。
  7. 【請求項７】 レジスタ回路に、デジタルコードのカウ
    ンタ更新の際、前回と同一のコードを出力させ、かつ、
    この状態を複数回の更新処理の間、保持するカウンタ制
    御装置を設けたことを特徴とする請求項４または請求項
    ５記載の半導体集積回路の試験装置。
  8. 【請求項８】 アナログ信号をデジタル信号に変換する
    Ａ／Ｄ変換回路とデジタル信号をアナログ信号に変換す
    るＤ／Ａ変換回路とを含んだ被試験半導体集積回路、こ
    の被試験半導体集積回路と信号のやり取りを行うことに
    より前記被試験半導体集積回路のテストを行うテスト回
    路基板、このテスト回路基板の近傍に配置され前記テス
    ト回路基板に接続されたテスト補助装置、および前記テ
    スト補助装置に接続されたテスタを備え、前記テスト補
    助装置は、予め必要なデータを記憶すると共に、そのア
    ドレスを供給するメモリアドレスカウンタの出力を順次
    更新してデータを出力し、デジタル試験信号として前記
    被試験半導体集積回路のＤ／Ａ変換回路に供給するルッ
    クアップメモリと、このルックアップメモリからのデジ
    タル試験信号をアナログ試験信号に変換して前記被試験
    半導体集積回路のＡ／Ｄ変換回路に供給する試験用Ｄ／
    Ａ変換回路と、前記被試験半導体集積回路のＤ／Ａ変換
    回路のアナログ試験出力をデジタル試験出力に変換する
    試験用Ａ／Ｄ変換回路と、前記被試験半導体集積回路の
    Ａ／Ｄ変換回路からのデジタル試験出力と前記試験用Ａ
    ／Ｄ変換回路のデジタル試験出力を記憶する測定データ
    メモリと、前記測定データメモリに記憶された前記各デ
    ジタル試験出力を解析する解析部とを有し、前記テスタ
    からの指示に基づいて前記デジタル試験信号と前記アナ
    ログ試験信号を被試験半導体集積回路に与え、前記測定
    データメモリに記憶された各デジタル試験出力を前記解
    析部によって解析した解析結果を、前記テスタに送出す
    るようにした半導体集積回路の試験装置。
  9. 【請求項９】 アナログ信号をデジタル信号に変換する
    Ａ／Ｄ変換回路とデジタル信号をアナログ信号に変換す
    るＤ／Ａ変換回路とを含んだ被試験半導体集積回路、こ
    の被試験半導体集積回路と信号のやり取りを行うことに
    より前記被試験半導体集積回路のテストを行うテスト回
    路基板、このテスト回路基板の近傍に配置され前記テス
    ト回路基板に接続されたテスト補助装置、および前記テ
    スト補助装置に接続されたテスタを備え、前記テスト補
    助装置は、デジタル試験信号を演算機能によって生成
    し、前記被試験半導体集積回路のＤ／Ａ変換回路に供給
    する解析部と、この解析部からのデジタル試験信号をア
    ナログ試験信号に変換して前記被試験半導体集積回路の
    Ａ／Ｄ変換回路に供給する試験用Ｄ／Ａ変換回路と、前
    記被試験半導体集積回路のＤ／Ａ変換回路のアナログ試
    験出力をデジタル試験出力に変換する試験用Ａ／Ｄ変換
    回路と、前記被試験半導体集積回路のＡ／Ｄ変換回路か
    らのデジタル試験出力と前記試験用Ａ／Ｄ変換回路のデ
    ジタル試験出力を記憶する測定データメモリとを有し、
    前記測定データメモリに記憶された前記各デジタル試験
    出力を前記解析部によって解析するようにしたことを特
    徴とする半導体集積回路の試験装置。
  10. 【請求項１０】 請求項１〜請求項９のいずれか１項記
    載の半導体集積回路の試験装置を用いて半導体集積回路
    の試験を行なうようにしたことを特徴とする半導体集積
    回路の試験方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012060618A (ja) * 2010-09-13 2012-03-22 Renesas Electronics Corp 半導体集積回路装置
US8274296B2 (en) 2009-11-11 2012-09-25 Advantest Corporation Test apparatus and electronic device that tests a device under test

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002236148A (ja) * 2001-02-08 2002-08-23 Mitsubishi Electric Corp 半導体集積回路の試験装置およびそれを用いた半導体集積回路の試験方法
US7127631B2 (en) 2002-03-28 2006-10-24 Advanced Analogic Technologies, Inc. Single wire serial interface utilizing count of encoded clock pulses with reset
US6981192B2 (en) * 2002-09-27 2005-12-27 Teradyne, Inc. Deskewed differential detector employing analog-to-digital converter
JP2004157079A (ja) * 2002-11-08 2004-06-03 Renesas Technology Corp チップ内蔵半導体検査装置
DE10341836B4 (de) * 2003-09-09 2013-05-29 Infineon Technologies Ag Testvorrichtung zum Testen von elektrischen Schaltungen sowie Verfahren zum parallelen Testen von elektrischen Schaltungen
JP2006060038A (ja) * 2004-08-20 2006-03-02 Agilent Technol Inc プローバおよびこれを用いた試験装置
US7049989B2 (en) * 2004-10-01 2006-05-23 Smiths Aerospace Llc Unified analog input front end apparatus and method
KR100710185B1 (ko) * 2005-11-14 2007-04-20 동부일렉트로닉스 주식회사 반도체 소자의 검사장치
US7673198B1 (en) 2005-11-23 2010-03-02 Mediatek Inc. Testing system and related testing method for an analog design under test
TWI338149B (en) * 2007-05-18 2011-03-01 King Yuan Electronics Co Ltd An under testing device interface with mixed-signal processing circuit
JP5193975B2 (ja) * 2009-09-04 2013-05-08 富士通株式会社 半導体試験回路、半導体試験用冶具、半導体試験装置及び半導体試験方法
CN102288895B (zh) * 2011-05-05 2013-05-01 清华大学 一种δς模数转换器的片上辅助测试系统及其辅助测试方法
DE102013107904A1 (de) * 2013-07-24 2015-01-29 Endress + Hauser Flowtec Ag Messgerät mit einer umschaltbaren Mess- und Betriebselektronik zur Übermittlung eines Messsignals
WO2015044236A1 (en) * 2013-09-27 2015-04-02 Koninklijke Philips N.V. Simultaneously displaying video data of multiple video sources
EP3208789B1 (en) * 2016-02-22 2020-08-05 Eshard Method of protecting a circuit against a side-channel analysis
KR102039112B1 (ko) * 2017-06-20 2019-10-31 포스필 주식회사 피시험 디바이스를 테스트하기 위한 프로세서 기반의 계측 방법 및 이를 이용한 계측 장치
FR3085759A1 (fr) 2018-09-12 2020-03-13 Stmicroelectronics (Grenoble 2) Sas Puce electronique a entrees/sorties analogiques comprenant des moyens d'auto-diagnostic
CN111398781A (zh) * 2020-03-25 2020-07-10 合肥悦芯半导体科技有限公司 一种模拟芯片测试电路及系统

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4285059A (en) * 1979-12-10 1981-08-18 The United States Of America As Represented By The Secretary Of The Army Circuit for test of ultra high speed digital arithmetic units
US4797808A (en) * 1981-06-22 1989-01-10 Texas Instruments Incorporated Microcomputer with self-test of macrocode
US4942576A (en) * 1988-10-24 1990-07-17 Micron Technology, Inc. Badbit counter for memory testing
US5063383A (en) * 1990-06-04 1991-11-05 National Semiconductor Corporation System and method for testing analog to digital converter embedded in microcontroller
JPH07131347A (ja) * 1993-11-04 1995-05-19 Mitsubishi Electric Corp Ａ／ｄ変換器テスト回路及びｄ／ａ変換器テスト回路
US5517192A (en) * 1994-10-05 1996-05-14 Hughes Aircraft Company High resolution gain response correction circuit
US5559440A (en) * 1994-12-22 1996-09-24 Lucent Technologies Inc. Method and apparatus for testing telecommunications equipment having both analog and digital interfaces
JPH08233912A (ja) 1995-02-24 1996-09-13 Hitachi Ltd Ｌｓｉテスタ
US5646521A (en) 1995-08-01 1997-07-08 Schlumberger Technologies, Inc. Analog channel for mixed-signal-VLSI tester
TW364950B (en) * 1996-06-17 1999-07-21 Koninkl Philips Electronics Nv Method of testing an analog-to-digital converter
US5977774A (en) * 1997-10-31 1999-11-02 Hewlett-Packard Company Method for detecting open circuits with a measurement device
US6449741B1 (en) * 1998-10-30 2002-09-10 Ltx Corporation Single platform electronic tester
US6408412B1 (en) * 1999-09-03 2002-06-18 Advantest Corp. Method and structure for testing embedded analog/mixed-signal cores in system-on-a-chip

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8274296B2 (en) 2009-11-11 2012-09-25 Advantest Corporation Test apparatus and electronic device that tests a device under test
JP2012060618A (ja) * 2010-09-13 2012-03-22 Renesas Electronics Corp 半導体集積回路装置

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